JP5318459B2 - Ｃｍｏｓイメージセンサの単位画素及びｃｍｏｓイメージセンサの製造方法 - Google Patents
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Description
本発明は、自己整合的に形成されたシリサイド層を備えたＣＭＯＳイメージセンサの単位画素及びＣＭＯＳイメージセンサの製造方法に関する。
一般的に、ＣＭＯＳイメージセンサは、ＣＭＯＳの特徴を利用して、光学的イメージを電気的信号に変換する素子であり、画素数に対応して配列されたＭＯＳトランジスタの出力を次々に検出する、スイッチング方式が採用されている。現在イメージセンサとして広く使われているＣＣＤ(Charge Coupled Device)イメージセンサに比べて、ＣＭＯＳイメージセンサは、駆動方式が簡便で、かつ多様なスキャニング方式の実用化が可能であり、信号処理回路を単一のチップに集積できるので、製品の小型化が可能になる。さらに、互換性のあるＣＭＯＳ技術を使用するので製造単価を下げることができ、電力消費も著しく少ないという長所を有していることは周知である。
図１は、従来の技術に係るＣＭＯＳイメージセンサの単位画素を示す回路図である。図１に図示されているように、ＣＭＯＳイメージセンサの単位画素(Unit Pixel)は、１個の埋設フォトダイオード(Buried Photodiode : BPD)及び４個のＮＭＯＳトランジスタで構成されている。４個のＮＭＯＳトランジスタは、埋設フォトダイオードＢＰＤで生成された光電荷をセンシングノードに伝達するためのトランスファトランジスタ１０２、次の信号検出のためセンシングノードをリセットするためのリセットトランジスタ１０４、ソースフォロワの役割を遂行するためのドライブトランジスタ１０６、及びアドレス信号に応答して出力端にデータを出力するためのセレクトトランジスタ１０８で構成される。ここで、電荷の伝達効率が改善されるように、リセットトランジスタ１０４及びトランスファトランジスタ１０２は、ネイティブ(native)ＮＭＯＳトランジスタで構成される。すなわち、マイナスのしきい値電圧を持つネイティブＮＭＯＳトランジスタは、プラスのしきい値電圧による電圧降下で発生する電子の損失を防止することができるため、電荷の伝達効率が改善される。
図２は、従来の技術に係るＣＭＯＳイメージセンサの単位画素の構成を示す断面図である。図２に図示されるように、従来のＣＭＯＳイメージセンサの単位画素は、Ｐ＋シリコン基板２０１、Ｐ型エピタキシャル層２０２、Ｐ型ウェル２０３、フィールド酸化膜２０４、ゲート酸化膜２０５、ゲート電極２０６、Ｎ−不純物拡散領域２０７、Ｐ０不純物拡散領域２０８、Ｎ＋不純物拡散領域２０９及び酸化膜スペーサ２１０を備えている。
埋設フォトダイオードＢＰＤは、Ｐ型エピタキシャル層２０２、Ｎ−不純物拡散領域２０７及びＰ０不純物拡散領域２０８が積層されたＰＮＰ接合構造で、このようなＰＮＰフォトダイオードは、電源電圧３．３Ｖ以下（例えば、１．２Ｖ〜２．８Ｖ）で２つのＰ型不純物拡散領域が等電位になるようにして、Ｎ−不純物拡散領域２０７が安定して完全に空乏化される。
また、トランスファゲートＴｘを備えたトランスァトランジスタが、ネイティブトランジスタで構成されている。そのために、トランスファゲートＴｘの下部でチャネルの役割をするＰ型エピタキシャル層２０２に関しては、トランジスタの特性（しきい値電圧及びパンチスルー特性）を調節するためのイオン注入処理を省略することができる。したがって、マイナスのしきい値電圧を持つＮＭＯＳトランジスタ（ネイティブトランジスタ）は、電荷の伝達効率を高くすることができる。また、トランスファゲートＴｘとリセットゲートＲｘ間のＰ型エピタキシャル層２０２の表層部に形成されたＮ＋不純物拡散領域（センシングノード）２０９は、ＬＤＤ(Lightly Doped Drain)領域がなく、高濃度のＮ＋不純物拡散領域のみであり、その領域で発生し伝送される電荷量によるセンシングノードの電位を増幅させるように構成されている。
従来のＣＭＯＳイメージセンサは、相関２重サンプリング(Correlated Double Sampling : CDS)により、光電荷に相当する電気的な信号を検出する。シリサイド膜は、従来のＣＭＯＳイメージセンサでは、ポリサイドゲート構造を形成するために利用されている。ポリサイドゲート構造におけるシリサイド膜は、各トランジスタのゲート上に形成され、接合領域（Ｎ＋不純物拡散領域）上には形成されない。そのため、従来のＣＭＯＳイメージセンサでは、所望の動作速度を得ることができない。また、自己整合的にシリサイド膜を形成する処理を、従来のＣＭＯＳイメージセンサの製造に適用すると、シリサイド膜が埋設フォトダイオードのＰ０不純物拡散領域２０８に形成されて、光感知性能を悪化させるという問題点があった。したがって、ＣＭＯＳイメージセンサでは、所望の動作速度が得られるように、埋設フォトダイオードのＰ０不純物拡散領域を除く、各トランジスタゲート及び接合領域上にシリサイド膜を形成する必要がある。
上記問題点を解決するために、本発明は、所望の高速動作が可能なＣＭＯＳイメージセンサの単位画素を提供することを目的とする。
また、本発明の他の目的は、既存の処理工程の変更を最低限に抑えて、自己整合的にシリサイドを形成する処理を適用することにより、高速動作が可能なＣＭＯＳイメージセンサの製造方法を提供することである。
前記目的を達成するための本発明に係るＣＭＯＳイメージセンサの単位画素は、第１導電型の半導体層と、該半導体層内に形成され、外部からの光を感知して、光電荷を生成するための埋設フォトダイオードと、前記半導体層の表面下部に形成され、前記埋設フォトダイオードで生成した光電荷を受け取って蓄積する第２導電型のフローティング接合部と、該フローティング接合部と前記埋設フォトダイオード間の前記半導体層上に形成されたトランスファゲートと、前記半導体層の表面下部に形成された第２導電型のドレイン接合部と、前記フローティング接合部と前記ドレイン接合部間の前記半導体層上に形成されたリセットゲートと、前記埋設フォトダイオード、前記トランスファゲート、前記フローティング接合部、前記リセットゲート及び素子分離膜が形成された領域を除く前記半導体層内に形成される第１導電型のウェル領域と、該ウェル領域に形成されたソース／ドレイン接合部を備えるドライブトランジスタ及びセレクトトランジスタと、前記埋設フォトダイオードを除く、前記フローティング接合部、前記トランスファゲート、前記ドレイン接合部、前記リセットゲート、及び前記ソース／ドレイン接合部上に形成されたシリサイド膜とを備えている。
また、前記目的を達成するための本発明に係るＣＭＯＳイメージセンサの製造方法は、半導体基板に埋設フォトダイオード、及び前記半導体基板上に複数のゲートを形成するステップと、前記埋設フォトダイオード上を覆う保護層、及び前記複数のゲートの側壁を覆うスペーサを形成するステップと、前記半導体基板上の前記複数のゲート間に、高濃度の第２導電型の不純物拡散領域を形成するステップと、前記複数のゲート上及び前記高濃度の第２導電型の不純物拡散領域上に遷移金属膜を形成するステップと、該遷移金属膜形成を形成した後、形成された構造体を熱処理するステップとを含んでいる。
また、前記目的を達成するための本発明に係る別のＣＭＯＳイメージセンサの製造方法は、第１導電型の半導体層を準備するステップと、該半導体層の一部に第１導電型のウェル領域を形成するステップと、フィールド領域及び活性領域を画定するために、素子領域を形成するステップと、前記ウェル領域上に、少なくとも１つのトランジスタ用ゲートを形成し、前記半導体層上にトランスファゲート及びリセットゲートを形成するステップと、前記トランスファゲートと隣接する前記半導体層の内部に埋設フォトダイオードを形成するステップと、前記ウェル領域の上部を露出させた第１マスクを形成し、前記ウェル領域に少なくとも１つのトランジスタ用低濃度ソース／ドレイン領域を形成するために、低濃度の第２導電型の不純物をイオン注入するステップと、前記第１マスクを除去し、形成された構造体上に絶縁層を形成するステップと、該絶縁層上に、前記埋設フォトダイオード上及び前記フィールド領域上を覆い、それ以外の領域を露出させた第２マスクを形成するステップと、該第２マスクをエッチングバリアとして前記絶縁層の異方性エッチングを行うことによって、前記埋設フォトダイオード上を覆う保護層を形成するとともに、前記少なくとも１つのトランジスタ用ゲート、前記トランスファゲート及び前記リセットゲートの側壁にスペーサを形成するステップと、前記第２マスク及び前記スペーサをイオン注入バリアとして、前記半導体層及び前記ウェル領域に高濃度の第２導電型の不純物をイオン注入することによって、高濃度の第２導電型の不純物拡散領域を形成するステップと、前記第２マスクを除去し、前記少なくとも１つのトランジスタ用ゲート、前記トランスファゲート及び前記リセットゲートの表面、並びに前記高濃度の第２導電型の不純物拡散領域の表面に遷移金属膜を形成するステップと、該遷移金属膜が形成された構造体を１次熱処理することによって、前記少なくとも１つのトランジスタ用ゲート、前記トランスファゲート、前記リセットゲート、及び前記第２導電型の不純物拡散領域上にシリサイド膜を形成するステップとを含んでいる。
本発明に係るＣＭＯＳイメージセンサの単位画素及び本発明に係るＣＭＯＳイメージセンサの製造方法によって得られるＣＭＯＳイメージセンサによれば、埋設フォトダイオードの光感知特性を低下させることなく、ＣＭＯＳイメージセンサの動作速度を向上させることができる。
以下、本発明の最も好ましい実施の形態を、添付された図面を参照して説明する。
図３に図示されるように、本発明の一実施の形態に係るＣＭＯＳイメージセンサの単位画素は、埋設フォトダイオードＢＰＤを除く、すべてのゲート及び高濃度の不純物拡散領域上に、シリサイド膜が自己整合的に形成されている。埋設フォトダイオードＢＰＤを除く、すべての不純物拡散領域及びゲート上にシリサイド膜３２５が形成されているので、ＣＤＳ方式で光電荷に対応する電気的信号を検出する方式を採用しているＣＭＯＳイメージセンサでは、その動作速度を大幅に改善することができる。
また、埋設フォトダイオードＢＰＤ上には、シリサイド膜が形成されておらず、埋設フォトダイオードＢＰＤを除く、他の不純物拡散領域上にシリサイド膜が選択的に形成され、埋設フォトダイオードＢＰＤ上には、保護層としてＴＥＯＳ(Tetra ethoxysilane)酸化膜パターン３２１ａが形成されている。この保護層としてのパターンは、ゲート側壁に形成されたスペーサと同じ物質で構成され、両者は同時にパターンニングされて形成される。
図３〜図９を参照して、より具体的に本発明の一実施の形態に係るＣＭＯＳイメージセンサの単位画素の構造及びＣＭＯＳイメージセンサの製造方法を説明する。
図３は、本発明の一実施の形態に係るＣＭＯＳイメージセンサの単位画素の構成を示す断面図である。図３に示されているように、Ｐ型エピタキシャル層３１２がシリコン基板３１１上に成膜され、さらに埋設フォトダイオードＢＰＤがＰ型（第１導電型）エピタキシャル層３１２に形成されている。埋設フォトダイオードＢＰＤは、外部からの光を感知して、光電荷を生成する。Ｎ＋フローティング接合部３２４ａがＰ型エピタキシャル層３１２内の表層部に形成され、埋設フォトダイオードで生成した光電荷が伝送されて蓄積される。この光電荷を伝送するトランスファトランジスタのゲートＴｘ（以下、「トランスファゲート」と記す）が、Ｎ＋フローティング接合部３２４ａと埋設フォトダイオード間のＰ型エピタキシャル層３１２上に形成されている。Ｎ＋ドレイン接合部３２４ｂが、リセットトランジスタのゲートＲｘ（以下、「リセットゲート」と記す）とドライブトランジスタのゲートＭＤ（以下、「ドライブゲート」と記す）間のＰ型エピタキシャル層３１２内の表層部に形成され、リセットゲートＲｘがＮ＋フローティング接合部３２４ａとＮ＋ドレイン接合部３２４ｂ間のＰ型エピタキシャル層３１２上に形成されている。ソース／ドレインＮ＋不純物拡散領域（ソース／ドレイン接合部）３２４ｃが、Ｐ型ウェル領域３１３内に形成されている。また、ドライブトランジスタが、Ｎ＋フローティング接合部３２４ａに電気的に接続されたドライブゲートＭＤを備えている。さらに、セレクトトランジスタが、Ｐウェル領域３１３内に形成されたソース／ドレインＮ＋不純物拡散領域３２４ｃに電気的に接続されたセレクトトランジスタのゲートＳｘ（以下、「セレクトゲート」と記す）を備えている。なお、ウェル領域３１３は、埋設フォトダイオードＢＰＤ、トランスファゲートＴｘ、Ｎ＋フローティング接合部３２４ａ、リセットゲートＲｘ及び素子分離膜を除く領域おける前記半導体層内に形成されている。
シリサイド膜３２５が、トランスファゲートＴｘ、リセットゲートＲｘ、ドライブゲートＭＤ、セレクトゲートＳｘ、Ｎ＋フローティング接合部３２４ａ、Ｎ＋ドレイン接合部３２４ｂ及びソース／ドレインＮ＋不純物拡散領域３２４ｃ上に形成されている。
シリサイド膜３２５は、埋設フォトダイオードＢＰＤ上には形成されない。埋設フォトダイオードＢＰＤ上には、保護層としてＴＥＯＳ酸化膜パターン３２１ａが、シリサイド膜の代りに形成される。保護層を構成する物質は、トランスファゲートＴｘ、リセットゲートＲｘ、ドライブゲートＭＤ及びセレクトゲートＳｘの側壁に形成されるスペーサ３２１ｂと同じ物質である。
図４〜図９は、本発明の一実施の形態に係るＣＭＯＳイメージセンサの製造方法を説明するための図であり、製造過程の各段階における単位画素の構成を示す断面図である。図４〜図９に示されるように、ＣＭＯＳイメージセンサの動作速度を改善するために、各トランジスタのゲート上及び接合領域上に、シリサイド膜４２５を自己整合的に形成する。
図４に示したように、約１０〜１００Ω／ｃｍの比抵抗を持つＰ型エピタキシャル層４１２を備えたシリコン基板４１１上に、約５０〜１００ｋｅＶの範囲のエネルギ及び７×１０１２〜９×１０１２／ｃｍ２の範囲のドーズ条件で、Ｂ（ホウ素）原子をイオン注入することにより、Ｐ型ウェル領域４１３を形成する。その後、フィールド酸化膜４１４を形成して、ゲート酸化膜４１５及びドーピングされたポリシリコン膜でゲート電極４１６を形成する。ゲート電極４１６のうち、トランスファゲートＴｘとリセットゲートＲｘは、チャネルの幅が約１μｍ以上、ドライブゲートＭＤとセレクトゲートＳｘは、チャネルの幅が約０．５μｍ以下となるように各々パターンニングされる。その理由は、トランスファゲートＴｘとリセットゲートＲｘのパンチスルーを防止できるように電圧特性を向上させるためであり、すなわち、０Ｖで所定のピニング電圧までの電圧の幅を大きくして、光感度を向上させるためである。例えば、３．３Ｖの動作電圧の場合、ピニング電圧は約２．５Ｖである。
次に、図５に示したように、マスク及びイオン注入処理により埋設フォトダイオードを形成する。具体的には、約１５０〜２００ｋｅＶの範囲のエネルギ及び１×１０１２〜３×１０１２／ｃｍ２の範囲のドーズ条件で、Ｐ（燐）原子をイオン注入することにより、Ｎ−不純物拡散領域４１８を形成する。さらに、約２０〜４０ｋｅＶの範囲のエネルギ及び１×１０１３〜３×１０１３／ｃｍ２の範囲のドーズ条件で、ＢＦ２を用いてイオン注入を行うことにより、Ｐ０不純物拡散領域４１９を形成する。
次に、図６に示したように、Ｐ型ウェル領域４１３の上方を露出させたマスク４２０を形成して、約２０〜６０ｋｅＶの範囲のエネルギ及び１×１０１３〜５×１０１３／ｃｍ２の範囲のドーズ条件で、Ｐ（燐）原子をイオン注入することにより、ドレイン接合部用の低濃度のＮ−領域４２６を形成する。
次に、図７に示したように、マスク４２０を除去した後、構造体の全表面に、低圧化学気相成長法（ＬＰＣＶＤ法）により、厚さ約２，０００〜２，５００オングストローム（０．２〜０．２５μｍ）の絶縁層であるＴＥＯＳ酸化膜４２１を形成する。次に、フィールド酸化膜４１４及び埋設フォトダイオードＢＰＤ上だけを覆うマスク４２２を形成する。この時、マスク４２２の開口部のエッジのうち、埋設フォトダイオードに隣接したトランスファゲートＴｘの側壁に対応するエッジは、そのトランスファゲートＴｘの側壁に形成されたＴＥＯＳ酸化膜４２１の厚みの範囲内に整合するように、位置合わせする。この場合、マスク４２２の位置合わせに、約０．１μｍ以内の整合誤差が生じたとしても、以後の異方性プラズマエッチングの際、トランスファゲートＴｘの側壁に形成されたＴＥＯＳ酸化膜４２１により、フォトダイオードＢＰＤが露出することがない。その理由は、上記ＴＥＯＳ酸化膜４２１の厚さが約０．２〜０．２５μｍであるため、０．１μｍ程度の整合誤差が発生したとしても、ゲート電極４１６の側壁に形成されたＴＥＯＳ酸化膜４２１の厚みの範囲を外れることがないからである。
次に、図８に示したように、マスク４２２をエッチングマスクとして使用して、異方性プラズマエッチングを行うことにより、トランスファゲートＴｘの側壁のうち埋設フォトダイオードＢＰＤに隣接する側壁を除く各ゲート電極４１６の側壁に、ＴＥＯＳ酸化膜スペーサ４２１ｂを形成し、埋設フォトダイオードＢＰＤ上及びトランスファゲートＴｘの側壁のうち埋設フォトダイオードＢＰＤに隣接する側壁を覆う保護層として、ＴＥＯＳ酸化膜パターン４２１ａを形成する。このＴＥＯＳ酸化膜パターン４２１ａは、以後のシリサイド形成の際、埋設フォトダイオードＢＰＤ上に、シリサイドが形成されないようにする保護層としての役割をする。
次に、マスク４２２及びスペーサ４２１ｂをイオン注入用マスクとして使用して、約６０〜９０ｋｅＶの範囲のエネルギ及び１×１０１５〜９×１０１５／ｃｍ２の範囲のドーズ条件で、Ａｓ（砒素）原子をイオン注入することにより、高濃度の第２導電型の不純物拡散領域であるＮ＋フローティング接合部４２４ａ、Ｎ＋ドレイン接合部４２４ｂ及びドライブトランジスタＭＤとセレクトトランジスタＳｘの各ソース／ドレインＮ＋不純物拡散領域４２４ｃを形成する。
その後、図９に示したように、マスク４２２を除去した後、露出した各ゲート電極４１６の表面及び各Ｎ＋不純物拡散領域４２４ａ、４２４ｂ、４２４ｃの表面に、チタニウムシリサイド膜ＴｉＳｉ２４２５を形成する。すなわち、マスク４２２を除去した後に、構造体の全表面に、厚さ約３００〜５００オングストロームのチタニウム（Ｔｉ）膜を成膜し、約７００〜７５０℃の１次急速熱処理を実施する。この時、ポリシリコン膜で構成されたゲート電極４１６及び各Ｎ＋不純物拡散領域４２４ａ、４２４ｂ、４２４ｃ内のシリコンはチタニウムと反応してチタニウムシリサイド膜４２５が形成される。その後、ＴＥＯＳ酸化膜４２１ａ、４２１ｂ上の未反応チタニウム膜を湿式処理、すなわちＮＨ４ＯＨを含む溶液で除去する。さらに、約８２０〜８７０℃に加熱した後、急速冷却する２次急速熱処理を実施することにより、露出したゲート電極４１６及びＮ＋不純物拡散領域４２４ａ、４２４ｂ、４２４ｃだけに、チタニウムシリサイド膜４２５を自己整合的に形成する。上記の処理において、チタニウム以外に他の遷移金属も使用可能である。
上述のように、本発明に係るＣＭＯＳイメージセンサの単位画素は、埋設フォトダイオードが損傷を受けることなく、かつゲート電極上及び高濃度の不純物拡散領域上にシリサイド膜が自己整合的に形成されているので、高速イメージデータの処理を保障する高速動作が可能なＣＭＯＳイメージセンサの単位画素が得られる。
本発明の技術思想に関しては、上記の好ましい実施の形態によって具体的に記述したが、当業者であれば、本発明に係る技術的思想を逸脱することなく、様々な改良・変更を加えることが可能であり、それらも本発明の技術的範囲に属する。
Ｔｘ トランスファゲート
Ｒｘ リセットゲート
ＭＤ ドライブゲート
Ｓｘ セレクトゲート
ＢＰＤ 埋設フォトダイオード
３２１ａ ＴＥＯＳ酸化膜パターン
３２１ｂ ＴＥＯＳ酸化膜スペーサ
３２４ａ Ｎ＋フローティング接合部
３２４ｂ Ｎ＋ドレイン接合部
３２４ｃ ソース／ドレインＮ＋不純物拡散領域
３２５ シリサイド膜
Ｒｘ リセットゲート
ＭＤ ドライブゲート
Ｓｘ セレクトゲート
ＢＰＤ 埋設フォトダイオード
３２１ａ ＴＥＯＳ酸化膜パターン
３２１ｂ ＴＥＯＳ酸化膜スペーサ
３２４ａ Ｎ＋フローティング接合部
３２４ｂ Ｎ＋ドレイン接合部
３２４ｃ ソース／ドレインＮ＋不純物拡散領域
３２５ シリサイド膜
Claims (5)
- ＣＭＯＳイメージセンサの単位画素において、
第１導電型の半導体層と、
該半導体層内に形成され、外部からの光を感知して、光電荷を生成する光感知領域を有する埋設フォトダイオードと、
前記半導体層の表層部に形成され、前記埋設フォトダイオードから伝送された光電荷を蓄積する第２導電型のフローティング接合部と、
該フローティング接合部と前記埋設フォトダイオード間の前記半導体層上に形成されたトランスファゲートと、
前記半導体層の表層部に形成された第２導電型のドレイン接合部と、
前記フローティング接合部と前記ドレイン接合部間の前記半導体層上に形成されたリセットゲートと、
前記埋設フォトダイオード、前記トランスファゲート、前記フローティング接合部、前記リセットゲート及び素子分離膜が形成された領域を除く前記半導体層内に形成された第１導電型のウェル領域と、
該ウェル領域に形成されたソース／ドレイン接合部を備えるドライブトランジスタ及びセレクトトランジスタと、
前記埋設フォトダイオードを除く、前記フローティング接合部、前記トランスファゲート、前記ドレイン接合部、前記リセットゲート、及び前記ソース／ドレイン接合部上に形成されたシリサイド膜と、
絶縁層をパターニングすることにより形成された複数の絶縁層パターンであって、前記トランスファゲート、前記リセットゲート、前記ドライブトランジスタのゲート及び前記セレクトトランジスタのゲートの側壁に形成された絶縁性のスペーサと、前記シリサイド膜が前記埋設フォトダイオードを覆うように形成されることを防ぐために、前記光感知領域上と前記トランスファゲートの側壁上とに形成された保護層とを含むものである、複数の絶縁層パターンと
を備えていることを特徴とするＣＭＯＳイメージセンサの単位画素。 - 前記フローティング接合部及び前記ドレイン接合部が、高濃度の不純物拡散領域で構成されていることを特徴とする請求項１に記載のＣＭＯＳイメージセンサの単位画素。
- 前記ソース／ドレイン接合部が、低濃度の不純物拡散領域と高濃度の不純物拡散領域とで構成されていることを特徴とする請求項１に記載のＣＭＯＳイメージセンサの単位画素。
- 前記ドライブトランジスタ及び前記セレクトトランジスタのチャネルの幅が、０．５μｍ以下であることを特徴とする請求項１〜３のいずれかの項に記載のＣＭＯＳイメージセンサの単位画素。
- 前記保護層及び前記絶縁性のスペーサが、ＴＥＯＳ酸化膜で形成されていることを特徴とする請求項１に記載のＣＭＯＳイメージセンサの単位画素。
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