KR100876859B1 - 씨모스 이미지 센서 소자의 실리사이드 형성 방법 - Google Patents
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Abstract
본 발명은 CMOS 이미지 센서 소자의 실리사이드 형성 방법에 관한 것으로, 게이트 영역에 실리사이드를 먼저 형성시킨 후 게이트 실리사이드를 보호하기 위한 산화막(SiO2){또는, 질화막(SiN)}을 증착하고, 사진 식각 공정을 적용하여 소스/드레인 영역에 실리사이드를 선택적으로 형성시킴으로써, 광학소자의 소스/드레인 영역을 논-실리사이드(Non-Silicide)화 하여 광학적으로 투명도를 높이고 닥크(Dark) 신호를 낮춤으로써 광학적 특성을 향상시킨 기술을 제공한다. 이를 위한 본 발명의 CMOS 이미지 센서 소자의 실리사이드 형성 방법은, 샬로우 트렌치 분리막이 형성된 실리콘 기판 위에 게이트 폴리 실리콘막 및 게이트 스페이서를 형성하는 단계; 상기 구조물 위에 상기 게이트 폴리 실리콘막의 두께보다 더 두껍게 제 1 산화막(또는 제 1 질화막)을 형성하는 단계; 상기 게이트 폴리 실리콘막의 상부가 노출되도록 상기 제 1 산화막을 화학적기계적연마(CMP) 공정으로 평탄화하는 단계; 상기 구조물 위에 금속막을 형성한 후 어닐 공정을 실시하여 상기 금속막과 상기 게이트 폴리 실리콘막이 접하는 부분에 실리사이드막을 형성한 후 상기 금속막을 제거하는 단계; 상기 구조물 위에 제 2 산화막(또는 제 2 질화막)을 형성하는 단계; 상기 제 2 산화막을 선택적으로 식각하되 실리사이드막이 형성될 소스/드레인 영역만 노출되도록 식각하는 단계; 및 상기 노출된 소스/드레인 영역 위에 금속막을 형성한 후 어닐 공정을 실시하여 상기 금속막과 상기 소스/드레인 영역의 상기 실리콘 기판이 접하는 부분에 실리사이드막을 형성한 후 상기 금속막을 제거하는 단계 를 포함하는 것을 특징으로 한다.
Description
도 1a 내지 도 1i는 종래 기술에 따른 씨모스 이미지 센서 소자의 실리사이드 형성 방법을 설명하기 위한 공정 단면도
도 2a 내지 도 2d는 본 발명에 의한 씨모스 이미지 센서 소자의 실리사이드 형성 방법을 설명하기 위한 공정 단면도
(도면의 주요 부분에 대한 부호의 설명)
21 : 실리콘 기판 22 : 소자분리막
23 : 게이트 산화막 24 : 게이트 폴리 실리콘막
25 : 게이트 스페이서 26 : 산화막 또는 질화막
27 : 실리사이드막 28 : 산화막 또는 질화막
29 : 감광 물질 또는 감광막 30 : 실리사이드막
본 발명은 씨모스 이미지 센서(CMOS Image Sensor; CIS) 소자의 실리사이드 형성 방법에 관한 것으로, 특히 게이트 위에 실리사이드(Silicide)를 형성한 후 선 택적으로 소스/드레인 위에 실리사이드를 형성할 수 있는 CMOS 이미지 센서 소자의 실리사이드 형성 방법에 관한 것이다.
도 1a 내지 도 1i는 종래 기술에 따른 씨모스 이미지 센서 소자의 게이트 형성 방법을 설명하기 위한 공정 단면도로서, 그 제조 공정은 다음과 같다.
먼저, 도 1a를 참조하면, 실리콘(Si) 기판(1) 위에 소자분리를 위한 샬로우 트렌치 분리(Shallow Trench Isolation; STI)막(2)을 형성한다.
그 다음, 도 1b를 참조하면, 게이트 산화막(3)을 형성한 후 그 위에 게이트 폴리 실리콘막(4)을 증착한다. 그 후 게이트 한정(define)을 위한 포토 마스크(5)를 형성한 후 사진/식각 공정(6)을 진행한다. 이 때, 게이트 폴리 실리콘막(4)은 등방성 식각된다.
그 다음, 도 1c를 참조하면, 게이트 한정 후 NM/PM 이온을 주입(7)한다.
그 다음, 도 1d를 참조하면, 게이트 측벽에 LDD 스페이서(8)를 형성한 후 N+/P+ 이온주입 공정(9)을 진행한다.
그 다음, 도 1e를 참조하면, 도 1d의 구조물 위에 실리사이드 블록킹 포토레지스트(또는 산화막)(10)을 형성한다.
그 다음, 도 1f를 참조하면, 상기 게이트 폴리 실리콘막(4)이 노출될 때까지 상기 실리사이드 블록킹 포토 레지스트(또는 산화막)(10)를 화학적기계적연마(CMP) 공정으로 평탄화한다.
그 다음, 도 1g를 참조하면, 도 1f의 구조물 위에 실리사이드 형성을 위한 금속막(11)을 증착한 후 어닐(anneal) 공정을 실시한다. 이 때, 금속막(11)과 게 이트 폴리 실리콘막(4)이 접하는 부분(게이트 폴리 실리콘막 상부)은 어닐 공정후 금속 실리사이드막(12)이 형성된다.
그 다음, 도 1h를 참조하면, 상기 금속막(11)을 제거한다. 이로써, 게이트 폴리 실리콘 상부 부분에는 실리사이드막(12)이 남아 있게 된다.
그 다음, 도 1i를 참조하면, 상기 실리사이드 블록킹 포토 레지스트(또는 산화막)(10)를 습식각으로 제거한 후 트랜지스터의 제조를 완성한다.
일반적으로, 실리사이드의 형성은 소스/드레인 및 게이트 영역에 동시에 형성되며, 종래의 경우 선택적 실리사이드의 형성은 엑티브(Active) 영역과 필드(field) 영역 사이의 구별과 소스/드레인/게이트와 게이트 스페이서 간의 구별에 국한되었다. 이러한 선택적 실리사이드의 형성은 산화막(SiO2)을 선택적으로 형성시킴으로써 가능하였다.
그러나, 광학소자의 경우와 같이 다이(Die)중 일부 영역에만 소스/드레인에 논-실리사이드(Non-Silicide)를 형성시켜야 하는 경우에는 산화막(SiO2)을 이용한 선택적 실리사이드의 형성 방법은 적용이 불가능하다. 즉, 광학 소자의 소스/드레인 영역에 실리사이드가 형성됨으로써 광학적으로 투명도가 떨어지게 되고 닥크 신호(Dark Signal)가 커짐으로써 광학적 특성이 열악하게 된다. 이러한 단점을 극복하기 위하여, 종래에는 이온 주입(Ion Implantation) 공정후에 산화막(SiO2)을 증착하고 그 후에 평탄화막(Spin On Glass; SOG) 에치백(Etchback)과 사진 식각 공정 을 진행하여 선택적으로 실리사이드를 형성시키고 있다. 그러나, 이 경우 추가적인 공정이 필요하고, 공정의 난이도가 높고 복잡하여 이를 적용하는데에는 많은 어려움이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 게이트 영역에 실리사이드를 먼저 형성시킨 후 게이트 실리사이드를 보호하기 위한 산화막(SiO2){또는, 질화막(SiN)}을 증착하고, 사진 식각 공정을 적용하여 소스/드레인 영역에 실리사이드를 선택적으로 형성시킴으로써, 광학소자의 소스/드레인 영역을 논-실리사이드(Non-Silicide)화 하여 광학적으로 투명도를 높이고 닥크(Dark) 신호를 낮춤으로써 광학적 특성을 향상시킨 CMOS 이미지 센서 소자의 실리사이드 형성 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 의한 CMOS 이미지 센서 소자의 실리사이드 형성 방법은,
샬로우 트렌치 분리막이 형성된 실리콘 기판 위에 게이트 폴리 실리콘막 및 게이트 스페이서를 형성하는 단계;
상기 구조물 위에 상기 게이트 폴리 실리콘막의 두께보다 더 두껍게 제 1 산화막(또는 제 1 질화막)을 형성하는 단계;
상기 게이트 폴리 실리콘막의 상부가 노출되도록 상기 제 1 산화막을 화학적기계적연마(CMP) 공정으로 평탄화하는 단계;
상기 구조물 위에 금속막을 형성한 후 어닐 공정을 실시하여 상기 금속막과 상기 게이트 폴리 실리콘막이 접하는 부분에 실리사이드막을 형성한 후 상기 금속막을 제거하는 단계;
상기 구조물 위에 제 2 산화막(또는 제 2 질화막)을 형성하는 단계;
상기 제 2 산화막을 선택적으로 식각하되 실리사이드막이 형성될 소스/드레인 영역만 노출되도록 식각하는 단계; 및
상기 노출된 소스/드레인 영역 위에 금속막을 형성한 후 어닐 공정을 실시하여 상기 금속막과 상기 소스/드레인 영역의 상기 실리콘 기판이 접하는 부분에 실리사이드막을 형성한 후 상기 금속막을 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 제 1 산화막의 증착두께는 500∼3000Å인 것을 특징으로 한다.
상기 제 1 질화막의 증착두께는 100∼1000Å인 것을 특징으로 한다.
상기 제 1 산화막의 증착방법은 PE-TEOS, LP-TEOS, O3-USG, HDP 산화막 중 하나를 사용하는 것을 특징으로 한다.
상기 제 1 및 제 2 산화막의 식각 공정은 이방성 식각인 것을 특징으로 한다.
상기 금속막은 Ti, Co, Ni, Co/Ti, Co/TiN, Ni/Ti, Ni/TiN 중 어느 하나를 사용하는 것을 특징으로 한다.
상기 어닐 공정은 RTP(Rapid Thermal Process)로 진행하는 것을 특징으로 한다.
상기 어닐 공정의 온도는 400∼700℃인 것을 특징으로 한다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 2a 내지 도 2d는 본 발명에 의한 CMOS 이미지 센서 소자의 실리사이드 형성 방법을 설명하기 위한 공정 단면도로서, 그 제조 공정은 다음과 같다.
먼저, 실리콘(Si) 기판(21) 위에 소자분리를 위한 샬로우 트렌치 분리(Shallow Trench Isolation; STI)막(22)을 형성한다(도 1a와 동일).
그 다음, 게이트 산화막(23)을 형성한 후 그 위에 게이트 폴리 실리콘막(24)을 증착한다. 그 후 게이트 한정(define)을 위한 포토 마스크를 형성한 후 사진/식각 공정을 진행한다. 이 때, 게이트 폴리 실리콘막(24)은 이방성 식각된다(도 1b와 동일).
그 다음, 게이트 한정 후 NM/PM 이온을 주입한다(도 1c와 동일).
그 다음, 게이트 측벽에 LDD 스페이서(25)를 형성한 후 N+/P+ 이온주입 공정을 진행한다(도 1d와 동일).
그 다음, 도 2a와 같이, 전체 구조물 위에 산화막(SiO2; 26)(또는, 실리사이드 블록킹 포토 레지스트)을 상기 게이트 폴리 실리콘막(24)의 두께보다 두껍게 형성한다.
그 다음, 도 2b와 같이, 상기 게이트 폴리 실리콘막(24)의 상부가 노출될 때까지 상기 산화막(26)을 화학적기계적연마(CMP) 공정으로 평탄화한다.
그 다음, 상기 구조물 위에 실리사이드 형성을 위한 금속막(Ti, Co, Ni)을 증착한 후 어닐(anneal) 공정을 실시한다. 이 때, 금속막(도시되지 않음)과 상기 게이트 폴리 실리콘막(24)이 접하는 부분(게이트 폴리 실리콘막 상부)은 어닐 공정후 금속 실리사이드막(27)이 형성된다.
그 다음, 상기 금속막을 제거하면, 도 2b와 같이, 상기 게이트 폴리 실리콘막(24)의 상부 부분에는 실리사이드막(27)이 남아 있게 된다.
그 다음, 도 2c와 같이, 상기 게이트 폴리 실리콘막(24)의 상부에 형성된 실리사이드막(27)을 보호하기 위하여, 산화막(SiO2; 28) 또는 질화막(SiN; 28)을 도 2b의 구조물 위에 적층한다. 그리고, 상기 산화막(SiO2; 28) 또는 질화막(SiN; 28) 위에 감광막(29)을 형성한다. 이 때, 감광막(29)은 실리사이드를 형성시키기 위한 소스/드레인 영역을 오픈(Open) 시키기 위해 패터닝된다.
그 다음, 도 2d와 같이, 사진 식각 공정을 진행하여 실리사이드를 형성할 소스/드레인 영역은 오픈 시키고, 실리사이드가 형성되지 않는 영역은 크로스(Close)시킨다.
그 다음, 노출된 소스/드레인 영역 위에 실리사이드 형성을 위한 금속막(Ti, Co, Ni)을 증착한 후 어닐(anneal) 공정을 실시한다. 이 때, 금속막(도시되지 않음)과 상기 실리콘 기판(21)이 접하는 부분은 어닐 공정후 금속 실리사이드막(30)이 형성된다.
그 다음, 상기 금속막을 제거하면, 도 2d와 같이, 노출된 소스/드레인 영역에는 실리사이드막(30)이 형성되고, 산화막(26)(28)으로 덮여져 있는 소스/드레인 영역에는 실리사이드막이 형성되지 않는다.
이상에서 설명한 바와 같이, 본 발명에 의한 씨모스 이미지 센서 소자의 실리사이드 형성 방법에 의하면, 게이트 영역에 실리사이드를 먼저 형성시킨 후 게이트 실리사이드를 보호하기 위한 산화막(SiO2){또는, 질화막(SiN)}을 증착하고, 사진 식각 공정을 적용하여 소스/드레인 영역에 실리사이드를 선택적으로 형성시킴으로써, 광학소자의 소스/드레인 영역을 논-실리사이드(Non-Silicide)화 하여 광학적으로 투명도를 높이고 닥크(Dark) 신호를 낮춤으로써 광학적 특성을 향상시킬 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (8)
- 샬로우 트렌치 분리막이 형성된 실리콘 기판 위에 게이트 폴리 실리콘막 및 게이트 스페이서를 형성하는 단계;상기 게이트 폴리 실리콘막 및 게이트 스페이서를 포함하는 상기 실리콘 기판의 상부 전체면에 상기 게이트 폴리 실리콘막의 두께보다 더 두껍게 제 1 산화막을 형성하는 단계;상기 게이트 폴리 실리콘막의 상부가 노출되도록 상기 제 1 산화막을 화학적기계적연마(CMP) 공정으로 평탄화하는 단계;상부가 노출된 상기 게이트 폴리 실리콘막 및 상기 제1 산화막의 상부 상에 제1 금속막을 형성한 후 어닐 공정을 실시하여 상기 제1 금속막과 상기 게이트 폴리 실리콘막이 접하는 부분에 실리사이드막을 형성한 후 상기 제1 금속막을 상기 제1 산화막으로부터 제거하는 단계;상기 실리사이드막 및 상기 제1 산화막의 상부를 덮는 제 2 산화막을 형성하는 단계;실리사이드막이 형성될 소스/드레인 영역을 노출하기 위해 상기 소스/드레인 영역과 대응하는 상기 제1 및 제2 산화막들을 선택적으로 식각하는 단계; 및상기 노출된 소스/드레인 영역 위에 제2 금속막을 형성한 후 어닐 공정을 실시하여 상기 제2 금속막과 상기 소스/드레인 영역의 상기 실리콘 기판이 접하는 부분에 실리사이드막을 형성한 후 상기 제2 금속막을 제거하는 단계를 포함하는 것을 특징으로 하는 씨모스 이미지 센서 소자의 실리사이드 형성 방법.
- 제 1 항에 있어서,상기 제 1 산화막의 증착두께는 500∼3000Å인 것을 특징으로 하는 씨모스 이미지 센서 소자의 실리사이드 형성 방법.
- 삭제
- 제 1 항에 있어서,상기 제 1 산화막의 증착방법은 PE-TEOS, LP-TEOS, O3-USG, HDP 산화막 중 하나를 사용하는 것을 특징으로 하는 씨모스 이미지 센서 소자의 실리사이드 형성 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 산화막들을 선택적으로 식각하는 단계에서 상기 제1 및 제2 산화막들은 이방성 식각에 의하여 선택적으로 식각되는 것을 특징으로 하는 씨모스 이미지 센서 소자의 실리사이드 형성 방법.
- 제 1 항에 있어서,상기 제1 및 제2 금속막들은 Ti, Co, Ni, Co/Ti, Co/TiN, Ni/Ti, Ni/TiN 중 어느 하나를 사용하는 것을 특징으로 하는 씨모스 이미지 센서 소자의 실리사이드 형성 방법
- 제 1 항에 있어서,상기 어닐 공정은 RTP(Rapid Thermal Process)로 진행하는 것을 특징으로 하는 씨모스 이미지 센서 소자의 실리사이드 형성 방법.
- 제 1 항에 있어서,상기 어닐 공정의 온도는 400∼700℃인 것을 특징으로 하는 씨모스 이미지 센서 소자의 실리사이드 형성 방법.
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| A201 | Request for examination | ||
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| FPAY | Annual fee payment |
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