KR20070067407A - 이미지 센서 및 그 제조방법 - Google Patents

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KR20070067407A
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이원호
오영선
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매그나칩 반도체 유한회사
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Abstract

본 발명은 기판 표면으로부터 유입되는 암전류를 차단함과 동시에 포토 다이오드의 전하 전송효율을 증가시킬 수 있는 이미지 센서 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 액티브 영역과 필드 영역으로 정의된 기판과, 상기 액티브 영역의 상기 기판 내에 형성된 제1 도전형의 포토 다이오드와, 상기 액티브 영역의 상부 표면에 형성되고, 상기 필드 영역으로부터 상기 포토 다이오드로 갈수록 낮은 도핑 농도를 갖는 제2 도전형의 암전류 차단영역을 포함하는 이미지 센서를 제공한다.
CMOS, 이미지 센서, P0 확산영역, 포토 다이오드, 포텐셜.

Description

이미지 센서 및 그 제조방법{IMAGE SENSOR AND METHOD FOR MANUFACTURING THE SAME}
도 1은 보편적인 CMOS 이미지 센서의 단위 화소를 도시한 평면도.
도 2는 도 1에 도시된 I-I' 절취선을 따라 도시한 단면도.
도 3은 도 2에 도시된 P0 확산영역의 영역별 포텐셜을 설명하기 위해 도시한 도면.
도 4는 본 발명의 실시예에 따른 CMOS 이미지 센서의 단위 화소를 도시한 평면도.
도 5는 도 4에 도시된 I-I' 절취선을 따라 도시한 단면도.
도 6은 도 5에 도시된 P0 확산영역의 포텐셜을 설명하기 위해 도시한 도면.
도 7a 내지 도 7d는 도 4에 도시된 CMOS 이미지 센서 제조방법을 설명하기 위해 도시한 평면도들.
도 8a 내지 도 8d는 도 5에 도시된 CMOS 이미지 센서 제조방법을 설명하기 위해 도 7a 내지 도 7d에 도시된 I-I' 절취선을 따라 각각 도시한 공정 단면도들.
<도면의 주요부분에 대한 부호의 설명>
5a, 25a : 트랜스퍼 트랜지스터의 게이트 전극
5b, 25b : 리셋 트랜지스터의 게이트 전극
5c, 25c : 드라이브 트랜지스터의 게이트 전극
5d, 25d : 셀렉트 트랜지스터의 게이트 전극
1, 20 : 기판 2, 21 : 소자분리막
3, 22 : 게이트 절연막 4, 23 : 게이트 도전막
8, 28 : HLD 산화막 9, 29 : 질화막
10, 30a : 스페이서 13, 37 : 암전류 차단영역
7, 27b : 제1 P0 확산영역 11, 35 : 제2 P0 확산영역
27a : 제3 P0 확산영역 6, 26 : N- 확산영역
31, 33 : 감광막 패턴 32, 34 : 식각공정
A : 액티브 영역 O : 오픈 영역
본 발명은 이미지 센서 및 그 제조방법에 관한 것으로, 특히 CMOS(Complementary Metal-Oxide-Semiconductor) 이미지 센서와, 상기 CMOS 이미지 센서의 암전류를 차단하는 암전류 차단영역 형성방법에 관한 것이다.
최근들어 디지털 카메라(digital camera)는 인터넷을 이용한 영상통신의 발전과 더불어 그 수요가 폭발적으로 증가하고 있는 추세에 있다. 더욱이, 카메라가 장착된 PDA(Personal Digital Assistant), IMT-2000(International Mobile Telecommunications-2000), CDMA(Code Division Multiple Access) 단말기 등과 같은 이동통신단말기의 보급이 증가됨에 따라 소형 카메라 모듈의 수요가 증가하고 있다.
카메라 모듈로는 기본적인 구성요소가 되는 CCD(Charge Coupled Device)나 CMOS(Complementary Metal-Oxide-Semiconductor) 이미지 센서를 이용한 이미지 센서 모듈이 널리 보급되어 사용되고 있다. 이미지 센서는 칼라 이미지를 구현하기 위하여 외부로부터 빛을 받아 광전하를 생성 및 축적하는 광감지부를 포함하여 이루어진다.
이러한 이미지 센서는 광학 영상(optical image)을 전기신호로 변환시키는 반도체 소자로서, 전술한 바와 같이 CCD와 CMOS 이미지 센서가 개발되어 널리 상용화되어 있다. CCD는 개개의 MOS(Metal-Oxide-Silicon) 캐패시터가 서로 매우 근접한 위치에 있으면서 전하 캐리어가 캐패시터에 저장되고 이송되는 소자이다. 반면, CMOS 이미지 센서는 제어회로(control circuit) 및 신호처리회로(signal processing circuit)를 주변회로로 사용하는 CMOS 기술을 이용하여 화소수만큼 단위화소를 만들고, 이것을 이용하여 차례차례 출력을 검출하는 스위칭 방식을 채용한 소자이다.
한편, CCD는 구동방식이 복잡하고 전력소모가 많으며, 마스크 공정 수가 많이 필요하여 공정이 복잡하고, 시스날 프로세싱(signal processing) 회로를 CCD 칩 내에 구현할 수 없어 원칩(one chip)화가 곤란하다는 여러 단점이 있는 바, 최근에는 이러한 CCD의 단점을 극복하기 위하여 서브 마이크론(sub-micron) CMOS 제조기술을 이용한 CMOS 이미지 센서의 개발에 대한 연구가 열정적으로 이루어지고 있다.
CMOS 이미지 센서는 단위 화소(pixel) 내에 포토 다이오드(photo diode)와 MOS 트랜지스터를 형성시켜 스위칭 방식으로 차례로 신호를 검출함으로써 이미지를 구현하게 되는데, CMOS 제조기술을 이용하므로 전력 소모도 적고, 마스크 수도 대략 2O개 정도로 30~40개의 마스크가 필요한 CCD 공정에 비해 공정이 매우 단순하며, 여러 신호 처리 회로와 원칩화가 가능하여 차세대 이미지 센서로 각광을 받고 있다.
도 1은 보편적인 CMOS 이미지 센서의 단위 화소를 도시한 평면도이다.
도 1을 참조하면, 종래의 CMOS 이미지 센서는 빛을 받아 광전하를 생성하는 포토 다이오드(Photo Diode, PD)와, 포토 다이오드(PD)에 축적된 전하를 전송하기 위한 트랜스퍼 트랜지스터의 게이트 전극(5a)과, 트랜스퍼 트랜지스터를 통해 포토 다이오드(PD)를 리셋시키기 위한 리셋 트랜지스터의 게이트 전극(5b)과, 소스 팔로워 버퍼 증폭기(Source Follower Buffer Amplifier) 역할을 하는 드라이브 트랜지스터의 게이트 전극(5c) 및 스위칭(Switching) 역할로 어드레싱(Addressing)을 할 수 있도록 하는 셀렉트 트랜지스터의 게이트 전극(5d)으로 구성된다. 여기서, 미설명된 부호 'A'는 액티브 영역이다.
도 2는 도 1에 도시된 I-I' 절취선을 따라 도시한 단면도로써, 여기서는 설명의 편의를 위해 트랜스퍼 트랜지스터의 게이트 전극(5a)만을 도시하였고, 일례로 PN 접합 포토 다이오드를 구비한 CMOS 이미지 센서에 대해 설명하기로 한다.
도 2에 도시된 바와 같이, 종래 기술에 따른 CMOS 이미지 센서는 포토 다이오드로서 N- 확산영역(6)이 기판(미도시) 내에 형성되어 있고, N- 확산영역(6)에서 모아진 광전하를 운송하기 위한 트랜스퍼 트랜지스터의 게이트 전극(5a)이 N- 확산영역(6)의 일측에 정렬(align)되도록 기판(1) 상에 형성되어 있다. 이때, 트랜스퍼 트랜지스터의 게이트 전극(5a)의 양측벽에는 스페이서(10)가 구비된다.
특히, N- 확산영역(6)의 상부 표면에는 포토 다이오드로 유입되는 암전류(Dark current)를 차단하기 위해 이와 반대의 도전형으로 이루어진 암전류 차단영역(13)이 형성된다.
한편, 이러한 암전류 차단영역(13)은 도 2에서와 같이 LDD(Lightly Doped Darin) 구조로 형성된다. 예컨대, 스페이서(10) 저부(P1)의 N- 확산영역(6) 상부에 형성된 제1 P0 확산영역(7)이 스페이서(10)로 인해 노출된 N- 확산영역(6) 상부에 형성된 제2 P0 확산영역(11)보다 상대적으로 낮은 도핑 농도를 갖는다.
따라서, 상대적으로 도핑 농도가 낮은 영역으로 암전류가 유입되는 것을 완벽히 차단할 수 없게 된다. 즉, 제1 P0 확산영역(7)을 통해 암전류가 유입('D' 부위 참조)되는 문제점이 있다.
결국, 이러한 문제점을 해결하기 위해서는 제1 P0 확산영역(7)의 도핑 농도를 증가시켜야 한다. 그러나, 이와 같이 트랜스퍼 트랜지스터의 게이트 전극(5a) 저부에 형성되는 채널 영역과 인접합 부근에서 제1 P0 확산영역(7)의 도핑 농도가 증가하게 되면, 트랜스퍼 트랜지스터의 동작 특성이 열화되는 문제가 발생한다. 이에 따라, 포토 다이오드에 축적된 전하의 전송효율이 저하되게 된다.
도 3은 도 2에 도시된 암전류 차단영역(13)의 영역별 포텐셜(Potential)을 설명하기 위해 도시한 도면이다. 도 2 및 도 3을 참조하면, 스페이서(10)의 일측으로 노출된 'P2' 영역에 형성된 제2 P0 확산영역(11)의 도핑 농도가 스페이서(10)에 대응되는 'P1' 영역에 형성된 제1 P0 확산영역(7)의 도핑 농도보다 높으므로, 제1 P0 확산영역(7)의 포텐셜이 제2 P0 확산영역(11)의 포텐셜보다 낮다는 것을 알 수 있다. 이에 따라, 트랜스퍼 트랜지스터가 온상태(Tx on)가 되는 순간 포토 다이오드에 축적된 전하가 이러한 포텐셜을 따라 운송되는 것이다.
바람직하게는, 종래 기술에 따른 CMOS 이미지 센서의 제조방법에 따르면 제1 P0 확산영역(7)의 도핑 농도를 1로 보는 경우 전체 암전류 차단영역(13)의 도핑 농도비는 제1 P0 확산영역(7):제2 P0 확산영역(11)=1:5가 된다. 이에 따라, 'P1' 영역 의 포텐셜 베리어를 1로 보게되면 'P2' 영역의 포텐셜 베리어를 5로 볼 수 있게 되는 것이다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 기판 표면으로부터 유입되는 암전류를 차단함과 동시에 포토 다이오드의 전하 전송효율을 증가시킬 수 있는 이미지 센서 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일측면에 따른 본 발명은, 액티브 영역과 필드 영역으로 정의된 기판과, 상기 액티브 영역의 상기 기판 내에 형성된 제1 도전형의 포토 다이오드와, 상기 액티브 영역의 상부 표면에 형성되고, 상기 필드 영역으로부터 상기 포토 다이오드로 갈수록 낮은 도핑 농도를 갖는 제2 도전형의 암전류 차단영역을 포함하는 이미지 센서를 제공한다.
본 발명의 일측면에 있어서, 상기 암전류 차단영역은 상기 포토 다이오드를 둘러싸도록 형성된다.
또한, 상기 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 액티브 영역과 필드 영역으로 정의된 기판을 제공하는 단계와, 상기 기판 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 일측과 정렬되도록 상기 액티브 영역의 상기 기판 내에 제1 도전형의 포토 다이오드를 형성하는 단계와, 제1 이온주입공정을 실시하여 상기 게이트 전극으로 노출되는 상기 액티브 영역에 제2 도전형의 제1 확산영역을 형성하는 단계와, 상기 제1 확산영역을 포함하는 전체 구조 상부의 단차를 다라 절연막을 증착하는 단계와, 상기 필드 영역과 상기 포토 다이오드가 접하는 제1 영역의 상기 절연막을 식각하여 상기 제1 영역에 형성된 상기 제1 확산영역을 노출시키는 단계와, 상기 절연막을 식각하여 상기 게이트 전극의 양측벽에 스페이서를 형성하되, 상기 제1 영역과 상기 스페이서 하부에 형성된 제2 영역의 제1 확산영역을 제외한 제3 영역의 상기 포토 다이오드 상부에 형성된 상기 제1 확산영역을 리세스시켜 제거하는 단계와, 제2 이온주입공정을 실시하여 상기 제2 영역을 제외하여 노출되는 상기 제1 영역 및 상기 제3 영역에 제2 도전형의 제2 확산영역을 형성하여 상기 제1 내지 제3 영역에서 서로 다른 도핑 농도를 갖는 암전류 차단영역을 형성하는 단계를 포함하는 이미지 센서 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 4는 본 발명의 실시예에 따른 CMOS 이미지 센서의 단위 화소를 도시한 평면도이고, 도 5는 도 4에 도시된 I-I' 절취선을 따라 단위 화소의 일부를 도시한 단면도이다. 여기서는, 일례로 PN 접합 포토 다이오드를 구비한 CMOS 이미지 센서에 대해 설명하기로 한다.
도 4 및 도 5를 참조하면, 본 발명의 실시예에 따른 CMOS 이미지 센서는 소자분리막(21)을 통해 액티브 영역(A)과 필드 영역(미도시)으로 정의된 기판(20)과, 빛을 받아 광전하를 생성하기 위해 기판(20) 내에 포토 다이오드로서 형성된 N- 확산영역(26)과, N- 확산영역(26)의 일측에 정렬되도록 기판(20) 상에 형성된 트랜스퍼 트랜지스터의 게이트 전극(25a; 이하, 게이트 전극이라 함)과, 액티브 영역(A)의 상부 표면에 형성되고, 필드 영역으로부터 포토 다이오드, 즉 N- 확산영역(26)으로 갈수록 낮은 도핑 농도를 갖는 P 도전형의 암전류 차단영역(37)을 포함한다.
여기서, 중요한 것은 암전류 차단영역(37)이 필드 영역과 포토 다이오드가 접하는 영역(P3; 이하, 제1 영역이라 함)에서 상대적으로 가장 높은 도핑 농도를 갖고 형성되는 것이다. 이때, 암전류 차단영역(37)은 제1 영역(P3)에 형성되는 제1 P0 확산영역(27b), 게이트 전극(25a)의 양측벽에 형성된 스페이서(30a)를 통해 노출되 고 스페이서(30a)와 제1 영역(P3) 사이의 N- 확산영역(26) 상부면에 형성되는 영역(P2; 이하, 제2 영역이라 함)에 형성되는 제2 P0 확산영역(35) 및 스페이서(30a) 저부의 N- 확산영역(26) 상부면에 형성되는 영역(P3; 이하, 제3 영역이라 함)에 형성되는 제3 P0 확산영역(27a)으로 구분될 수 있다.
예컨대, 암전류 차단영역(37)의 도핑 농도는 제1 영역(P3), 제2 영역(P2) 및 제3 영역(P1) 순으로 높다. 즉, 제3 P0 확산영역(27a)은 기존과 동일한 도핑 농도를 유지하여 가장 낮은 도핑 농도를 갖고, 제2 P0 확산영역(35)이 제3 P0 확산영역(27a)보다는 높고 제1 P0 확산영역(27b)보다는 낮은 도핑 농도를 갖도록 형성한다.
바람직하게는, 제3 P0 확산영역(27a)의 도핑 농도를 1로 보는 경우 전체 암전류 차단영역(37)의 영역별 도핑 농도는 제1 P0 확산영역(27b):제2 P0 확산영역(35):제3 P0 확산영역(27a) = 5:4:1이 된다.
따라서, 필드 영역과 포토 다이오드가 접하는 영역인 제1 영역(P3)에서의 제1 P0 확산영역(27b) 도핑 농도를 선택적으로 증가시킴으로써, 필드 영역으로부터 발생하는 암전류의 유입을 미리 차단할 수 있다. 이에 따라, 상대적으로 가장 낮은 도핑 농도를 갖는 제3 P0 확산영역(27a)을 통해 채널 영역으로 암전류가 흐르는 것을 방지할 수 있다.
결국, 제3 P0 확산영역(27a)의 도핑 농도를 증가시키지 않고도 기판(20) 표면으로부터 유입되는 암전류 흐름을 억제할 수 있어 트랜스퍼 트랜지스터의 동작 특성 또한 그대로 유지할 수 있다. 이는 곧, 포토 다이오드의 전하 전송효율이 증가됨을 나타낸다.
또한, 암전류 차단영역(37)은 필드 영역과 포토 다이오드가 접하는 영역에서 가장 높은 도핑 농도를 갖기 위하여 영역 별로 서로 다른 높이 단차를 갖는다. 예컨대, 제2 P0 확산영역(35)은 제1 및 제3 P0 확산영역(27b, 27a)의 상부로부터 낮게 형성된다. 바람직하게는, 제2 P0 확산영역(35)은 제1 및 제3 P0 확산영역(27b, 27a)의 상부로부터 200~500Å정도 낮게 형성된다.
도 6은 도 5에 도시된 암전류 차단영역(37)의 영역별 포텐셜을 설명하기 위해 도시한 도면이다.
도 6을 참조하면, 기존 도 3에 도시된 'P2' 영역에 대응되는 영역 내에 서로 다른 도핑 농도를 갖는 제1 및 제2 P0 확산영역(27b, 35)을 형성시켜 계단형 포텐셜을 형성시킴으로써, 기존의 'P2' 영역에 대응되는 영역에 프린징 필드(fringing field)가 형성될 수 있다. 이를 통해, 트랜스퍼 트랜지스터의 전하 전송효율을 더 욱 증가시킬 수 있다.
구체적으로는, 필드 영역과 포토 다이오드가 접하는 제1 영역(P3)에 형성된 제1 P0 확산영역(27b)의 도핑 농도가 가장 높고, 제2 영역(P2)에 형성된 제2 P0 확산영역(35)의 도핑 농도가 그 다음으로 높으며, 트랜스퍼 트랜지스터의 채널 영역에 인접한 제3 영역(P1)에 형성된 제3 P0 확산영역(27a)의 도핑 농도가 가장 낮으므로, 포텐셜 또한 제1 영역(P3), 제2 영역(P2) 및 제3 영역(P1) 순으로 높다는 것을 알 수 있다. 이러한 포텐셜을 따라, 트랜스퍼 트랜지스터가 온상태(Tx on)가 되는 순간 포토 다이오드에 축적된 전하가 운송되는 것이다.
여기서, 게이트 전극(25a)은 사각 형태로 형성된 N- 확산영역(26)을 들러싸도록 하나로 연결되어 형성될 수 있다. 예컨대, 1면은 N- 확산영역(26)과 일부가 중첩되도록 액티브 영역(A)과 필드 영역에 걸쳐 형성되고, 3면은 N- 확산영역(26)의 외곽부를 둘러싸도록 필드 영역에 형성된다.
또한, 기판(20) 상에는 게이트 전극(25a) 외에도 일반적으로 CMOS 이미지 센서의 단위 화소를 구성하는 트랜지스터용 게이트 전극이 형성될 수 있다.
예컨대, 리셋 트랜지스터의 게이트 전극(25b), 드라이브 트랜지스터의 게이트 전극(25c) 및 셀렉트 트랜지스터의 게이트 전극(25d)이 형성되는데, 이들은 모두 게이트 절연막(22)과 게이트 도전막(23)의 적층 구조로 형성되며 이들의 양측벽 에도 각각 스페이서(30a)가 구비된다.
이때, 스페이서(30a)는 HLD(High Temperature Low Pressure Dielectric) 산화막(28)과 질화막(29)의 적층구조를 갖는다.
이하, 도 7a 내지 도 7d 및 도 8a 내지 도 8d를 참조하여 본 발명의 실시예에 따른 CMOS 이미지 센서 제조방법을 설명하기로 한다. 여기서, 도 7a 내지 도 7d는 도 4에 도시된 이미지 센서의 제조방법을 설명하기 위해 도시한 평면도들이고, 도 8a 내지 도 8d는 도 5에 도시된 이미지 센서의 제조방법을 설명하기 위해 도 7a 내지 도 7d에 각각 도시된 I-I' 절취선을 따라 도시한 공정 단면도들이다.
먼저, 7a 및 도 8a에 도시된 바와 같이, 소자분리막(21)을 통해 액티브 영역(A)과 필드 영역(미도시)으로 정의된 기판(20) 상에 복수의 트랜지스터용 게이트 전극을 형성한다. 예컨대, 트랜스퍼 트랜지스터의 게이트 전극(25a), 리셋 트랜지스터의 게이트 전극(25b), 드라이브 트랜지스터의 게이트 전극(25c) 및 셀렉트 트랜지스터의 게이트 전극(25d)을 형성한다.
특히, 트랜스퍼 트랜지스터의 게이트 전극(25a)은 포토 다이오드가 형성될 포토 다이오드 영역을 감싸도록 형성한다. 예컨대, 포토 다이오드가 사각 형태로 형성되는 경우에는 포토 다이오드의 4면을 모두 감싸도록 형성한다. 바람직하게는, 1면은 포토 다이오드 영역과 일부가 중첩되도록 액티브 영역과 필드 영역에 걸쳐 형성시키고, 3면은 포토 다이오드의 외곽부를 감싸도록 필드 영역에 형성시킨다.
여기서, 소자분리막(21)은 공지된 STI(Shallow Trench Isolation) 기술을 적용하여 형성하고, 복수의 게이트 전극은 게이트 절연막(22)과 게이트 도전막(23)의 적층 구조로 형성한다.
이어서, 소정의 감광막 패턴(미도시)을 형성한 후, 이를 이용한 N- 이온주입공정을 실시하여 포토 다이오드 영역(미도시)의 기판(20) 내에 포토 다이오드로서 N- 확산영역(26)을 형성한다. 예컨대, 트랜스퍼 트랜지스터의 게이트 전극(25a) 내부 영역의 기판(20) 내에 사각 형태로 N- 확산영역(26)을 형성한다.
이어서, 상기한 감광막 패턴을 이용한 제1 P0 이온주입공정을 실시하여 N- 확산영역(26)의 상부 표면에 P0 확산영역(27)을 형성한다. 이로써, 트랜스퍼 트랜지스터의 게이트 전극(25a) 내부 영역의 기판(20) 내에 전체적으로 균일한 도핑 농도를 갖는 P0 확산영역(27)이 형성된다.
이어서, 스트립(Strip) 공정을 실시하여 감광막 패턴을 제거한다.
이하에서는, 본 발명의 특징부를 부각시키기 위하여 도 7a에 도시된 'E' 영역만을 도시하기로 한다. 이에 따라, 이후에는 트랜스퍼 트랜지스터의 게이트 전극(25a)을 게이트 전극이라 약칭하기로 한다.
이어서, 도 7b 및 도 8b에 도시된 바와 같이, 게이트 전극(25a)을 포함한 기판(20) 상부의 단차를 따라 스페이서용 절연막(30)으로 HLD 산화막(28)과 질화막(29)을 순차적으로 증착한다.
이어서, 질화막(29) 상에 감광막(미도시)를 도포한 후, 포토마스크(미도시) 를 이용한 노광 및 현상공정을 실시하여 감광막 패턴(31)을 형성한다. 여기서, 감광막 패턴(31)은 필드 영역과 포토 다이오드가 접하는 영역에서의 스페이서용 절연막(30)이 노출되도록 형성한다. 바람직하게는, 감광막 패턴(31)은 포토 다이오드의 3면을 감싸도록 필드 영역에 형성된 게이트 전극(25a)의 양측부를 오픈(도 8b의 '0' 영역이 오픈됨)시키는 구조로 형성한다.
이어서, 감광막 패턴(31)을 식각 마스크(Mask)로 이용한 식각공정(32)을 실시하여 오픈 영역(O)에 대응되는 스페이서용 절연막(30)을 식각하여 제거한다. 이로써, 오픈 영역(O)에 대응되는 P0 확산영역(27), 즉 필드 영역과 포토 다이오드가 접하는 영역에서의 P0 확산영역(27)이 노출된다.
이어서, 도 7c 및 도 8c에 도시된 바와 같이, 스트립 공정을 실시하여 감광막 패턴(31, 도 7b 및 도 8b 참조)을 제거하고, 감광막 패턴(31) 형성시 사용된 포토 마스크와 반대형의 리버스 마스크를 이용하여 소정의 감광막 패턴(33)을 별도로 형성한다. 즉, 오픈 영역(O, 도 8b 참조)을 덮는 구조의 감광막 패턴(33)을 형성한다.
이어서, 감광막 패턴(33)을 마스크로 이용한 식각공정(34)을 실시하여 스페이서용 절연막(30, 도 7b 참조)을 식각한다. 이로써, 트랜스퍼 트랜지스터의 채널 영역에 대응되도록 액티브 영역(A)의 기판(20) 상에 형성된 게이트 전극(25a)의 양측벽에 스페이서(30a)가 형성된다.
이때, 중요한 것은 스페이서(30a) 형성을 위한 식각공정(34)시 감광막 패턴 (33)으로 인해 노출된 P0 확산영역(27, 도 7b 및 8b 참조)이 모두 제거될 때까지 기판(20)을 일정 깊이(h) 리세스(recess)시켜야 한다는 것이다. 이로써, 트랜스퍼 트랜지스터의 채널 영역에 인접한 스페이서(30a) 저부에 대응되는 영역과 필드 영역과 포토 다이오드가 접하는 영역에는 각각 일정 도핑 농도를 갖는 P0 확산영역(27a; 이하, 제1 P0 확산영역이라 함)이 잔류하며 채널 영역 및 필드 영역과의 경계면으로부터 일정 거리 이격된 영역에는 P0 확산영역(27)이 리세스되어 제거된다.
이어서, 도 7d 및 도 8d에 도시된 바와 같이, 스트립 공정을 실시하여 감광막 패턴(33, 도 8c 참조)을 제거한다.
이어서, 게이트 전극(25a) 및 스페이서(30a)를 마스크로 이용한 제2 P0 이온주입공정을 실시하여 게이트 전극(25a) 및 스페이서(30a)로 인해 노출된 제1 P0 확산영역(27a) 및 N- 확산영역(26)에 일정 깊이로 P형 불순물 이온을 주입한다.
이어서, 드라이브인(Drive-in) 공정을 실시하여 주입된 P형 불순물 이온을 확산시킨다. 이로써, 게이트 전극(25a) 및 스페이서(30a)로 인해 노출된 부분의 제1 P0 확산영역(27a)이 일정 깊이 확산되어 제2 P0 확산영역(27b)이 형성되는 동시에 리세스된 영역의 기판(20) 표면으로부터 N- 확산영역(26) 내에 일정 깊이로 제3 P0 확산영역(35)이 형성된다.
결국, 채널 영역에 인접한 영역에 형성된, 즉 스페이서(30a) 저부에 대응되도록 형성된 제1 P0 확산영역(27a)은 제1 P0 이온주입공정을 거쳐 제1 도핑 농도로 형성되고, 제2 P0 확산영역(35)은 제2 P0 이온주입공정을 거쳐 제2 도핑 농도로 형성되며, 제3 P0 확산영역(27b)은 제1 및 제2 P0 이온주입공정을 거쳐 제1 도핑 농도와 제2 도핑 농도가 더해진 제3 도핑 농도로 형성된다.
보통, 제1 P0 이온주입공정시에 주입되는 P형 불순물 이온의 도핑 농도를 1이라 하면, 제2 P0 이온주입공정시에 주입되는 P형 불순물 이온의 도핑 농도는 4가 된다. 따라서, 전체 암전류 차단영역(37)의 도핑 농도는 제1 P0 확산영역(27a):제2 P0 확산영역(35):제3 P0 확산영역(27b)=1:4:5가 되므로, 제3 P0 확산영역(27b)이 가장 높은 도핑 농도를 갖고 형성되게 된다.
이를 통해, 제3 P0 확산영역(27b)이 형성되는 영역의 포텐셜을 증가시켜 필드 영역으로부터 유입되는 암전류를 미리 차단할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 필드 영역과 포토 다이오드가 접하는 영역에서의 암전류 차단영역 도핑 농도를 선택적으로 증가시킴으로써, 필드 영역과의 경계면에서 발생하는 암전류의 유입을 미리 차단할 수 있다. 이에 따라, 상대적으로 가장 낮은 도핑 농도를 갖는 영역의 암전류 차단영역을 통해 트랜스퍼 트랜지스터의 채널 영역으로 암전류가 흐르는 것을 방지할 수 있다.
또한, 기존에 채널 영역과 인접한 영역에 낮은 도핑 농도를 갖고 형성되는 암전류 차단영역의 도핑 농도를 증가시키지 않고도 기판 표면으로부터 유입되는 암전류 흐름을 억제함으로써, 트랜스퍼 트랜지스터의 동작 특성을 그대로 유지하여 포토 다이오드의 전하 전송효율을 증가시킬 수 있다.

Claims (21)

  1. 액티브 영역과 필드 영역으로 정의된 기판;
    상기 액티브 영역의 상기 기판 내에 형성된 제1 도전형의 포토 다이오드; 및
    상기 액티브 영역의 상부 표면에 형성되고, 상기 필드 영역으로부터 상기 포토 다이오드로 갈수록 낮은 도핑 농도를 갖는 제2 도전형의 암전류 차단영역
    을 포함하는 이미지 센서.
  2. 제 1 항에 있어서,
    상기 암전류 차단영역은 상기 포토 다이오드를 둘러싸도록 형성된 이미지 센서.
  3. 제 2 항에 있어서,
    상기 포토 다이오드에 축적된 전하를 운송하기 위하여 상기 포토 다이오드의 일측과 정렬되도록 상기 기판 상에 형성된 게이트 전극을 더 포함하는 이미지 센서.
  4. 제 3 항에 있어서,
    상기 암전류 차단영역은,
    상기 필드 영역과 상기 포토 다이오드가 접하는 영역에 형성된 제1 영역;
    상기 게이트 전극의 양측벽에 형성된 스페이서를 통해 노출되고, 상기 게이트 전극의 스페이서와 상기 제1 영역 사이의 상기 포토 다이오드의 상부면에 형성된 제2 영역; 및
    상기 게이트 전극의 스페이서 저부의 상기 포토 다이오드 상부면에 형성된 제3 영역
    을 포함하는 이미지 센서.
  5. 제 4 항에 있어서,
    상기 암전류 차단영역의 도핑 농도는 상기 제1 영역, 상기 제2 영역 및 상기 제3 영역 순으로 높은 이미지 센서.
  6. 제 5 항에 있어서,
    상기 암전류 차단영역은 상기 제1 영역:상기 제2 영역:상기 제3 영역=5:4:1의 도핑 농도를 갖는 이미지 센서.
  7. 제 6 항에 있어서,
    상기 제2 영역은 상기 제1 및 제3 영역의 상부로부터 낮게 형성된 이미지 센서.
  8. 제 7 항에 있어서,
    상기 제2 영역은 상기 제1 및 제3 영역의 상부로부터 200~500Å 낮게 형성된 이미지 센서.
  9. 액티브 영역과 필드 영역으로 정의된 기판을 제공하는 단계;
    상기 기판 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극의 일측과 정렬되도록 상기 액티브 영역의 상기 기판 내에 제1 도전형의 포토 다이오드를 형성하는 단계;
    제1 이온주입공정을 실시하여 상기 게이트 전극으로 노출되는 상기 액티브 영역에 제2 도전형의 제1 확산영역을 형성하는 단계;
    상기 제1 확산영역을 포함하는 전체 구조 상부의 단차를 다라 절연막을 증착하는 단계;
    상기 필드 영역과 상기 포토 다이오드가 접하는 제1 영역의 상기 절연막을 식각하여 상기 제1 영역에 형성된 상기 제1 확산영역을 노출시키는 단계;
    상기 절연막을 식각하여 상기 게이트 전극의 양측벽에 스페이서를 형성하되, 상기 제1 영역과 상기 스페이서 하부에 형성된 제2 영역의 제1 확산영역을 제외한 제3 영역의 상기 포토 다이오드 상부에 형성된 상기 제1 확산영역을 리세스시켜 제거하는 단계; 및
    제2 이온주입공정을 실시하여 상기 제2 영역을 제외하여 노출되는 상기 제1 영역 및 상기 제3 영역에 제2 도전형의 제2 확산영역을 형성하여 상기 제1 내지 제3 영역에서 서로 다른 도핑 농도를 갖는 암전류 차단영역을 형성하는 단계
    를 포함하는 이미지 센서 제조방법.
  10. 제 9 항에 있어서,
    상기 암전류 차단영역은 상기 포토다이오드를 둘러싸도록 형성하는 이미지 센서 제조방법.
  11. 제 10 항에 있어서,
    상기 암전류 차단영역은 상기 제1 영역, 상기 제3 영역 및 상기 제2 영역 순으로 높은 도핑 농도를 갖도록 형성하는 이미지 센서 제조방법.
  12. 제 11 항에 있어서,
    상기 제1 이온주입공정과 상기 제2 이온주입공정에 도핑되는 불순물 이온은 각각 1:4의 도핑 농도를 갖도록 하는 이미지 센서 제조방법.
  13. 제 12 항에 있어서,
    상기 암전류 차단영역은 상기 제1 영역:상기 제3 영역:상기 제2 영역 = 5:4:1의 도핑 농도를 갖도록 형성하는 이미지 센서 제조방법.
  14. 제 13 항에 있어서,
    상기 제3 영역은 상기 제1 및 제2 영역의 상부로부터 낮게 형성하는 이미지 센서 제조방법.
  15. 제 14 항에 있어서,
    상기 제3 영역은 상기 제1 및 제2 영역의 상부로부터 200~500Å 낮게 형성하는 이미지 센서 제조방법.
  16. 제 15 항에 있어서,
    상기 게이트 전극은 상기 포토 다이오드에 축적된 전하를 전송하기 위한 트랜스퍼 트랜지스터의 게이트 전극인 것을 특징으로 하는 이미지 센서 제조방법.
  17. 제 16 항에 있어서,
    상기 게이트 전극은 상기 포토 다이오드를 둘러싸도록 형성하는 이미지 센서 제조방법.
  18. 제 17 항에 있어서,
    상기 제1 영역의 상기 절연막을 식각하는 단계는,
    상기 절연막 상에 상기 제1 영역을 오픈시키는 구조의 제1 감광막 패턴을 형성하는 단계; 및
    상기 제1 감광막 패턴을 이용하여 상기 절연막을 식각하는 단계
    를 포함하는 이미지 센서 제조방법.
  19. 제 18 항에 있어서,
    상기 스페이서를 형성하고 상기 제1 확산영역을 리세스시키는 단계는,
    상기 제1 감광막 패턴시 사용된 마스크의 리버스 마스크를 사용하여 제2 감광막 패턴을 형성하는 단계; 및
    상기 제2 영역의 상기 제1 확산영역이 제거되도록 상기 제2 감광막 패턴을 이용한 에치백 공정을 실시하여 상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계
    를 포함하는 이미지 센서 제조방법.
  20. 제 9 항 내지 제 19 항 중 어느 하나의 항에 있어서,
    상기 포토 다이오드는 N형 불순물 이온으로 형성하는 이미지 센서 제조방법.
  21. 제 20 항에 있어서,
    상기 암전류 차단영역은 P형 불순물 이온으로 형성하는 이미지 센서 제조방법.
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