KR20130118103A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20130118103A
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layer
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epitaxial
semiconductor substrate
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현성우
이선길
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삼성전자주식회사
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Abstract

반도체 장치의 제조 방법이 제공된다. 반도체 장치의 제조 방법은, 반도체 기판에 프리 할로(pre-halo) 이온 주입을 수행하고, 반도체 기판 전면 상에 에피택셜 성장을 통해 제1 에피층을 형성하고, 제1 에피층 전면 상에 에피택셜 성장을 통해 제2 에피층을 형성하고, 제2 에피층에 트랜지스터를 형성하는 것을 포함하되, 제1 에피층은 상기 반도체 기판 내의 상기 프리 할로 이온이 상기 제2 에피층으로 확산되는 것을 방지한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
근래에 컴퓨터 등과 같은 정보 매체의 급속한 보급에 따라 반도체 메모리 등과 같은 반도체 장치의 기능도 비약적으로 발전하고 있다. 최근의 반도체 제품들의 경우, 경쟁력 확보를 위해 낮은 비용, 고품질을 위해 필수적으로 제품의 고집적화가 요구된다. 고집적화를 위해서는 트랜지스터 소자의 게이트 산화막 두께 및 채널 길이들을 얇고 짧게 하는 작업 등을 포함하는 스케일 다운이 수반되게 된다.
이처럼 반도체 소자가 점차 고집적화되어감에 따라 반도체 소자를 구현하는 트랜지스터간의 간격이 좁아지고 있으며, 이로 인해 트랜지스터의 게이트 영역의 폭 또한 점차 좁아지고 있다. 상기 게이트 영역의 임계수치(critical demension:CD)는 트랜지스터의 전기적 특성에 많은 영향을 미치게 되는데, 반도체 소자의 고집적화에 따라 게이트 영역의 폭이 좁아지게 되면 게이트 영역을 사이에 두고 형성되는 소오스 및 드레인 영역간의 간격 또한 좁아지게 된다. 이렇게 소오스 및 드레인 영역간의 간격이 좁아진다는 것은 전자(또는 정공)가 이동하는 유효채널의 길이가 짧아진다는 것을 의미하는데, 이처럼 유효채널의 길이가 짧아질 경우 문턱 전압이 낮아지는 소위, 단채널 효과(short channel effect)가 유발되는 문제점이 있다.
이러한 단채널 효과를 최소화시키기 위한 방법은 여러가지가 있을 수 있는데, 그 중 하나의 방법으로 할로 임플란트(Halo implant) 공정이 연구되고 있다.
한편, 반도체 소자가 점차 고집적화되어감에 따라, 게이트 영역의 임계수치(critical demension:CD)는 더욱 줄어들고, 할로 임플란트의 농도(dose)는 더욱 높아지고 있다. 이에 따라, 고농도의 할로 이온이 트랜지스터의 채널 영역으로 확산되어, 예를 들어, 트랜지스터의 문턱전압(Vth) 산포가 커지거나, 채널 내 캐리어의 이동도(mobility)가 감소하는 등의 트랜지스터의 성능 열화가 나타나고 있다.
본 발명이 해결하고자 하는 기술적 과제는 제품 신뢰성과 성능이 향상된 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는 제품 신뢰성과 성능이 향상된 반도체 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 반도체 기판에 프리 할로(pre-halo) 이온 주입을 수행하고, 반도체 기판 전면 상에 에피택셜 성장을 통해 제1 에피층을 형성하고, 제1 에피층 전면 상에 에피택셜 성장을 통해 제2 에피층을 형성하고, 제2 에피층에 트랜지스터를 형성하는 것을 포함하되, 제1 에피층은 상기 반도체 기판 내의 상기 프리 할로 이온이 상기 제2 에피층으로 확산되는 것을 방지한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법은, 반도체 기판에 프리 할로(pre-halo) 이온 주입을 수행하고, 반도체 기판 상에 에피택셜 성장을 통해 순차적으로 제1 및 제2 에피층을 형성하고, 제2 에피층 형성 후, 상기 제2 에피층 내에, 액티브 영역을 정의하는 소자 분리막을 형성하고, 액티브 영역에 트랜지스터를 형성하는 것을 포함하되, 제1 에피층은 반도체 기판 내의 프리 할로 이온이 액티브 영역으로 확산되는 것을 방지한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법은, 반도체 기판에, 웰(well), 채널(channel), 및 프리 할로(pre-halo) 이온 주입을 수행하고, 반도체 기판 상에 에피택셜 성장을 통해 순차적으로 제1 및 제2 에피층을 형성하고, 제2 에피층 내에 액티브 영역을 정의하는 소자 분리막을 형성하고, 액티브 영역 상에 더미 게이트 구조물을 형성하고, 더미 게이트 구조물의 양측에 제1 스페이서를 형성하고, 더미 게이트 구조물의 양측에 각각 에피택셜 성장을 통해 소오스 및 드레인을 형성하고, 제1 스페이서와 소오스 및 드레인 사이에 제2 스페이서를 형성하고, 제2 에피층 상에 더미 게이트 구조물의 상면을 노출시키는 층간 절연막을 형성하고, 노출된 더미 게이트 구조물을 메탈 게이트 구조물로 대체하는 것을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 할로 이온을 포함하는 반도체 기판, 반도체 기판 상에 순차적으로 형성된 제1 및 제2 에피층, 제1 폭을 갖는 제1 액티브 영역과, 제1 폭보다 큰 제2 폭을 갖는 제2 액티브 영역을 정의하고, 제2 에피층을 관통하여 형성된 소자 분리막, 제1 액티브 영역에 형성된 제1 트랜지스터, 및 제2 액티브 영역에 형성된 제2 트랜지스터를 포함하되, 제1 에피층은 반도체 기판 내의 할로 이온이 제1 및 제2 액티브 영역으로 확산되는 것을 방지하고, 제1 액티브 영역의 제2 에피층의 두께와 제2 액티브 영역의 제2 에피층의 두께는 서로 동일하다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 개념적인 레이아웃도이다.
도 2는 도 1의 A-A′ 및 B-B′선을 따라 절단한 단면도이다.
도 3 내지 도 7은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 8 및 도 9는 본 발명의 실시예들에 따른 반도체 장치의 효과를 설명하기 위한 도면들이다.
도 10은 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 장치의 개념적인 레이아웃도이다.
도 12는 도 11의 D-D′선을 따라 절단한 단면도이다.
도 13은 도 11의 E-E′선을 따라 절단한 단면도이다.
도 14 및 도 15는 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 개념적인 레이아웃도이다. 도 2는 도 1의 A-A′ 및 B-B′선을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 반도체 기판(100)은 제1 영역(I)과 제2 영역(II)을 포함할 수 있다. 여기서, 제1 영역(I)은 예를 들어, PMOS 트랜지스터(PMOS)가 형성되는 영역일 수 있고, 제2 영역(II)은 NMOS 트랜지스터(NMOS)가 형성되는 영역일 수 있다.
반도체 기판(100)의 제1 및 제2 영역(I, II)은, 각각 도시된 것과 같이 제1 방향(예를 들어, Y방향)으로 나란하게 연장되어 형성된 소자 분리막(400)과, 소자 분리막(400)에 의해 정의된 액티브 영역(AC1, AC2)을 포함할 수 있다.
구체적으로, 반도체 기판(100)의 제1 영역(I)은, 반도체 기판(100) 상에 형성된 제1 에피층(200), 제1 에피층(200) 상에 형성된 제2 에피층(300), 제2 에피층(300)을 관통함으로써 그 사이의 제2 에피층(300) 내에 제1 액티브 영역(AC1)을 정의하는 소자 분리막(400), 및 제1 액티브 영역(AC1)에 형성된 PMOS 트랜지스터(PMOS)를 포함할 수 있다. 그리고, 반도체 기판(100)의 제2 영역(II)은, 반도체 기판(100) 상에 형성된 제1 에피층(200), 제1 에피층(200) 상에 형성된 제2 에피층(300), 제2 에피층(300)을 관통함으로써 그 사이의 제2 에피층(300) 내에 제2 액티브 영역(AC2)을 정의하는 소자 분리막(400), 및 제2 액티브 영역(AC2)에 형성된 NMOS 트랜지스터(NMOS)를 포함할 수 있다.
본 실시예에서, 제1 에피층(200)은 반도체 기판(100)내에 주입된 프리-할로(pre halo)이온이 각각 제2 에피층(300) 내에 정의된 제1 및 제2 액티브 영역(AC1, AC2)으로 확산되는 것을 방지하는 역할을 할 수 있다. 구체적으로, 제1 영역(I)에 형성된 제1 에피층(200)은, PMOS 트랜지스터의 소오스 및 드레인(700)간 누설 전류(leakage current)를 막기위해 반도체 기판(100)에 주입된 N형 프리-할로 이온이, 제1 액티브 영역(AC1)으로 확산되는 것을 방지하는 역할을 할 수 있다. 또한, 제2 영역(II)에 형성된 제1 에피층(200)은, NMOS 트랜지스터의 소오스 및 드레인(710)간 누설 전류를 막기위해 반도체 기판(100)에 주입된 P형 프리-할로 이온이, 제2 액티브 영역(AC2)으로 확산되는 것을 방지하는 역할을 할 수 있다.
본 발명의 몇몇 실시예에서, 이러한 제1 에피층(200)은 예를 들어, Si을 포함하는 물질로 이루어질 수 있다. 구체적으로, 제1 에피층(200)은 예를 들어, SiC을 포함하는 물질로 이루어질 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 필요에 따라, 제1 에피층(200)을 이루는 물질은 얼마든지 변형될 수 있다.
제2 에피층(300)은, 그 내부에 각각 제1 및 제2 액티브 영역(AC1, AC2)이 정의되어, PMOS 트랜지스터와, NMOS 트랜지스터의 채널 영역으로 이용될 수 있다. 이러한 제2 에피층(300)의 두께는 도시된 것과 같이 제1 에피층(200)의 두께보다 크게 형성될 수 있으며, 예를 들어, Si을 포함하는 물질로 이루어질 수 있다. 구체적으로, 본 실시예에 따른 제2 에피층(300)은, 에피택셜 성장(epitaxial growth)을 통해 형성된 Si 에피층일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
소자 분리막(400)은, 제2 에피층(300)을 관통하여 형성될 수 있다. 이렇게 제2 에피층(300)을 관통하여 형성되는 소자 분리막(400)에 의해, 제2 에피층(300)내에 각각 액티브 영역(AC1, AC2)이 정의될 수 있다. 구체적으로, 제1 영역(I)에 형성된 제2 에피층(300)을 관통하는 소자 분리막(400)은, 제1 액티브 영역(AC1)을 정의하며, 제2 영역(II)에 형성된 제2 에피층(300)을 관통하는 소자 분리막(400)은 제2 액티브 영역(AC2)을 정의할 수 있다.
한편, 본 실시예에서, 소자 분리막(400)의 상면은 도시된 것과 같이 제2 에피층(300)의 상면과 동일한 높이로 형성될 수 있다. 다시 말해, 소자 분리막(400)의 상면은, 제1 및 제2 액티브 영역(AC1, AC2)의 상면과 동일한 높이로 형성될 수 있다. 본 실시예에서, 이처럼 소자 분리막(400)의 상면과 제2 에피층(300)의 상면이 동일한 높이로 형성되는 것은, 제2 에피층(300)이 형성된 후 소자 분리막(400)이 제2 에피층(300)을 관통하도록 형성되기 때문일 수 있다. 이에 관한 보다 구체적인 설명은 후술하도록 한다.
PMOS 트랜지스터(PMOS)는, 메탈 게이트 구조물(900)과, 메탈 게이트 구조물(900)의 양측에 순차적으로 형성된 제1 및 제2 스페이서(600, 610)와, 제2 스페이서(610) 외측에 형성된 소오스 및 드레인(700) 및 LDD(Lightly Doped Drain) 영역(310)을 포함할 수 있다.
먼저, 메탈 게이트 구조물(900)은 게이트 절연막(910)과, 메탈 게이트(920)를 포함할 수 있다.
본 실시예에서, 게이트 절연막(910)은 고유전율(high-K)을 갖는 물질로 이루어질 수 있다. 구체적으로, 게이트 절연막(910)은 고유전율을 갖는 예를 들어, 메탈 산화막일 수 있다. 더욱 구체적으로, 게이트 절연막(910)은 예를 들어, HfO2, Al2O3, ZrO2, TaO2 등의 물질로 이루어진 메탈 산화막일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메탈 게이트(920)는, 예를 들어, 메탈로 이루어진 단일막, 메탈 질화막으로 이루어진 단일막, 메탈과 메탈 질화막으로 이루어진 다중막, 또는 이들의 조합으로 이루어질 수 있다. 그리고 비록 상세히 구분하여 도시하지는 않았으나, 메탈 게이트(920)는 PMOS 트랜지스터(PMOS)의 워크 펑션(work function)을 향상시키기 위한 워크 펑션 메탈(미도시)을 추가적으로 포함할 수 있다.
제1 스페이서(600)는, 도시된 것과 같이 메탈 게이트 구조물(900)의 측벽에 인접하여 형성될 수 있다. 비록, 도면에서는 제1 스페이서(600)가 메탈 게이트 구조물(900)의 측벽을 따라 기둥형상으로 형성된 것이 도시되어 있으나, 필요에 따라 제1 스페이서(600)의 형상은 L자형 등으로 얼마든지 변형될 수 있다.
제2 스페이서(610)는, 제1 스페이서(600)와 소오스 및 드레인(700) 사이에 형성될 수 있다. 구체적으로, 제2 스페이서(610)는 제1 스페이서(600)와 소오스 및 드레인(700) 사이에 형성된 윙 스페이서(wing spacer)일 수 있다. 하지만, 제2 스페이서(610)의 형태가 도시된 것에 제한되는 것은 아니며, 필요에 따라, 제2 스페이서(610)는 생략될 수도 있고, 제1 스페이서(600)와 일체로 형성될 수도 있다.
PMOS 트랜지스터(PMOS)의 소오스 및 드레인(700)은 예를 들어, 에피택셜 성장을 통해 형성된 에피층일 수 있다. 구체적으로, PMOS 트랜지스터(PMOS)의 소오스 및 드레인(700)은, 예를 들어, 제2 에피층(300) 내에 에피택셜 성장을 통해 형성된 SiGe 에피층일 수 있다. 한편, 이러한 소오스 및 드레인(700)은 LDD 영역(310)을 관통하는 형상으로 형성될 수 있다.
NMOS 트랜지스터(NMOS)는, 메탈 게이트 구조물(901)과, 메탈 게이트 구조물(901)의 양측에 순차적으로 형성된 제1 및 제2 스페이서(600, 610)와, 제2 스페이서(610) 외측에 형성된 소오스 및 드레인(710) 및 LDD 영역(310)을 포함할 수 있다.
메탈 게이트 구조물(901)은, 고유전율(high-K)을 갖는 물질로 이루어진 게이트 절연막(910)과, 메탈 게이트(930)를 포함할 수 있다. 여기서, 메탈 게이트(930)는, 예를 들어, 메탈로 이루어진 단일막, 메탈 질화막으로 이루어진 단일막, 메탈과 메탈 질화막으로 이루어진 다중막, 또는 이들의 조합으로 이루어질 수 있으며, PMOS 트랜지스터(PMOS)의 메탈 게이트(920)와 서로 다른 물질 및 구조로 형성될 수 있다. 또한, 구분하여 도시하지는 않았으나, 메탈 게이트(930)는 NMOS 트랜지스터(NMOS)의 워크 펑션을 향상시키기 위한 워크 펑션 메탈(미도시)을 추가적으로 포함할 수 있다.
NMOS 트랜지스터(NMOS)의 소오스 및 드레인(710)은, 예를 들어, 에피택셜 성장을 통해 형성된 에피층일 수 있다. 구체적으로, NMOS 트랜지스터(NMOS)의 소오스 및 드레인(710)은, 예를 들어, 제2 에피층(300) 상에 에피택셜 성장을 통해 형성된 Si 에피층일 수 있다. 이러한 NMOS 트랜지스터(NMOS)의 소오스 및 드레인(710)은 LDD 영역(310) 상에 형성될 수 있다.
제1 및 제2 스페이서(600, 610)는 앞서 설명한 PMOS 트랜지스터(PMOS)에 포함된 제1 및 제2 스페이서(600, 610)와 실질적으로 동일할 수 있는바, 중복된 설명은 생략하도록 한다.
이하, 도 2 내지 도 7을 참조하여, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에 대해 설명하도록 한다.
도 3 내지 도 7은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
먼저, 도 3을 참조하면, 제1 영역(이하의 도면에서는 그 단면인 A-A′로 표현됨)과 제2 영역(이하의 도면에서는 그 단면인 B-B′로 표현됨)을 포함하는 반도체 기판(100)에 이온 주입을 수행한다. 여기서, 수행되는 이온 주입으로는, 웰 이온 주입(well IIP), 채널 이온 주입(channel IIP), 및 프리-할로 이온 주입(pre-halo IIP) 등을 들 수 있다.
본 실시예에서, PMOS 트랜지스터가 형성될 제1 영역(A-A′)에 대한 프리-할로 이온 주입에 이용되는 불순물은 예를 들어, N형 불순물일 수 있다. 그리고, NMOS 트랜지스터가 형성될 제2 영역(B-B′)에 대한 프리-할로 이온 주입에 이용되는 불순물은 예를 들어, P형 불순물일 수 있다. 구체적으로, PMOS 트랜지스터가 형성될 제1 영역(A-A′)에는 예를 들어, P(phosphorus) 또는 As(arsenic) 등이 프리-할로 이온으로 사용되어 주입될 수 있고, NMOS 트랜지스터가 형성될 제2 영역(B-B′)에는 예를 들어, B(boron)이 프리-할로 이온으로 사용되어 주입될 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 이러한 이온 주입 공정이 완료되면, 선택적으로(optionally), 주입된 이온을 반도체 기판(100) 내에 확산 시키기 위해 반도체 기판(100)을 열처리를 수행한다.
다음 도 4를 참조하면, 반도체 기판(100)의 전면 상에 제1 에피층(200)을 에피택셜 성장을 통해 형성한다. 이 때, 제1 에피층(200)은 반도체 기판()의 제1 영역(A-A′)과 제2 영역(B-B′) 전면에 걸쳐 균일하게 형성될 수 있다.
본 실시예에서, 이러한 제1 에피층(200)은 반도체 기판(100)에 주입된 프리 할로 이온이 제1 에피층(200) 상부로 확산되는 것을 방지하는 차단막 역할을 할 수 있다. 이에 관해서는 후술하도록 한다.
본 실시예에 따른, 제1 에피층(200)은 예를 들어, Si를 포함할 수 있다. 구체적으로, 제1 에피층(200)은 예를 들어, SiC을 포함할 수 있다. 더욱 구체적으로, 제1 에피층(200)은 반도체 기판(100)의 전면 상에 SiC을 에피택셜 성장시킴으로써 형성된 SiC 에피층(epitaxial layer) 일수 있다. 즉, 본 실시예에 따른 제1 에피층(200)은, 선택 에피택셜 성장(selective epitaxial growth)을 통해 반도체 기판(100) 상에 형성되는 것이 아니라, 반도체 기판(100) 전면 상에 에피택셜 성장 공정을 수행함으로써 형성된다.
이어서, 제1 에피층(200)의 전면 상에 제2 에피층(300)을 에피택셜 성장을 통해 형성한다. 이 때, 제2 에피층(300)은 예를 들어, Si를 포함할 수 있다. 구체적으로, 제2 에피층(300)은 제1 에피층(200)의 전면 상에 Si를 에피택셜 성장시킴으로써 형성된 Si 에피층일 수 있다.
다음 도 5를 참조하면, 제2 에피층(300)을 관통하는 소자 분리막(400)을 형성한다. 이렇게 형성된 소자 분리막(400)에 의해, 제2 에피층(300) 내에 각각 액티브 영역(도 1의 AC1, AC2)이 정의될 수 있다.
본 발명의 몇몇 실시예에서, 소자 분리막(400)은 예를 들어, 실리콘 산화막 등으로 이루어진 STI(Shallow Trench Isolation)일 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 또한 본 발명의 몇몇 실시예에서, 소자 분리막(400)은 도시된 것과 같이 제1 에피층(200)을 관통하도록 형성될 수 있다. 즉, 소자 분리막(400)의 하면은 제1 에피층(200)의 하면보다 낮게 형성될 수 있다. 또한, 소자 분리막(400)은 도시된 것과 같이 반도체 기판(100)의 일부를 관통하도록 추가적으로 연장되어 형성될 수 있다.
도 5의 C영역을 참조하면, 제2 에피층(300)의 상면과 소자 분리막(400)의 상면은 동일 높이로 형성될 수 있다. 이렇게 제2 에피층(300)의 상면과 소자 분리막(400)의 상면이 동일 높이로 형성되는 것은, 본 실시예에서, 소자 분리막(400)이 제2 에피층(300)이 형성된 후, 제2 에피층(300)을 관통하도록 형성되기 때문이다. 만약, 본 실시예와 달리, 소자 분리막(400)을 먼저 형성한 후, 제1 및 제2 에피층(200, 300)을 소자 분리막(400) 사이에 형성한다면, 제1 및 제2 에피층(200, 300)이 선택 에피택셜 성장을 통해 형성되어야 한다. 따라서, 이 경우에는 본 실시예와 같이 제2 에피층(300)의 상면이 소자 분리막(400)의 상면과 동일 높이로 형성되기 어렵다. 하지만, 본 실시예에서는, 소자 분리막(400)을 제2 에피층(300)이 형성된 후, 제2 에피층(300)을 관통하도록 형성함으로써, 제2 에피층(300)의 상면과 소자 분리막(400)의 상면을 동일 높이로 형성할 수 있다.
다음 도 6을 참조하면, 제2 에피층(300)의 액티브 영역 상에 더미 게이트 구조물(500)을 각각 형성한다. 구체적으로, 제2 에피층(300)의 액티브 영역 상에, 버퍼 산화막(미도시), 폴리 게이트 도전막(미도시), 및 캐핑(capping)막(미도시)을 형성하고, 이들을 패터닝(patterning)함으로써 버퍼 산화막 패턴(510), 폴리 게이트 패턴(520), 및 캐핑막 패턴(530)을 포함하는 더미 게이트 구조물(500)을 형성할 수 있다.
이어서, 더미 게이트 구조물(500)을 마스크로, 제2 에피층(300)의 액티브 영역에 불순물을 주입함으로써, LDD 영역(310)을 형성한다. 이 때, 비록 도시하지는 않았으나, 필요에 따라 더미 게이트 구조물(500)의 양측에 스페이서(미도시)를 추가적으로 더 형성할 수 있다. 이 경우, LDD 영역(310)은 더미 게이트 구조물(500)과 스페이서(미도시)를 마스크로 제2 에피층(300)의 액티브 영역에 불순물이 주입되어 형성될 수 있다.
본 실시예에서는, 앞서 제1 에피층(200)을 형성하기 전에, 반도체 기판(100)에 프리-할로 이온 주입 공정을 수행하였으므로, 여기서, 별도의 할로 이온 주입 공정을 수행하지 않는다.
다음 도 7을 참조하면, 더미 게이트 구조물(500) 양측에 제1 스페이서(600)를 형성한다. 이 때, 제1 스페이서(600)는 도시된 것과 같이 기둥 형상으로 형성될 수도 있으나, 앞서 설명한 것과 같이 필요에 따라 L자형 등으로 변형될 수도 있다.
이어서, 반도체 기판(100)의 제1 영역(A-A′)에 형성된 제1 스페이서(600) 외측의 반도체 기판(100), 제1 및 제2 에피층(200, 300)을 리세스하여 트렌치를 형성한다. 그리고, 트렌치 내에 예를 들어, SiGe을 에피택셜 성장시킴으로써 PMOS 트랜지스터의 소오스 및 드레인(700)을 형성한다. 그리고, 반도체 기판(100)의 제2 영역(B-B′)에 형성된 제1 스페이서(600) 외측의 제2 에피층(300) 상에, 예를 들어, Si을 에피택셜 성장시킴으로써 NMOS 트랜지스터의 소오스 및 드레인(710)을 형성한다.
다음, 이렇게 형성된 소오스 및 드레인(700, 710)과 제1 스페이서(600) 사이에 제2 스페이서(610)를 형성한다. 이 때, 제2 스페이서(610)는 예를 들어, 도시된 것과 같이 윙 스페이서 형상일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
이렇게 제2 스페이서(610)가 형성되면, 더미 게이트 구조물(500), 제1 및 제2 스페이서(600, 610)를 마스크로, 소오스 및 드레인(700, 710)에 각각 불순물을 주입하는 이온 주입 공정을 수행할 수 있다. 그리고 필요에 따라, 주입된 불순물을 확산시키기 위한 열처리 공정이 이어서 수행될 수 있다.
다음 도 2를 참조하면, 제2 에피층(300) 상에 더미 게이트 구조물(도 7의 500)의 상면을 노출시키는 층간 절연막(800)을 형성한다. 그리고, 노출된 더미 게이트 구조물(도 7의 500)을 메탈 게이트 구조물(900, 901)로 대체(gate replacement)한다. 여기서 각 메탈 게이트 구조물(900, 901)은 게이트 절연막(910)과, 메탈 게이트(920, 930)를 포함할 수 있으며, 이러한 메탈 게이트 구조물(900, 901)에 대한 상세 구성은 앞서 충분히 설명한 바, 여기서는 중복된 설명을 생략하도록 한다.
이하, 도 8 및 도 9를 참조하여, 본 발명의 실시예들에 따른 반도체 장치의 효과를 설명하도록 한다.
도 8 및 도 9는 본 발명의 실시예들에 따른 반도체 장치의 효과를 설명하기 위한 도면들이다.
먼저 도 8을 참조하면, 도 8은 본 발명의 실시예들과 같이 SiC로 이루어진 제1 에피층(200)과 Si로 이루어진 제2 에피층(300)을 모두 포함하는 반도체 장치의, 제2 에피층(300)의 상면으로부터 측정한 깊이에 따른 Si(silicon), B(boron), C(carbon)의 농도 분포를 나타낸 그래프이다. 여기서, B는 프리-할로 이온으로 사용된 불순물이다.
도 8을 참조하면, 약 40nm 깊이에서 C의 농도가 최대가 되므로, 약 40nm 부근에 SiC로 이루어진 제1 에피층(200)이 형성되어 있음을 알 수 있다. 한편, 여기서 B의 농도는 약 40nm 깊이에서 표면으로 갈수록 급격하게 감소됨을 알 수 있다. 즉, 트랜지스터의 채널 영역에는 프리-할로 이온으로 이용되는 B이 거의 없음을 확인할 수 있다.
이처럼, 트랜지스터의 채널 영역에 B이 거의 없는 것은 약 40nm 부근에 형성된 SiC로 이루어진 제1 에피층(200)이, 프리-할로 이온으로 사용된 B이 그 상부 영역(예를 들어, 트랜지스터의 채널 영역)으로 확산되는 것을 방지하기 때문인 것으로 이해할 수 있다.
즉, 본 발명의 실시예들에 따른 반도체 장치는, 프리-할로 이온으로 이용되는 B에 의해 트랜지스터의 문턱전압(Vth) 산포가 나빠지거나, 채널 내 캐리어의 이동도(mobility)가 감소하지 않아, 반도체 장치의 신뢰성과 성능이 향상될 수 있음을 알 수 있다.
한편 도 9를 참조하면, 도 9는 본 발명의 실시예들과 달리, SiC로 이루어진 제1 에피층(200)을 포함하지 않고, Si로 이루어진 제2 에피층(300)만을 포함하는 반도체 장치의, 제2 에피층(300)의 상면으로부터 측정한 깊이에 따른 Si(silicon), B(boron), C(carbon)의 농도 분포를 나타낸 그래프이다.
도 9를 참조하면, C의 농도는 표면에서부터 지속적으로 감소하므로, SiC로 이루어진 제1 에피층(200)이 형성되어 있지 않음을 알 수 있다. 그리고, 이 때 B은 약 10 내지 40nm 깊이에 고농도로 확산되어 존재함을 알 수 있다. 즉, 이렇게 SiC로 이루어진 제1 에피층(200)이 형성되어 있지 않은 반도체 장치는, 트랜지스터의 채널 영역에 광범위하게 B이 확산되어 존재하게 된다. 따라서, 본 발명의 실시예들과 달리, SiC로 이루어진 제1 에피층(200)을 포함하지 않는 반도체 장치는 할로 이온으로 사용되는 B에 의해 트랜지스터의 문턱전압(Vth) 산포가 나빠지고, 채널 내 캐리어의 이동도(mobility)가 감소할 수 있다.
다음 도 10을 참조하여, 본 발명의 다른 실시예에 따른 반도체 장치에 대해 설명하도록 한다.
도 10은 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 이하에서는, 앞서 설명한 실시예들과 중복된 설명은 생략하도록 하고, 그 차이점을 위주로 설명하도록 한다.
도 10을 참조하면, 본 실시예에 따른 반도체 장치의 제1 액티브 영역과 제2 액티브 영역은 서로 다른 폭(W1, W2)을 가질 수 있다. 구체적으로, 제1 액티브 영역은 제1 폭(W1)을 갖고, 제2 액티브 영역은 제1 폭(W1)보다 큰 제2 폭(W2)을 가질 수 있다.
제1 및 제2 액티브 영역 하부에는 반도체 기판(100)에 포함된 할로 이온(예를 들어, B(boron))이 제1 및 제2 액티브 영역으로 확산되는 것을 방지하는 예를 들어, SiC로 이루어진 제1 에피층(200)이 형성될 수 있다. 그리고, 제1 액티브 영역에는 제1 트랜지스터(예를 들어, PMOS 트랜지스터) 가 형성될 수 있고, 제2 액티브 영역에는 제2 트랜지스터(예를 들어, NMOS 트랜지스터)가 형성될 수 있다.
본 실시예에서, 그 내부에 제1 액티브 영역이 정의된 제2 에피층(300)의 두께(T1)와, 제2 액티브 영역이 정의된 제2 에피층(300)의 두께(T2)는 서로 동일할 수 있다. 다시 말해, 본 실시예에서는, 제1 액티브 영역과 제2 액티브 영역의 폭(W1, W2)이 서로 다르나, 그 두께(T1, T2)는 서로 동일할 수 있다.
이와 같이, 액티브 영역의 폭(W1, W2)이 서로 다르나, 그 두께(T1, T2)가 서로 동일할 수 있는 것은, 본 실시예에 따른 제2 에피층(300)이 앞서 설명한 것과 같이 선택 에피택셜 성장되지 않고, 제1 에피층(200) 전면에 걸쳐 에피택셜 성장되었기 때문이다. 다시 말해, 본 실시예에 따른 제2 에피층(300)은, 선택 에피택셜 성장되지 않았기 때문에, 로딩 효과(loading effect)가 없다. 따라서, 제2 에피층(300)이 형성될 영역의 폭(W1, W2)에 상관 없이 동일 두께(T1, T2)로 형성이 가능하다.
한편, 도면에서는 제1 폭(W1)을 갖는 제1 액티브 영역에 PMOS 트랜지스터가 형성되고, 제2 폭(W2)를 갖는 제2 액티브 영역에 NMOS 트랜지스터가 형성된 것이 도시되어 있으나, 본 발명이 도시된 형상에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 제1 폭(W1)을 갖는 제1 액티브 영역과 제2 폭(W2)을 갖는 제2 액티브 영역에는 모두 NMOS 트랜지스터가 형성될 수도 있고, 모두 PMOS 트랜지스터가 형성될 수도 있다.
다음 도 11 내지 도 13을 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 장치에 대해 설명하도록 한다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 장치의 개념적인 레이아웃도이다. 도 12는 도 11의 D-D′선을 따라 절단한 단면도이다. 도 13은 도 11의 E-E′선을 따라 절단한 단면도이다. 이하에서도, 앞서 설명한 실시예들과 중복된 설명은 최대한 생략하도록 하고, 그 차이점을 위주로 설명하도록 한다.
도 11 내지 도 13을 참조하면, 반도체 장치는, 제1 방향(예를 들어, Y방향)으로 나란하게 연장되어 형성된 소자 분리막(400)과, 소자 분리막(400)에 의해 정의된 액티브 영역(AC)과, 액티브 영역(AC)과 교차되어 제2 방향(예를 들어, X방향)으로 나란하게 연장되어 형성된 메탈 게이트 구조물(901)을 포함할 수 있다.
본 실시예에서, 액티브 영역(AC)의 상면, 즉 제2 에피층(300)의 상면은 소자 분리막(400)의 상면보다 높게 형성될 수 있다. 즉, 본 실시예에서, 제2 에피층(300) 내에 정의된 액티브 영역(AC)은, 반도체 기판(100)으로부터 돌출된 핀(fin) 형상으로 형성될 수 있다. 그리고, 이 때, 메탈 게이트 구조물(901)은 도시된 것과 같이 소자 분리막(400)의 상면, 액티브 영역이 정의된 제2 에피층(300)의 측면, 및 제2 에피층(300)의 상면을 따라 컨포말(conformal)하게 형성될 수 있다.
본 실시예에서, 돌출된 제2 에피층(300)의 높이(즉, 핀의 높이)는 제2 에피층(300)의 양측에 형성된 소자 분리막(400)의 높이를 조절함으로써 조절될 수 있다. 이러한 반도체 장치를 제조하는 것은, 본 기술분야의 통상의 지식을 가진자라면 앞서 설명한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법으로부터 용이하게 유추 가능한 바, 여기서는 자세한 설명을 생략하도록 한다.
한편, 제2 에피층(300) 내에 정의된 각 액티브 영역(AC)에는 예를 들어, 도시된 것과 같이 NMOS 트랜지스터가 형성될 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 필요에 따라, 제2 에피층(300) 내에 정의된 각 액티브 영역(AC)에는 도시된 것과 달리 PMOS 트랜지스터가 형성될 수도 있다. 또한, 본 발명의 몇몇 실시예에서, 일부 액티브 영역(AC)에는 NMOS 트랜지스터가 형성되고, 일부 액티브 영역(AC)에는 PMOS 트랜지스터가 형성될 수도 있다.
다음 도 14 및 도 15를 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 장치에 대해 설명하도록 한다.
도 14 및 도 15는 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다. 이하에서도, 앞서 설명한 실시예들과 중복된 설명은 생략하도록 하고, 그 차이점을 위주로 설명하도록 한다.
도 14 및 도 15를 참조하면, 본 실시예에 따른 제1 에피층(200)은 소자 분리막(400)보다 낮게 형성될 수 있다. 구체적으로, 제1 에피층(200)의 상면은 소자 분리막(400)의 하면보다 더 낮게 형성될 수 있다.
본 실시예에 따른 반도체 장치의 이러한 제1 에피층(200)과 소자 분리막(400)은, 제1 에피층(200) 상에 제2 에피층(300)을 충분히 높게 형성한 후, 제2 에피층(300) 내에 제1 에피층(200)을 관통하지 않을 정도의 깊이로 소자 분리막(400)을 형성하는 것을 통해 제조할 수 있다.
이처럼, 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에서는, 제2 에피층(300)과 소자 분리막(400)의 높이를 필요에 따라 조절함으로써, 소자 분리막(400)과 제1 에피층(200)의 위치를 비교적 용이하게 조절할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 반도체 기판 200: 제1 에피층
300: 제2 에피층 400: 소자 분리막
600, 610: 스페이서 700, 710: 소오스 및 드레인
900, 901: 메탈 게이트 구조물

Claims (10)

  1. 반도체 기판에 프리 할로(pre-halo) 이온 주입을 수행하고,
    상기 반도체 기판 전면 상에 에피택셜 성장을 통해 제1 에피층을 형성하고,
    상기 제1 에피층 전면 상에 에피택셜 성장을 통해 제2 에피층을 형성하고,
    상기 제2 에피층에 트랜지스터를 형성하는 것을 포함하되,
    상기 제1 에피층은 상기 반도체 기판 내의 상기 프리 할로 이온이 상기 제2 에피층으로 확산되는 것을 방지하는 반도체 장치의 제조 방법.
  2. 제 1항에 있어서,
    상기 액티브 영역 상에 트랜지스터를 형성하는 것은,
    상기 액티브 영역 상에 더미 게이트 구조물을 형성하고,
    상기 더미 게이트 구조물의 양측에 각각 에피택셜 성장을 통해 소오스 및 드레인을 형성하고,
    상기 제2 에피층 상에 상기 더미 게이트 구조물의 상면을 노출시키는 층간 절연막을 형성하고,
    상기 노출된 더미 게이트 구조물을 메탈 게이트 구조물로 대체하는 것을 포함하는 반도체 장치의 제조 방법.
  3. 제 2항에 있어서,
    상기 프리 할로 이온 주입은 상기 제1 에피층 형성 전에 수행되는 반도체 장치의 제조 방법.
  4. 제 1항에 있어서,
    상기 제2 에피층을 관통하는 소자 분리막을 형성하는 것을 더 포함하되,
    상기 제2 에피층의 상면과 상기 소자 분리막의 상면은 동일 높이로 형성되는 반도체 장치의 제조 방법.
  5. 반도체 기판에 프리 할로(pre-halo) 이온 주입을 수행하고,
    상기 반도체 기판 상에 에피택셜 성장을 통해 순차적으로 제1 및 제2 에피층을 형성하고,
    상기 제2 에피층 형성 후, 상기 제2 에피층 내에, 액티브 영역을 정의하는 소자 분리막을 형성하고,
    상기 액티브 영역에 트랜지스터를 형성하는 것을 포함하되,
    상기 제1 에피층은 상기 반도체 기판 내의 상기 프리 할로 이온이 상기 액티브 영역으로 확산되는 것을 방지하는 반도체 장치의 제조 방법.
  6. 제 5항에 있어서,
    상기 소자 분리막의 하면은 상기 제1 에피층의 상면보다 높게 형성되는 반도체 장치의 제조 방법.
  7. 제 5항에 있어서,
    상기 액티브 영역의 상면은 상기 소자 분리막의 상면보다 높게 형성되는 반도체 장치의 제조 방법.
  8. 제 7항에 있어서,
    상기 트랜지스터는 메탈 게이트 구조물을 포함하고,
    상기 메탈 게이트 구조물은 상기 소자 분리막의 상면, 상기 액티브 영역의 측면, 및 상기 액티브 영역의 상면을 따라 컨포말(conformal)하게 형성되는 반도체 장치의 제조 방법.
  9. 반도체 기판에, 웰(well), 채널(channel), 및 프리 할로(pre-halo) 이온 주입을 수행하고,
    상기 반도체 기판 상에 에피택셜 성장을 통해 순차적으로 제1 및 제2 에피층을 형성하고,
    상기 제2 에피층 내에 액티브 영역을 정의하는 소자 분리막을 형성하고,
    상기 액티브 영역 상에 더미 게이트 구조물을 형성하고,
    상기 더미 게이트 구조물의 양측에 제1 스페이서를 형성하고,
    상기 더미 게이트 구조물의 양측에 각각 에피택셜 성장을 통해 소오스 및 드레인을 형성하고,
    상기 제1 스페이서와 상기 소오스 및 드레인 사이에 제2 스페이서를 형성하고,
    상기 제2 에피층 상에 상기 더미 게이트 구조물의 상면을 노출시키는 층간 절연막을 형성하고,
    상기 노출된 더미 게이트 구조물을 메탈 게이트 구조물로 대체하는 것을 포함하는 반도체 장치의 제조 방법.
  10. 할로 이온을 포함하는 반도체 기판;
    상기 반도체 기판 상에 순차적으로 형성된 제1 및 제2 에피층;
    제1 폭을 갖는 제1 액티브 영역과, 상기 제1 폭보다 큰 제2 폭을 갖는 제2 액티브 영역을 정의하고, 상기 제2 에피층을 관통하여 형성된 소자 분리막;
    상기 제1 액티브 영역에 형성된 제1 트랜지스터; 및
    상기 제2 액티브 영역에 형성된 제2 트랜지스터를 포함하되,
    상기 제1 에피층은 상기 반도체 기판 내의 상기 할로 이온이 상기 제1 및 제2 액티브 영역으로 확산되는 것을 방지하고,
    상기 제1 액티브 영역의 상기 제2 에피층의 두께와 상기 제2 액티브 영역의 상기 제2 에피층의 두께는 서로 동일한 반도체 장치.
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