KR20010087474A - 반도체 소자의 얇은 접합 형성 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 52
- 238000000034 method Methods 0.000 title claims abstract description 20
- 229910052796 boron Inorganic materials 0.000 claims abstract description 44
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims abstract description 38
- 229910052799 carbon Inorganic materials 0.000 claims abstract description 30
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical group [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 238000009792 diffusion process Methods 0.000 claims abstract description 18
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 16
- 125000006850 spacer group Chemical group 0.000 claims abstract description 10
- 238000005468 ion implantation Methods 0.000 claims description 34
- 238000002955 isolation Methods 0.000 claims description 15
- 238000010438 heat treatment Methods 0.000 claims description 14
- 238000011084 recovery Methods 0.000 claims description 4
- 230000003213 activating effect Effects 0.000 claims description 3
- -1 boron ions Chemical class 0.000 abstract description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 3
- 229920005591 polysilicon Polymers 0.000 abstract description 3
- 238000000151 deposition Methods 0.000 abstract description 2
- 238000005530 etching Methods 0.000 abstract description 2
- 238000000059 patterning Methods 0.000 abstract 1
- 150000002500 ions Chemical class 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000001052 transient effect Effects 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 3
- 230000000149 penetrating effect Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000035515 penetration Effects 0.000 description 2
- KPSZQYZCNSCYGG-UHFFFAOYSA-N [B].[B] Chemical compound [B].[B] KPSZQYZCNSCYGG-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
- H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
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- High Energy & Nuclear Physics (AREA)
- Ceramic Engineering (AREA)
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- Manufacturing & Machinery (AREA)
- Health & Medical Sciences (AREA)
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Abstract
본 발명은 탄소를 이온 주입하여 피모스(PMOS) 트랜지스터의 드레인/소스 영역을 형성하는 보론의 확산을 방지할 수 있는 반도체 소자의 얇은 접합 형성 방법에 관한 것이다.
본 발명의 반도체 소자의 얇은 접합 형성 방법은 소자분리막(12), 게이트(14), 절연막 스페이서(15) 및 보론(Boron) 이온 주입에 의하여 드레인/소스 영역(16)이 형성된 반도체 기판(11) 전면에 탄소(Carbon:C)를 이온 주입하여 드레인/소스 영역(16)의 형성을 위해 이온 주입된 보론(Boron)의 게이트 산화막 침투를 방지하는 탄소 이온 주입 단계 및 탄소(C) 이온 주입 단계 후 반도체 기판(11)을 가열하여 공정 온도에 도달하면 즉시 온도를 낮추어 드레인/소스 영역(16)의 형성을 위한 보론(Boron) 이온 주입에 의한 반도체 기판(11)의 격자 손상에 따른 손상 회복과 이온 주입된 보론(Boron)을 전기적으로 활성화시키고 보론(Boron)의 과도한 측면을 저지시키는 스파이크 열처리(Spike Annealing) 단계로 구성된다.
본 발명은 보론이 게이트 산화막으로 침투하는 것을 방지할 수 있고, 보론 이온이 채널 영역 쪽으로 확산되는 순간 강화 확산 현상(Transient Enhanced Diffusion)을 방지하여 반도체 소자의 전기적 특성을 향상시키고, 트랜지스터의 오동작을 방지할 수 있다.
Description
본 발명은 반도체 소자의 얇은 접합 형성 방법에 관한 것으로, 특히 탄소를 이온 주입하여 피모스(PMOS) 트랜지스터의 드레인/소스 영역을 형성하는 보론(Boron)의 확산을 방지할 수 있는 반도체 소자의 얇은 접합 형성 방법에 관한 것이다.
미크론 이하(Sub-micron)의 반도체 소자에 의해 반도체 소자의 집적도는 증가하며, 이를 위해 트랜지스터의 채널 길이(Channel Length)는 점점 짧아지고, 게이트 산화막의 두께는 얇아지고 있다.
채널 길이가 짧아짐에 따라 모스 트랜지스터의 드레인/소스 영역은 얇은 접합(Shallow Junction)으로 형성되어야 한다.
도 1a 내지 도 1c는 종래의 반도체 소자의 얇은 접합 형성 방법을 도시한 단면도 이다.
도 1a에 도시된 바와 같이 반도체 기판(1)의 소자 분리 영역에 소자분리막(2)을 형성하고, 노출된 반도체 기판(1) 상부에 게이트 산화막(3)을 형성하고, 게이트 산화막(3)의 상부에 폴리실리콘층을 증착한 후 식각하여 게이트(4)를 형성하고, 게이트(4)의 측면에 질화막으로 구성된 절연막 스페이서(5)를 형성한다. 소자분리막(2), 게이트 산화막(3), 게이트(4) 및 절연막 스페이서(5)가 형성된 반도체 기판(1) 상부에 감광막을 도포하고, 감광막을 노광 현상하여 앤모스(NMOS) 트랜지스터가 형성될 영역과 소자분리막(2) 상부에만 감광막(PR)이 있도록 감광막을 패터닝한다. 감광막(PR) 패턴을 마스크로 반도체 기판(1) 전면에 보론(Boron)(B)을 이온 주입한다.
도 1b에 도시된 바와 같이 보론(Boron)의 이온 주입에 의해 소자분리막(2)과 게이트(4) 사이의 반도체 기판(1)에 얇은 접합을 갖는 드레인/소스 영역(6)이 형성된다. 드레인/소스 영역(6) 형성 후 감광막 패턴(PR)을 제거한다.
도 1c에 도시된 바와 같이 보론((Boron)의 이온 주입에 의해 반도체 기판(1)의 격자 손상에 따른 손상 회복과 이온 주입된 보론(Boron)의 전기적 활성화를 위해 900∼1100℃의 온도에서 수십초 이하의 짧은 시간 동안 단시간 급속 열처리(Rapid Thermal Anneal:RTP)를 한다. 도 1c에 도시된 바와 같이 단시간 급속 열처리에 의해 이온 주입된 보론(Boron)(6a)이 게이트 산화막(3) 하부의 채널 영역쪽으로 측면 확산되는 순간 강화 확산(Transient Enhanced Diffusion:TED)이 발생된다.
종래의 반도체 소자의 얇은 접합 형성 방법은 게이트 산화막의 두께가 얇아짐에 따라 확산이 잘되는 피모스(PMOS) 트랜지스터의 드레인/소스 영역을 형성해 주는 보론(Boron)의 경우 이온 주입 후 보론(Boron)이 게이트 산화막으로 침투할 수 있으므로 드레인 전류 및 포화전류(Saturation Current)의 특성과 브레이크 다운 전압(Break-down Voltage)의 특성을 저하시켜 반도체 소자의 전기적 특성을 저하시키는 문제점을 가지고 있다.
또한 종래의 반도체 소자의 얇은 접합 형성 방법은 단시간 급속 열처리에 의해 이온 주입된 보론(Boron) 이온이 채널 영역 쪽으로 측면 확산되는 순간 강화 확산(Transient Enhanced Diffusion:TED)이 발생되므로 유효 채널 길이(Effective Channel Length)가 짧아져 트랜지스터의 오동작을 유발시키는 문제점을 가지고 있다.
본 발명의 목적은 보론(Boron) 이온 주입 후 탄소를 이온 주입하고, 스파이크 열처리를 함으로써 보론(Boron) 이온이 게이트 산화막으로 침투하는 것을 방지할 수 있고, 보론(Boron) 이온이 채널 영역 쪽으로 확산되는 순간 강화 확산(Transient Enhanced Diffusion:TED)을 방지하여 반도체 소자의 전기적 특성을 향상시키고, 트랜지스터의 오동작을 방지할 수 있는 반도체 소자의 얇은 접합 형성 방법을 제공하는 데 있다.
도 1a 내지 도 1c는 종래의 반도체 소자의 얇은 접합 형성 방법을 도시한 단면도,
도 2a 내지 도 2d는 본 발명의 반도체 소자의 얇은 접합 형성 방법을 도시한 단면도이다.
상기의 목적을 달성하기 위하여 본 발명의 반도체 소자의 얇은 접합 형성 방법은 소자분리막, 게이트, 절연막 스페이서 및 이온 주입에 의하여 드레인/소스 영역이 형성된 반도체 기판 전면에 탄소를 이온 주입하여 드레인/소스 영역의 형성을 위한 이온 주입된 보론(Boron)의 게이트 산화막 침투를 방지하는 탄소 이온 주입 단계 및 탄소 이온 주입 단계 후 반도체 기판을 기준 온도로 높여 가열하고 기준 온도에 도달하면 즉시 온도를 낮추어 드레인/소스 영역의 형성을 위한 이온 주입에 의한 반도체 기판의 격자 손상에 따른 손상의 회복과 이온 주입된 보론(Boron)을 전기적으로 활성화 시키고 이온 주입된 보론(Boron)의 확산을 저지시키는 스파이크 열처리 단계를 구비한 것을 특징으로 한다.
탄소 이온 주입 단계에서 탄소의 이온 주입의 에너지는 5KeV 내지 10KeV 이고, 도스는 1E14개/cm²내지 2E14개/cm²인 것을 특징으로 하고, 스파이크 열처리 단계에서 기준 온도는 1100℃에서 1150℃ 인 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 얇은 접합 형성 방법을 상세히 설명하고자 한다.
도 2a 내지 도 2d는 본 발명의 반도체 소자의 얇은 접합 형성 방법을 도시한 단면도이다.
본 발명의 반도체 소자의 얇은 접합 형성 방법은 소자분리막(12), 게이트(14), 절연막 스페이서(15) 및 보론(Boron) 이온 주입에 의하여 드레인/소스 영역(16)이 형성된 반도체 기판(11) 전면에 탄소(Carbon:C)를 이온 주입하여 드레인/소스 영역(16)의 형성을 위해 이온 주입된 보론(Boron)의 게이트 산화막 침투를 방지하는 탄소 이온 주입 단계 및 탄소(C) 이온 주입 단계 후 반도체 기판(11)을 기준 온도로 높여 가열하고 기준 온도에 도달하면 즉시 온도를 낮추어 드레인/소스 영역(16)의 형성을 위한 보론(Boron) 이온 주입에 의한 반도체 기판(11)의 격자 손상에 따른 손상 회복과 이온 주입된 보론(Boron)을 전기적으로 활성화 시키고 이온 주입된 보론(Boron)의 확산을 저지시키는 스파이크 열처리(Spike Anneal) 단계로 구성된다.
또한 탄소 이온 주입 단계에서 탄소(C)의 이온 주입의 에너지는 5KeV∼10KeV 이고, 도스는 1E14개/cm²∼ 2E14개/cm²이고, 스파이크 열처리 단계에서 기준 온도는 1100℃에서 1150℃ 이다.
상기의 구성에 따른 본 발명인 반도체 소자의 얇은 접합 형성 방법의 동작은 다음과 같다.
종래와 같은 방법에 의해 도 2a에 도시된 바와 같이 반도체 기판(11)의 소자 분리 영역에 소자분리막(12)을 형성하고, 노출된 반도체 기판(11) 상부에 게이트 산화막(13)을 형성하고, 게이트 산화막(13)의 상부에 폴리실리콘층을 증착한 후 식각하여 게이트(14)를 형성하고, 게이트(14)의 측면에 질화막으로 구성된 절연막 스페이서(15)를 형성한다. 소자분리막(12), 게이트 산화막(13), 게이트(14) 및 절연막 스페이서(15)가 형성된 반도체 기판(11) 상부에 감광막을 도포하고, 감광막을 노광 현상하여 앤모스(NMOS) 트랜지스터가 형성될 영역과 소자분리막(12) 상부에만 감광막(PR)이 있도록 감광막을 패터닝한다. 감광막 패턴(PR)을 마스크로 반도체 기판(11) 전면에 보론(Boron)(B)을 이온 주입한다.
도 2b에 도시된 바와 같이 보론(Boron)(B)의 이온 주입에 의해 소자분리막(12)과 게이트(14) 사이의 반도체 기판(11)에 얇은 접합을 갖는 드레인/소스 영역(16)이 형성된다. 드레인/소스 영역(16) 형성 후 감광막 패턴(PR)을 제거한다.
도 2c에 도시된 바와 같이 탄소 이온 주입 단계는 소자분리막(12), 게이트(14), 절연막 스페이서(15) 및 보론(Boron) 이온 주입에 의하여 드레인/소스 영역(16)이 형성된 반도체 기판(11) 전면에 탄소(C)를 5KeV∼10KeV의 이온 주입의 에너지로, 1E14개/cm²∼ 2E14개/cm²도스로 이온 주입하여 반도체 기판(11) 내의 드레인/소스 영역(16) 위에 탄소(C)로 이온 주입된 탄소 영역(17)이 형성되고, 이온 주입된 탄소(C)는 드레인/소스 영역(16)의 형성을 위한 이온 주입된 보론(Boron)의 확산을 저지시킨다.
탄소(C)는 4가 원소로 중성이므로 다수캐리어로써 흔히 사용되지 않으며, 탄소(C)의 질량은 작기때문에 이온 주입하더라도 반도체 기판(11)의 계면에 손상을 적게 발생시키고, 탄소(C)의 이온 주입시 제어가 용이하며, 보론(Boron)의 확산을 저지시킬 수 있기 때문에 탄소(C)를 이온 주입한다.
도 2d에 도시된 바와 같이 탄소(C) 이온 주입 단계 후 반도체 기판(11)을 기준온도 1100℃에서 1150℃로 높여 가열하고 기준 온도에 도달하면 즉시 온도를 낮추어 드레인/소스 영역(16)의 형성을 위한 보론(Boron) 이온 주입에 의한 반도체 기판(11)의 격자 손상에 따른 손상 회복과 이온 주입된 보론(Boron)을 전기적으로활성화 시키고 이온 주입된 보론(Boron)의 확산을 저지시키는 스파이크 열처리 단계를 진행한다. 스파이크 열처리에 의해 도 2d에 도시된 바와 같이 보론(Boron)의 이온 주입에 의해 형성된 드레인/소스 영역(16)은 채널 영역 쪽으로 이온 주입된 보론(Boron)(B)이 확산되나(16a), 종래에 비해 확산되는 정도는 상당히 작다.
따라서 900∼1100℃의 온도에서 수십초 동안의 급속 열처리하는 것과는 달리 열처리 온도가 1100℃ ∼ 1150℃이면 시간 지체 없이 즉시 온도를 낮춤으로써 보론(Boron)의 확산을 저지시킬 수 있다.
본 발명의 반도체 소자의 얇은 접합 형성 방법은 탄소(C)의 이온 주입 및 스파이크 열처리에 의해 드레인/소스 영역(16)을 형성하기 위해 이온 주입된 보론(Boron)의 순간 강화 확산(Transient Enhanced Diffusion:TED)을 방지할 수 있고, 이로 인해 보론(Boron)이 채널 영역으로 확산되는 것을 방지할 수 있어 트랜지스터는 항상 일정한 유효 채널 길이를 가질 수 있다. 또한 보론(Boron)이 확산되는 것을 방지함으로써 게이트 산화막의 두께가 얇아지더라도 보론(Boron)이 게이트 산화막으로 침투하는 것을 방지하여 반도체 소자의 전기적 특성을 향상시킬 수 있다.
본 발명의 반도체 소자의 얇은 접합 형성 방법은 보론 이온 주입 후 탄소를 이온 주입하고, 스파이크 열처리를 함으로써 보론(Boron)이 게이트 산화막으로 침투하는 것을 방지할 수 있고, 보론(Boron)이 채널 영역 쪽으로 확산되는 순간 강화 확산(Transient Enhanced Diffusion)을 방지하여 반도체 소자의 전기적 특성을 향상시키고, 트랜지스터의 오동작을 방지할 수 있다.
Claims (3)
- 소자분리막, 게이트 및 절연막 스페이서가 형성된 반도체 기판 상부에 감광막을 도포하고 이를 패터닝한 후 이온 주입에 의해 얇은 깊이의 드레인/소스 영역을 형성하는 반도체 소자의 얇은 접합 형성 방법에 있어서,상기의 패터닝한 감광막을 제거하고, 소자분리막, 게이트, 절연막 스페이서 및 드레인/소스 영역이 형성된 반도체 기판 전면에 탄소를 이온 주입하여 상기의 드레인/소스 영역의 형성을 위한 이온 주입된 보론의 게이트 산화막 침투를 저지시키는 탄소 이온 주입 단계; 및상기의 탄소 이온 주입 단계 후 반도체 기판을 기준 온도로 높여 가열하고, 기준 온도에 도달하면 즉시 온도를 낮추어 상기의 드레인/소스 영역의 형성을 위한 이온 주입에 의한 상기의 반도체 기판의 격자 손상에 따른 손상 회복과 이온 주입된 보론을 전기적으로 활성화 시키고, 이온 주입된 보론의 확산을 저지시키는 스파이크 열처리 단계를 구비한 것을 특징으로 하는 반도체 소자의 얇은 접합 형성 방법.
- 제1항에 있어서, 상기의 탄소 이온 주입 단계에서 탄소의 이온 주입의 에너지는 5KeV 내지 10KeV 이고, 도스는 1E14개/cm²내지 2E14개/cm²인 것을 특징으로 하는 반도체 소자의 얇은 접합 형성 방법.
- 제1항에 있어서, 상기의 스파이크 열처리 단계에서 기준 온도는 1100℃에서 1150℃ 인 것을 특징으로 하는 반도체 소자의 얇은 접합 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990068498A KR20010087474A (ko) | 1999-12-31 | 1999-12-31 | 반도체 소자의 얇은 접합 형성 방법 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990068498A KR20010087474A (ko) | 1999-12-31 | 1999-12-31 | 반도체 소자의 얇은 접합 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010087474A true KR20010087474A (ko) | 2001-09-21 |
Family
ID=19635580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990068498A KR20010087474A (ko) | 1999-12-31 | 1999-12-31 | 반도체 소자의 얇은 접합 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010087474A (ko) |
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