KR20090071768A - 모스 트랜지스터 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 75
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 40
- 125000006850 spacer group Chemical group 0.000 claims abstract description 37
- 239000002019 doping agent Substances 0.000 claims abstract description 29
- 239000004065 semiconductor Substances 0.000 claims abstract description 28
- 238000005468 ion implantation Methods 0.000 claims description 57
- 239000012535 impurity Substances 0.000 claims description 17
- 238000002347 injection Methods 0.000 abstract 2
- 239000007924 injection Substances 0.000 abstract 2
- 150000002500 ions Chemical class 0.000 description 18
- 229910052785 arsenic Inorganic materials 0.000 description 14
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 14
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 238000002955 isolation Methods 0.000 description 8
- 238000000137 annealing Methods 0.000 description 7
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 230000009977 dual effect Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 239000000969 carrier Substances 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- -1 tungsten nitride Chemical class 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
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- Engineering & Computer Science (AREA)
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- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
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- Chemical & Material Sciences (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Crystallography & Structural Chemistry (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
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Abstract
본 발명은, 모스 트랜지스터 제조 방법에 관한 것으로, 이를 위하여, 본 발명은, 반도체 기판에 게이트 전극과 그 측벽에 스페이서를 형성하고, 스페이서 에지의 반도체 기판 내에 소오스/드레인 영역을 형성한 후 스페이서를 제거하고, 기 설정된 각도의 틸트 이온 주입 공정으로 게이트 전극 에지에 오버랩되게 제 1 LDD 영역을 형성한 후에, 수직 이온 주입 공정으로 게이트 전극 에지의 반도체 기판 내에 제 2 LDD 영역을 형성함으로써 소오스/드레인 영역을 위한 어닐링 공정으로 인해 제 1 및 제 2 LDD 영역의 도펀트 이온이 게이트 전극 하부의 채널 영역으로 확산되는 것을 방지할 수 있어 소자의 수율을 향상시킬 수 있다.
Description
본 발명은 모스(MOS : Metal Oxide Semiconductor) 트랜지스터 제조 방법에 관한 것으로, 이중 엘디디(double LDD : Lightly Doped Drain) 구조를 갖는 모스 트랜지스터에서 엘디디 영역의 불순물이 채널 영역으로 확산되는 것을 차단하는데 적합한 모스 트랜지스터 제조 방법에 관한 것이다.
잘 알려진 바와 같이, 반도체 제조 공정의 발달과 반도체 소자의 집적도가 높아짐에 따라 트랜지스터의 크기가 축소되고 이로 인해 채널 길이 또한 짧아지게 되었다.
모스 트랜지스터의 채널 길이가 짧아지면서 소오스와 드레인 사이의 길이는 짧아지는데 반하여, 소오스와 드레인 사이의 전압은 줄지 않아 소오스와 드레인 사이에 큰 전기장이 생성되고 이러한 큰 전기장에 의하여 높은 에너지를 갖는 전자, 즉 핫 캐리어(hot carrier)가 발생하게 된다. 이러한 핫 캐리어는 소오스로부터 매우 높은 속도로 드레인에 충돌하거나, 게이트 절연막을 통과하여 게이트 전극까 지 도달하게 된다.
이러한 모스 트랜지스터의 단채널(short channer)과 핫 캐리어 효과를 방지하기 위하여 소오스/드레인 영역과 채널 영역 사이에 저농도로 도펀트 불순물을 이온 주입하는 엘디디(LDD) 구조를 형성하고 있다.
더욱이, 하나의 엘디디 영역 대신에 두 개의 엘디디 영역을 채택하여 핫 캐리어 및 단채널 효과에 의한 소자 능력 저하를 보다 개선하는 기술이 등장하게 되었다.
이러한 예로서, 대한민국 특허공개 2004-4788호(공개일 2004년 1월 16일)는 게이트 전극의 양 측벽에 순차 형성된 제 1 및 제 2 이중 스페이서를 구비하고, 제 1 이중 스페이서 에지의 기판 내에 형성된 제 1 LDD 영역, 제 2 이중 스페이서 에지의 기판 내에 형성된 제 2 LDD 영역, 그리고 제 2 이중 스페이서 에지에 정렬되게 기판 내에 형성된 소오스/드레인 영역을 포함하는 모스 트랜지스터를 제공하고 있다. 상기 기술에서는 제 1 LDD 영역 및 제 2 LDD 영역을 형성하기 때문에 소자의 집적도가 높아져 채널 크기가 축소되더라도 게이트 에지 부근에서 높아지는 전기장으로 인한 핫 캐리어를 두 개의 엘디디(LDD) 영역에서 막을 수 있어 하나의 엘디디(LDD)를 갖는 모스 트랜지스터에 비해 핫 캐리어 효과 및 단채널 효과를 개선할 수 있었다.
전술한, 종래 기술에서는 제 1 LDD 영역 및 제 2 LDD 영역을 형성하기 위하여 게이트 전극에 제 1 및 제 2 이중 스페이서를 제작하고 이를 위하여 절연막 증착 공정 및 건식 식각 공정을 적어도 2회 이상 진행하면서 엘디디(LDD) 이온 주입 공정을 진행해야 하기 때문에 이중 엘디디(LDD) 제조 공정이 복잡하게 되는 문제가 있다.
더욱이, 종래에는 2차 LDD 이온 주입 공정 이후 통상의 공정과 같이 소오스/드레인 이온 주입 공정을 진행하기 때문에 소오스/드레인 영역을 위한 어닐링(annealing) 공정시 이중 엘디디(LDD) 영역의 도펀트 이온이 쉽게 채널 영역으로 확산될 수 있는 문제점이 있었다.
이에, 본 발명은 소오스/드레인 영역을 형성하고 틸트 이온 주입 공정을 이용하여 이중 엘디디(LDD) 영역을 형성하며 엘디디(LDD) 이온 주입 공정을 단순화하면서 엘디디(LDD) 영역의 도펀트 이온이 게이트 전극 하부의 채널 영역으로 확산되는 것을 미연에 방지할 수 있는 모스 트랜지스터 제조 방법을 제공한다.
본 발명은, 일 관점에 따라, 이중 엘디디(LDD) 영역을 갖는 모스 트랜지스터를 제조하는 방법으로서, 반도체 기판에 게이트 전극과 그 측벽에 스페이서를 형성하는 단계와, 스페이서 에지의 반도체 기판 내에 소오스/드레인 영역을 형성하고 스페이서를 제거하는 단계와, 기 설정된 각도의 틸트 이온 주입 공정을 통해 게이트 전극 에지에 오버랩되게 제 1 LDD 영역을 형성하는 단계와, 수직 이온 주입 공정을 통해 게이트 전극 에지의 반도체 기판 내에 제 2 LDD 영역을 형성하는 단계를 포함하는 모스 트랜지스터 제조 방법을 제공한다.
본 발명은, 다른 관점에 따라, 이중 엘디디(LDD) 영역을 갖는 모스 트랜지스터를 제조하는 방법으로서, 반도체 기판에 게이트 전극과 그 측벽에 스페이서를 형성하는 단계와, 스페이서 에지의 반도체 기판 내에 소오스/드레인 영역을 형성하고 스페이서를 제거하는 단계와, 수직 이온 주입 공정을 통해 게이트 전극 에지의 반도체 기판 내에 제 2 LDD 영역을 형성하는 단계와, 기 설정된 각도의 틸트 이온 주입 공정을 통해 게이트 전극 에지에 오버랩되게 제 1 LDD 영역을 형성하는 단계를 포함하는 모스 트랜지스터 제조 방법을 제공한다.
본 발명은 소오스/드레인 영역을 형성하고, 틸트 및 수직 이온 주입 공정으로 제 1 및 제 2 LDD 영역을 형성함으로써 소오스/드레인 영역을 위한 어닐링 공정시 제 1 및 제 2 LDD 영역의 도펀트 이온이 게이트 전극 하부의 채널 영역으로 확산되는 것을 방지할 수 있다.
따라서, 본 발명은 이중 엘디디(LDD)를 갖는 모스 트랜지스터에서 LDD 영역의 도펀트 확산을 막아 임계 치수(CD : Critical Dimension)로 채널 길이를 유지시킬 수 있고, 이에 따라 고집적 소자에서 발생하기 위한 소자의 핫 캐리어 효과 및 단채널 효과를 개선할 수 있어 소자의 수율을 향상시킬 수 있다.
본 발명의 기술요지는, 이중 엘디디(LDD)를 갖는 모스 트랜지스터 제조 방법에 있어서, 게이트 전극, 스페이서 및 소오스/드레인 영역을 형성하고, 스페이서를 제거한 후에, 틸트 및 수직 이온 주입 공정을 이용하여 제 1 및 제 2 LDD 영역을 형성함으로써 소오스/드레인 영역을 위한 어닐링 공정시 제 1 및 제 2 LDD 영역의 도펀트 이온이 게이트 전극 하부의 채널 영역으로 확산되는 것을 방지할 수 있어 소자의 채널 길이를 임계 치수(CD)로 유지시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.
도 1은 본 발명의 바람직한 실시 예에 따라 제조된 이중 엘디디를 갖는 모스 트랜지스터 구조를 나타낸 수직 단면도이다.
도 1에 도시된 바와 같이, 본 발명에 따라 제조된 이중 엘디디(LDD)를 갖는 모스 트랜지스터는 반도체 기판(10)의 소자 분리막(미도시됨) 사이에 도펀트 불순물이 저농도로 주입된 p-웰(12)을 포함하고, p-웰(12) 표면에 형성된 게이트 절연막(14) 및 게이트 전극(16)을 포함한다.
그리고, 게이트 전극(16) 양 측벽에 각각 형성된 스페이서(18)를 포함하고, 게이트 전극(16) 에지에 오버랩되게 기판 내에 형성된 제 1 LDD 영역(22)과, 스페이서(18) 에지에 드러난 기판 내에 형성된 소오스/드레인 영역(20)을 포함한다.
또한, 스페이서(18) 하부인 제 1 LDD 영역(22)과 소오스/드레인 영역(20) 사이의 기판 내에 위치하는 제 2 LDD 영역(24)을 포함한다.
본 발명의 모스 트랜지스터에 있어서, 제 1 LDD 영역(22)은 기 설정된 각도의 틸트(tilt) 이온 주입 공정에 의해 형성되고, 제 2 LDD 영역(24)은 틸트 각도가 0ㅀ인 수직 이온 주입 공정에 의해 형성되기 때문에 이들 LDD 영역들(22, 24)의 깊이는 서로 다르게 된다. 즉, 제 1 LDD 영역(22)보다 제 2 LDD 영역(24)의 깊이가 더 깊어져 제 1LDD 영역(22)부터 소오스/드레인 영역(20)까지 경사(grade)면을 이루게 된다.
따라서, 본 발명은 이중 엘디디(LDD)를 갖는 모스 트랜지스터에 있어서, 소오스/드레인 영역(20)을 먼저 형성하고 나서 틸트 이온 주입 공정을 이용하여 제 1 및 제 2 LDD 영역(22, 24)을 형성하기 때문에 소오스/드레인 영역(20)을 위한 제 1 및 제 2 LDD 영역(22, 24)의 도펀트 이온이 게이트 전극(16)하부의 채널 영역으로 확산되는 것을 방지할 수 있다.
다음은 상술한 바와 같은 구성을 갖는 모스 트랜지스터를 이용하여 본 발명의 다양한 실시 예에 따른 제조 공정들에 대하여 설명한다.
도 2a 내지 도 2f는 본 발명의 일실시 예에 따라 이중 엘디디를 갖는 모스 트랜지스터를 제조하는 과정을 나타낸 공정 순서도이다. 여기서, 모스 트랜지스터는 NMOS 트랜지스터를 예로 든다.
도 2a에 도시된 바와 같이, 실리콘 등으로 된 반도체 기판(10)에 STI(Shallow Trench Isolation) 등의 구조로 소자의 활성 영역과 비활성 영역을 구분하기 위한 소자 분리막(미도시됨)을 형성한다. 그리고 소자 분리막 사이의 반도체 기판(10) 내에 p형 도펀트 불순물이 저농도로 주입된 p-웰(12)을 형성한다. 예를 들어, n형 도펀트 불순물을 이온 주입하여 p-웰(12)을 형성하고, 약 1095℃ 온도에서 급속 열처리 공정(RTP: Rapid Thermal Process)을 약 20초 동안 진행하여 주입된 도펀트 이온을 활성화시킨다.
반도체 기판(10) 상부 표면에 게이트 절연막(14)으로서, 실리콘 산화막(SiO2)을 약 100Å 정도 증착하고, 그 위에 도전 물질을 약 3000Å 정도 증착한 후에, 게이트 마스크를 이용한 건식 식각 공정으로 도전막을 패터닝하여 게이트 전극(16)을 형성한다. 예컨대, 게이트 전극(16)의 도전 물질은, 도프트 폴리실리콘, 코발트(Co), 텅스텐(W), 티타늄(Ti), 니켈(Ni), 탄탈륨(Ta), 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN) 중에서 어느 하나, 또는 이의 복합물로 구성될 수 있다.
도 2b에 도시된 바와 같이, 게이트 전극(16)이 있는 기판 전면에 절연막으로서, 실리콘 질화막(SiN) 또는 실리콘 산화막(SiO2)을 화학기상증착(CVD) 공정 등을 이용하여 증착하고, 건식 식각 공정으로서, 전면 식각(etch back) 등으로 실리콘 질화막 또는 실리콘 산화막을 식각하여 게이트 전극(16)의 양 측벽에 스페이서(18)를 형성한다.
도 2c에 도시된 바와 같이, 게이트 전극(16) 및 스페이서(18)가 있는 기판 전면에 소오스/드레인 이온 주입 공정을 실시한다. 이에 n형 도펀트 불순물로서, 인(P), 비소(As) 등을 고농도로 이온 주입하여 스페이서(18)와 소자 분리막 사이의 기판(10) 내에 소오스/드레인 영역(20)을 형성한다. 여기서, 소오스/드레인 이온 주입 공정은, 비소(As)를 3.0E15∼5.0E15의 도우즈량과 100keV∼150keV의 이온 주입 에너지로 진행한다. 예컨대, 비소(As) 이온을 4.0E15 도우즈량과 120keV 이온 주입 에너지로 조건으로 주입한다.
소오스/드레인 영역(20)을 형성한 후에, 급속 열처리(RTP) 장비 등을 이용하여 어닐링 공정을 실시함으로써 소오스/드레인 영역(20)의 이온 주입된 도펀트 이온들을 활성화시킨다. 이후, 식각 공정을 진행하여 게이트 전극(16) 측벽의 스페이서를 제거한다.
이어서 도 2d에 도시된 바와 같이, 게이트 전극(16)을 마스크로 삼아 기 설정된 각도의 틸트(tilt) 이온 주입 공정을 진행한다. 이를 통해 게이트 전극(16) 에지와 일정 간격 오버랩되게 제 1 LDD 영역(22)이 형성된다. 여기에서, 틸트 각도는, 예컨대 1ㅀ∼10ㅀ 범위로 설정할 수 있다. 예를 들어, 4ㅀ 틸트 각도로 이온 주입 공정을 진행하여 제 1 LDD 영역(22)을 형성한다.
여기서, 제 1 LDD 영역(22) 공정은, n형 도펀트 불순물로서, 비소(As)를 3.0E14∼5.0E14의 도우즈량과 50keV∼100keV의 이온 주입 에너지로 진행한다. 예를 들어, 비소(As) 이온을 4.0E14 도우즈량과 67keV 이온 주입 에너지로 조건으로 주입한다.
다시, 도 2e에 도시된 바와 같이, 게이트 전극(16)을 마스크로 삼아 틸트 각도가 0ㅀ인 수직 이온 주입 공정을 진행하며, 이를 통해 게이트 전극(16) 에지의 기판 내에 제 2 LDD 영역(24)을 형성한다.
여기서, 제 2 LDD 영역(24) 공정은, n형 도펀트 불순물로서, 비소(As)를 5.0E14∼10.0E14의 도우즈량과 70keV∼100keV의 이온 주입 에너지로 이온 주입한다. 예를 들어, 비소(As) 이온을 8.0E14 도우즈량과 85keV 이온 주입 에너지로 조건으로 주입한다.
이어서, 도 2f에 도시된 바와 같이, 기판 전면에 절연 물질로서 실리콘 질화막(SiN)을 화학기상증착(CVD) 공정 등의 방법을 이용하여 100Å∼700Å 두께로 증착하고, 이를 전면 식각 공정으로 식각하여 게이트 전극(16) 양 측벽에 스페이서(26)를 다시 형성한다.
따라서, 본 실시 예에 따르면, 이중 엘디디(LDD)를 갖는 모스 트랜지스터의 제조 방법에 있어서, 소오스/드레인 영역(20)을 형성하고, 틸트 이온 주입 공정으로 제 1 LDD 영역(22)을 형성한 후에, 수직 이온 주입 공정으로 제 2 LDD 영역(24)을 형성함으로써, 소오스/드레인 영역(20)을 위한 어닐링 공정시 제 1 및 제 2 LDD 영역(22, 24)의 도펀트 이온이 게이트 전극(16) 하부의 채널 영역으로 확산되는 것을 방지할 수 있다.
도 3a 내지 도 3d는 본 발명의 다른 실시 예에 따라 이중 엘디디를 갖는 모스 트랜지스터를 제조하는 과정을 나타낸 공정 순서도이다.
도 3a에 도시된 바와 같이, 반도체 기판으로서 실리콘 등의 반도체 기 판(100)에 STI 등의 구조로 소자의 활성 영역과 비활성 영역을 구분하기 위한 소자 분리막(미도시됨)을 형성한다. 그리고 소자 분리막 사이의 반도체 기판(100) 내에 p형 도펀트 불순물이 저농도로 주입된 p-웰(102)을 형성한다. 예를 들어, p형 도펀트 불순물로서, 붕소(B)를 이온 주입하여 p-웰(102)을 형성하고, 약 1095℃ 온도에서 급속 열처리 공정(RTP)을 약 20초 동안 진행하여 상기 p-웰(102)의 도펀트 이온을 활성화시킨다.
그리고, 반도체 기판(100) 상부 표면에 게이트 절연막(104)으로서, 실리콘 산화막(SiO2)을 약 100Å 정도 증착하고, 그 위에 도전 물질을 약 3000Å 정도 증착한 후에, 게이트 마스크를 이용한 건식 식각 공정으로 도전막을 패터닝하여 게이트 전극(106)을 형성한다. 예를 들어, 게이트 전극(106)의 도전 물질은, 도프트 폴리실리콘, 코발트(Co), 텅스텐(W), 티타늄(Ti), 니켈(Ni), 탄탈륨(Ta), 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN) 중에서 어느 하나, 또는 이의 복합물로 구성할 수 있다.
그 다음, 게이트 전극(106)이 있는 기판 전면에 절연막으로서, 실리콘 질화막(SiN) 또는 실리콘 산화막(SiO2)을 화학기상증착(CVD) 공정 등의 방법으로 증착하고, 건식 식각 공정으로서, 전면 식각을 통해 실리콘 질화막 또는 실리콘 산화막을 식각하여 게이트 전극(106)의 양 측벽에 스페이서(108)를 형성한다.
이어서, 게이트 전극(106) 및 스페이서(108)가 있는 기판 전면에 n형 도펀트 불순물로서, 인(P), 비소(As) 등을 고농도로 이온 주입하여 스페이서(108)와 소자 분리막 사이의 반도체 기판(100) 내에 소오스/드레인 영역(110)을 형성한다. 본 실시예의 소오스/드레인 이온 주입 공정은, 비소(As)를 3.0E15∼5.0E15의 도우즈량과 100keV∼150keV의 이온 주입 에너지로 진행한다. 예를 들어, 비소(As) 이온을 4.0E15 도우즈량과 120keV 이온 주입 에너지로 조건으로 주입한다.
소오스/드레인 영역(110)을 형성한 후에, 급속 열처리(RTP) 장비 등을 이용하여 어닐링 공정을 실시함으로써 소오스/드레인 영역(110)에 주입된 도펀트 이온들을 활성화시키고, 식각 공정을 진행하여 게이트 전극(106) 측벽의 스페이서를 제거한다.
계속해서 도 3b에 도시된 바와 같이, 게이트 전극(106)을 마스크로 삼아 틸트 각도가 0ㅀ인 수직 이온 주입 공정을 진행하여 게이트 전극(106) 에지의 기판 내에 제 2 LDD 영역(112)을 형성한다.
여기서, 제 2 LDD 영역(112) 공정은, n형 도펀트 불순물로서, 비소(As)를 5.0E14∼10.0E14의 도우즈량과 70keV∼100keV의 이온 주입 에너지로 이온 주입한다. 예를 들어, 비소(As) 이온을 8.0E14 도우즈량과 85keV 이온 주입 에너지로 조건으로 주입한다.
이어서 도 3c에 도시된 바와 같이, 게이트 전극(106)을 마스크로 삼아 기설정된 각도의 틸트(tilt) 이온 주입 공정을 진행하여 게이트 전극(106) 에지와 일정 간격 오버랩되도록 제 1 LDD 영역(114)을 형성한다. 이때, 틸트 각도는, 예컨대 1ㅀ∼10ㅀ 범위로 한다. 예를 들어, 4ㅀ 틸트 각도로 이온 주입 공정을 진행하여 제 1 LDD 영역(114)을 형성한다.
여기서, 제 1 LDD 영역(114) 공정은, n형 도펀트 불순물로서, 비소(As)를 3.0E14∼5.0E14의 도우즈량과 50keV∼100keV의 이온 주입 에너지로 진행한다. 예를 들어, 비소(As) 이온을 4.0E14 도우즈량과 67keV 이온 주입 에너지로 조건으로 주입한다.
계속해서 도 3d에 도시된 바와 같이, 기판 전면에 절연 물질로서 실리콘 질화막(SiN)을 화학기상증착(CVD) 공정 등을 이용하여 100Å∼700Å 두께로 증착하고, 이를 전면 식각 공정으로 식각하여 게이트 전극(106) 양 측벽에 스페이서(116)를 다시 형성한다.
따라서, 본 실시 예에 따른 모스 트랜지스터 제조 방법은, 소오스/드레인 영역(110)을 형성하고, 스페이서를 제거하고 나서 수직 이온 주입 공정으로 제 2 LDD 영역(112)을 형성하고, 틸트 이온 주입 공정으로 제 1 LDD 영역(114)을 형성하기 때문에 소오스/드레인 영역(110)을 위한 어닐링 공정에 의해 제 1 및 제 2 LDD 영역(114, 112)의 도펀트 이온이 게이트 전극(106) 하부의 채널 영역으로 확산되는 것을 방지할 수 있다.
더욱이, 본 발명은 이중 엘디디(LDD) 이온 주입 공정시 별도의 스페이서를 사용하지 않고 틸트 이온 주입 및 수직 이온 주입 공정만으로 제 1 및 제 2LDD 영역을 형성한다.
이상의 설명에서는 본 발명의 바람직한 실시 예를 제시하여 설명하였으나, 본 발명이 반드시 이에 한정되는 것은 아니며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여 러 가지 치환, 변형 및 변경이 가능함을 것을 쉽게 알 수 있을 것이다.
도 1은 본 발명의 바람직한 실시 예에 따라 제조된 이중 엘디디를 갖는 모스 트랜지스터 구조를 나타낸 수직 단면도,
도 2a 내지 도 2f는 본 발명의 일실시 예에 따라 이중 엘디디를 갖는 모스 트랜지스터를 제조하는 과정을 나타낸 공정 순서도,
도 3a 내지 도 3d는 본 발명의 다른 실시 예에 따라 이중 엘디디를 갖는 모스 트랜지스터를 제조하는 과정을 나타낸 공정 순서도.
＜도면의 주요 부분에 대한 부호의 설명＞
10, 100 : 반도체 기판 12, 102 : p-웰
14, 104 : 게이트 절연막 16, 106 : 게이트 전극
18, 26, 108, 1116 : 스페이서 20, 110 : 소오스/드레인 영역
22, 114 : 제 1 LDD 영역 24, 112 : 제 2 LDD 영역
Claims (8)
- 이중 엘디디(LDD) 영역을 갖는 모스 트랜지스터를 제조하는 방법으로서,반도체 기판에 게이트 전극과 그 측벽에 스페이서를 형성하는 단계와,상기 스페이서 에지의 반도체 기판 내에 소오스/드레인 영역을 형성하고 상기 스페이서를 제거하는 단계와,기 설정된 각도의 틸트 이온 주입 공정을 통해 상기 게이트 전극 에지에 오버랩되게 제 1 LDD 영역을 형성하는 단계와,수직 이온 주입 공정을 통해 상기 게이트 전극 에지의 반도체 기판 내에 제 2 LDD 영역을 형성하는 단계를 포함하는 모스 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 틸트 이온 주입 공정은, 1ㅀ∼10ㅀ 범위의 틸트 각도에서 진행되는 것을 특징으로 하는 모스 트랜지스터 제조 방법.
- 제 2 항에 있어서,상기 틸트 이온 주입 공정은, 도펀트 불순물을 3.0E14∼5.0E14의 도우즈량과 50keV∼100keV의 이온 주입 에너지로 주입하여 진행되는 것을 특징으로 하는 모스 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 수직 이온 주입 공정은, 도펀트 불순물을 5.0E14∼10.0E14의 도우즈량과 70keV∼100keV의 이온 주입 에너지로 주입하여 진행되는 것을 특징으로 하는 모스 트랜지스터 제조 방법.
- 이중 엘디디(LDD) 영역을 갖는 모스 트랜지스터를 제조하는 방법으로서,반도체 기판에 게이트 전극과 그 측벽에 스페이서를 형성하는 단계와,상기 스페이서 에지의 반도체 기판 내에 소오스/드레인 영역을 형성하고 상기 스페이서를 제거하는 단계와,수직 이온 주입 공정을 통해 상기 게이트 전극 에지의 반도체 기판 내에 제 2LDD 영역을 형성하는 단계와,기 설정된 각도의 틸트 이온 주입 공정을 통해 상기 게이트 전극 에지에 오버랩되게 제 1 LDD 영역을 형성하는 단계를 포함하는 모스 트랜지스터 제조 방법.
- 제 5 항에 있어서,상기 수직 이온 주입 공정은, 도펀트 불순물을 5.0E14∼10.0E14의 도우즈량과 70keV∼100keV의 이온 주입 에너지로 주입하여 진행되는 것을 특징으로 하는 모스 트랜지스터 제조 방법.
- 제 5 항에 있어서,상기 틸트 이온 주입 공정은, 1ㅀ∼10ㅀ 범위의 틸트 각도에서 진행되는 것을 특징으로 하는 모스 트랜지스터 제조 방법.
- 제 7 항에 있어서,상기 틸트 이온 주입 공정은, 도펀트 불순물을 3.0E14∼5.0E14의 도우즈량과 50keV∼100keV의 이온 주입 에너지로 주입하여 진행되는 것을 특징으로 하는 모스 트랜지스터 제조 방법.
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| KR1020070139652A KR20090071768A (ko) | 2007-12-28 | 2007-12-28 | 모스 트랜지스터 제조 방법 |
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|---|---|---|---|---|
| US9112055B2 (en) | 2012-04-19 | 2015-08-18 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
-
2007
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