KR100934841B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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후지쯔 마이크로일렉트로닉스 가부시키가이샤
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Abstract

소스/드레인 영역 위에 실리사이드층을 형성하는 경우에서도, 충분한 내압을 확보할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것을 과제로 한다. 반도체 기판(10) 위에 형성된 게이트 전극(26)과, 저농도 소스 영역(42a)과 고농도 소스 영역(44a)을 갖는 소스 영역(45a)과, 저농도 드레인 영역(42b)과 고농도 드레인 영역(44b)을 갖는 드레인 영역(45b)과, 소스 영역 위에 형성된 제1 실리사이드층(40c)과, 드레인 영역 위에 형성된 제2 실리사이드층(40d)과, 제1 실리사이드층에 접속된 제1 도체 플러그(54)와, 제2 실리사이드층에 접속된 제2 도체 플러그(54)를 갖고, 고농도 드레인 영역은 저농도 드레인 영역 중 주연부를 제외한 영역에 형성되어 있으며, 제2 실리사이드층은 고농도 드레인 영역 중 주연부를 제외한 영역에 형성되어 있다.
포토레지스트막, 도우펀트 불순물, 중고 내압부, 실리사이드층, 도체 플러그

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 도시한 단면도.
도 2는 본 발명의 일 실시예에 따른 반도체 장치를 도시한 단면도 및 평면도.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 도시한 공정 단면도(그 1).
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 도시한 공정 단면도(그 2).
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 도시한 공정 단면도(그 3).
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 도시한 공정 단면도(그 4).
도 7은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 도시한 공정 단면도(그 5).
도 8은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 도시한 공정 단면도(그 6).
도 9는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 도시한 공정 단면도(그 7).
도 10은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 도시한 공정 단면도(그 8).
도 11은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 도시한 공정 단면도(그 9).
도 12는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 도시한 공정 단면도(그 10).
도 13은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 도시한 공정 단면도(그 11).
도 14는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 도시한 공정 단면도(그 12).
도 15는 본 발명의 일 실시예에 따른 반도체 장치의 변형예를 도시한 단면도.
도 16은 제안되어 있는 반도체 장치를 도시한 단면도.
도 17은 제안되어 있는 다른 반도체 장치를 도시한 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 반도체 기판
12a, 12b : 소자 영역
14 : 소자 분리 영역
16 : 로직부
18 : 중고 내압부
20 : 로직용 트랜지스터
22 : 중고 내압부의 트랜지스터
24a, 24b : 게이트 절연막
26 : 게이트 전극
28 : 캡막
30a, 42a, 42c : 저농도 소스 영역
30b, 42b, 42d : 저농도 드레인 영역
32 : 측벽 절연막
34a, 34c, 44a, 44c : 고농도 소스 영역
34b, 34d, 44b, 44d : 고농도 드레인 영역
36a, 45a : 소스 영역
36b, 45b : 드레인 영역
38 : 측벽 절연막, 절연막
40a∼40j : 실리사이드층
46, 62, 66, 72, 78, 88, 96, 102, 110, 116, 120, 124, 128, 132, 136a∼136c, 140a∼140c, 144a∼144d : 개구부
50 : 층간 절연막
52 : 컨택트홀
54 : 도체 플러그
56 : 배선
58 : 마스크
60, 64, 70, 76, 86, 94, 100, 108, 114, 118 122, 126, 130, 134, 138, 142 : 포토레지스트막
63, 68 : n형 웰
74, 80 : 채널 스톱층
82, 84 : 보호막
90 : p형 웰
92, 98, 104, 112 : 채널 도핑층
106 : 비정질 실리콘막
113 : 텅스텐 실리사이드막
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 중고 내압의 트랜지스터를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
유기 EL 패널, LCD 드라이버, 잉크젯 프린터 등에서는, 동작 속도의 전체적인 향상을 도모하기 위해, 로직용 트랜지스터와 중고 내압의 트랜지스터를 동일 기판 위에 혼재하는 것이 주목받고 있다.
로직용 트랜지스터와 중고 내압의 트랜지스터가 혼재되어 제안되어 있는 반도체 장치를 도 16을 참조하여 설명한다. 도 16은 제안되어 있는 반도체 장치를 도시한 단면도이다. 도 16의 지면 좌측은 로직부를 나타내고 있으며, 도 16의 지면 우측은 중고 내압부를 나타내고 있다.
반도체 기판(210) 표면에는, 소자 영역(212a, 212b)을 획정하는 소자 분리 영역(214)이 형성되어 있다. 로직부(216)의 소자 영역(212a)에는, 게이트 전극(226)과 소스 영역(236a)과 드레인 영역(236b)을 갖는, 비교적 내압이 낮은 트랜지스터(220)가 형성되어 있다. 소스 영역(236a)은 저농도 소스 영역(230a)과 고농도 소스 영역(234a)에 의해 구성되어 있다. 드레인 영역(236b)은 저농도 드레인 영역(230b)과 고농도 드레인 영역(234b)에 의해 구성되어 있다. 한편, 중고 내압부(218)의 소스 영역(212b)에는, 게이트 전극(226)과 소스 영역(245a)과 드레인 영역(245b)을 갖는, 비교적 내압이 높은 트랜지스터(222)가 형성되어 있다. 소스 영역(245a)은, 저농도 소스 영역(242a)과 고농도 소스 영역(244a)에 의해 구성되어 있다. 드레인 영역(245b)은, 저농도 드레인 영역(242b)과 고농도 드레인 영역(244b)에 의해 구성되어 있다. 트랜지스터(220, 222)가 형성된 반도체 기판(210) 위에는, 층간 절연막(250)이 형성되어 있다. 층간 절연막(250)에는, 소스 영역(236a, 245a), 드레인 영역(236b, 245b)에 각각 도달하는 도체 플러그(254)가 형성되어 있다. 층간 절연막(250) 위에는 도체 플러그(254)에 접속된 배선이 형성되어 있다.
제안되어 있는 반도체 장치에 의하면, 로직용의 트랜지스터(220)와 중고 내 압의 트랜지스터(222)가 동일 기판 위에 혼재되어 있기 때문에, 전자 기기의 동작 속도의 향상에 기여할 수 있다.
최근에는, 반도체 장치의 또 다른 미세화가 진행되고 있다. 그러나, 단순히 반도체 장치를 미세화한 경우에는, 소스/드레인에서의 컨택트 저항의 상승을 초래하게 된다. 이 때문에, 게이트 길이가 예를 들면 0.35㎛ 이하의 로직용 트랜지스터에서는, 통상적으로 소스/드레인에서의 컨택트 저항을 낮게 억제하도록 소스/드레인 영역 위에 실리사이드층이 형성된다.
소스/드레인 영역 위에 실리사이드층이 형성된 제안되어 있는 반도체 장치를 도 17을 참조하여 설명한다. 도 17은 제안되어 있는 다른 반도체 장치를 도시한 단면도이다.
도 17에 도시한 바와 같이, 고농도 소스 영역(234a, 244a) 위와, 고농도 드레인 영역(234b, 244b) 위에는, 각각 실리사이드층(240)이 형성되어 있다.
도 17에 도시한 제안되어 있는 다른 반도체 장치에 의하면, 소스/드레인 영역 위에 실리사이드층(240)이 형성되어 있기 때문에, 소스/드레인에서의 컨택트 저항을 낮게 억제하면서, 반도체 장치의 미세화를 도모할 수 있다.
또, 특허 문헌 1에도, 소스/드레인 영역 위에 실리사이드층이 형성된 반도체 장치가 개시되어 있다.
[특허 문헌 1]
일본 특허 공개평11-126900호 공보
[특허 문헌 2]
일본 특허 공개평9-260590호 공보
그러나, 도 16에 도시한 제안되어 있는 반도체 장치에서는, 중고 내압 트랜지스터에 있어서 충분한 내압이 확보되어 있지 않았다. 또한, 특허 문헌 1에 기재된 반도체 장치도, 반드시 충분히 높은 내압은 얻어지지 않았다.
여기서, 로직부의 트랜지스터에서만 소스/드레인 확산층 위에 실리사이드층을 형성하고, 중고 내압의 트랜지스터에서는 소스/드레인 확산층을 절연막으로 덮고, 실리사이드층을 형성하지 않는 것도 생각된다. 그러나, 이 경우에는, 중고 내압의 트랜지스터에서 양호한 컨택트를 얻는 것이 곤란해져서, 중고 내압의 트랜지스터에서의 컨택트 저항이 매우 높아지게 된다.
본 발명의 목적은, 소스/드레인 영역 위에 실리사이드층을 형성하는 경우에서도, 충분한 내압을 확보할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.
상기 목적은, 반도체 기판 위에 절연막을 개재하여 형성된 게이트 전극과, 상기 게이트 전극의 일측에 형성되고, 저농도 소스 영역과, 상기 저농도 소스 영역보다 캐리어 농도가 높은 고농도 소스 영역을 갖는 소스 영역과, 상기 게이트 전극의 다른측에 형성되며, 저농도 드레인 영역과, 상기 저농도 드레인 영역보다 캐리어 농도가 높은 고농도 드레인 영역을 갖는 드레인 영역과, 상기 소스 영역 위에 형성된 제1 실리사이드층과, 상기 드레인 영역 위에 형성된 제2 실리사이드층과, 상기 제1 실리사이드층에 접속된 제1 도체 플러그와, 상기 제2 실리사이드층에 접속된 제2 도체 플러그를 갖고, 상기 고농도 드레인 영역은, 상기 저농도 드레인 영역 중 주연부를 제외한 영역에 형성되어 있으며, 상기 제2 실리사이드층은, 상기 고농도 드레인 영역 중 주연부를 제외한 영역에 형성되어 있는 것을 특징으로 하는 반도체 장치에 의해 달성된다.
또한, 상기 목적은, 반도체 기판 위에 게이트 절연막을 개재하여 게이트 전극을 형성하는 공정과, 상기 게이트 전극을 마스크로 하여 상기 반도체 기판에 도우펀트 불순물을 도입함으로써, 상기 게이트 전극의 일측의 상기 반도체 기판에 저농도 소스 영역을 형성함과 함께, 상기 게이트 전극의 다른측의 상기 반도체 기판에 저농도 드레인 영역을 형성하는 공정과, 상기 게이트 전극의 측면에 측벽 절연막을 형성하는 공정과, 상기 저농도 드레인 영역의 주연부를 덮도록 형성된 제1 마스크와 상기 게이트 전극과 상기 측벽 절연막을 마스크로 하여 상기 반도체 기판에 도우펀트 불순물을 도입함으로써, 상기 게이트 전극의 일측의 상기 반도체 기판 내에 고농도 소스 영역을 형성함과 함께, 상기 저농도 드레인 영역 중 주연부를 제외한 영역에 고농도 드레인 영역을 형성하는 공정과, 상기 고농도 드레인 영역의 주연부를 덮도록 형성된 제2 마스크를 마스크로 하여 상기 고농도 소스 영역 위에 제1 실리사이드층을 형성함과 함께, 상기 고농도 드레인 영역 중 주연부를 제외한 영역에 제2 실리사이드층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법에 의해 달성된다.
<발명의 실시예>
본 발명의 일 실시예에 따른 반도체 장치 및 그 제조 방법을 도 1 내지 도 14를 참조하여 설명한다. 도 1은, 본 실시예에 따른 반도체 장치를 도시한 단면도이다. 도 2는 본 실시예에 따른 반도체 장치를 도시한 단면도 및 평면도이다. 도 3 내지 도 14는, 본 실시예에 따른 반도체 장치의 제조 방법을 도시한 공정 단면도이다.
(반도체 장치)
먼저, 본 실시예에 따른 반도체 장치에 대하여 도 1 및 도 2를 참조하여 설명한다. 도 1은, 본 실시예에 따른 반도체 장치를 구성하는 로직부의 트랜지스터와 중고 내압부의 트랜지스터의 양쪽을 나타낸 것이다. 도 1의 지면 좌측은 로직부를 나타내고 있으며, 도 1의 지면 우측은 중고 내압부를 나타내고 있다. 도 2는, 본 실시예에 따른 반도체 장치를 구성하는 중고 내압부의 트랜지스터만을 나타낸 것이다. 도 2의 (a)는 단면도이고, 도 2의 (b)는 평면도이다.
도 1에 도시한 바와 같이, 반도체 기판(10)에는 소자 영역(12a, 12b)을 획정하는 소자 분리 영역(14)이 형성되어 있다.
로직부(16)의 소자 영역(12a)에는, 로직용의 트랜지스터(20)가 형성되어 있다. 로직용의 트랜지스터(20)의 내압은 비교적 낮게 되어 있다.
중고 내압부(18)의 소자 영역(12b)에는, 중고 내압의 트랜지스터(22)가 형성되어 있다.
여기서, 로직부(16)에 형성된 트랜지스터(20)에 대하여 설명한다.
도 1에 도시한 바와 같이, 반도체 기판(10) 위에는, 게이트 절연막(24a)을 개재하여 게이트 전극(26)이 형성되어 있다. 게이트 전극(26) 위에는, 캡막(28)이 형성되어 있다.
게이트 전극(26)의 양측의 반도체 기판(10) 내에는, 저농도 영역(30), 구체적으로는, 저농도 소스 영역(30a)과 저농도 드레인 영역(30b)이 형성되어 있다.
게이트 전극(26)의 측면에는 측벽 절연막(32)이 형성되어 있다.
측면에 측벽 절연막(32)이 형성된 게이트 전극(26)의 양측의 반도체 기판(10) 내에는, 고농도 영역(34), 구체적으로는, 고농도 소스 영역(34a)과 고농도 드레인 영역(34b)이 형성되어 있다. 저농도 소스 영역(30a)과 고농도 소스 영역(34a)에 의해 소스 영역(36a)이 구성되어 있다. 저농도 드레인 영역(30b)과 고농도 드레인 영역(34b)에 의해 드레인 영역(36b)이 구성되어 있다.
측벽 절연막의 측면에는 측벽 절연막(38)이 더 형성되어 있다.
소스 영역(36a) 위 및 드레인 영역(36b) 위에는, 각각 실리사이드층(40a, 40b)이 형성되어 있다.
이렇게 하여, 로직부(16)의 트랜지스터(20)가 구성된다.
다음에, 중고 내압부(18)에 형성된 트랜지스터(22)에 대하여 설명한다.
반도체 기판(10) 위에는, 게이트 절연막(24b)을 개재하여 게이트 전극(26)이 형성되어 있다. 중고 내압부의 트랜지스터(22)에서의 게이트 절연막(24b)의 막 두께는, 로직부의 트랜지스터(20)에서의 게이트 절연막(24a)의 막 두께보다 두껍게 되어 있다. 게이트 전극(26)의 측면에는, 측벽 절연막(32)이 형성되어 있다. 게이트 전극(26)의 양측의 반도체 기판(10) 내에는, 저농도 소스 영역(42a)과 저농도 드레인 영역(42b)이 형성되어 있다.
측면에 측벽 절연막(32)이 형성된 게이트 전극(26)의 양측의 반도체(10) 기판 내에는, 고농도 영역(44), 구체적으로는 고농도 소스 영역(44a)과 고농도 드레인 영역(44b)이 형성되어 있다. 저농도 소스 영역(42a)과 고농도 소스 영역(44a)에 의해 소스 영역(45a)이 구성되어 있다. 저농도 드레인 영역(42b)과 고농도 드레인 영역(44b)에 의해 드레인 영역(45b)이 구성되어 있다.
고농도 드레인 영역(44b)은, 도 2의 (b)에 도시한 바와 같이, 저농도 드레인 영역(42b) 중 주연부를 제외한 영역에 형성되어 있다. 다시 말하면, 고농도 드레인 영역(44b)은 저농도 드레인 영역(42b)에 내포되도록 형성되어 있다. 고농도 드레인 영역(44b)의 엣지부가 저농도 드레인 영역(42b)의 엣지부로부터 이격되어 있기 때문에, 전계의 집중이 완화된다.
또, 고농도 소스 영역(44a)은, 저농도 소스 영역(42a)의 엣지부에도 형성되어 있다. 다시 말하면, 고농도 소스 영역(44a)은 저농도 소스 영역(42a)에 내포되도록 형성되어 있지는 않다.
본 실시예에서, 드레인측에서만 고농도 드레인 영역(44b)의 엣지부를 저농도 드레인 영역(42b)의 엣지부로부터 이격되어 있는 것은, 높은 전압이 인가되어 절연 파괴가 생길 우려가 있는 것은, 드레인측이기 때문이다. 한편, 소스측에서는, 높은 전압이 인가되지 않기 때문에, 절연 파괴가 생길 우려는 없으며, 굳이, 고농도 소스 영역(44a)의 엣지부를 저농도 소스 영역(42a)의 엣지부로부터 이격시킬 필요는 없다.
고농도 드레인 영역(44b)의 게이트 전극(26) 측의 엣지부와 저농도 드레인 영역(42b)의 게이트 전극(26) 측의 엣지부와의 사이의 거리 d1는, 예를 들면 3㎛로 되어 있다. 한편, 고농도 소스 영역(44a)의 게이트 전극(26) 측의 엣지부와 저농도 소스 영역(42a)의 게이트 전극(26) 측의 엣지부와의 사이의 거리 d2는, 예를 들면 0.1㎛로 되어 있다. 즉, 본 실시예에서는, 고농도 드레인 영역의 게이트 전극측의 엣지부와 저농도 드레인 영역의 게이트 전극측의 엣지부와의 사이의 거리 d1이, 고농도 소스 영역의 게이트 전극측의 엣지부와 저농도 소스 영역의 게이트 전극측의 엣지부와의 사이의 거리 d2보다 길게 설정되어 있다.
또, 여기서는, 고농도 드레인 영역(44b)의 게이트 전극(26) 측의 엣지부와 저농도 드레인 영역(42b)의 게이트 전극(26) 측의 엣지부와의 사이의 거리 d1을 3㎛로 하는 경우를 예로 설명하였지만, 거리 d2는 3㎛에 한정되는 것은 아니며, 요구되는 내압에 대응하여 적절하게 설정하면 된다.
또한, 여기서는, 고농도 소스 영역(44a)의 게이트 전극(26) 측의 엣지부와 저농도 소스 영역(42a)의 게이트 전극(26) 측의 엣지부와의 사이의 거리 d2를 0.1㎛로 하는 경우를 예로 설명하였지만, 거리 d2는 0.1㎛에 한정되는 것은 아니며, 요구되는 내압에 대응하여 적절하게 설정하면 된다.
본 실시예에서, 고농도 드레인 영역(44b)의 게이트 전극(26) 측의 엣지부와 저농도 드레인 영역(42b)의 게이트 전극(26) 측의 엣지부와의 사이의 거리 d1, 고농도 소스 영역(44a)의 게이트 전극(26) 측의 엣지부와 저농도 소스 영역(42a)의 게이트 전극(26) 측의 엣지부와의 사이의 거리 d2보다 길게 설정하고 있는 이유는, 이하와 같다.
즉, 고농도 드레인 영역(44b)의 게이트 전극(26) 측의 엣지부와 저농도 드레인 영역(42b)의 게이트 전극(26) 측의 엣지부와의 사이의 거리 d1이나, 고농도 소스 영역(42a)의 게이트 전극(26) 측의 엣지부와 저농도 소스 영역(44a)의 게이트 전극(26) 측의 엣지부와의 사이의 거리 d2가 길어지면, 소스/드레인 사이의 전기 저항은 상승하게 된다. 고농도 드레인 영역(44b)의 게이트 전극(26) 측의 엣지부와 저농도 드레인 영역(42b)의 게이트 전극(26) 측의 엣지부와의 사이의 거리 d1을 길게 설정할 뿐만 아니라, 고농도 소스 영역(44a)의 게이트 전극(26) 측의 엣지부와 저농도 소스 영역(42a)의 게이트 전극(26) 측의 엣지부와의 사이의 거리 d2도 길게 설정한 경우에는, 소스/드레인 사이의 전기 저항이 크게 증가한다. 한편, 소스측에는 높은 전압은 인가되지 않기 때문에, 저농도 소스 영역(42a)의 게이트 전극(26) 측의 엣지부와 고농도 소스 영역(44a)의 게이트 전극(26) 측의 엣지부와의 사이의 거리에 대해서는, 굳이 길게 설정할 필요가 없다. 따라서, 본 실시예에서는, 드레인측에서만 저농도 드레인 영역(42b)의 게이트 전극(26)의 엣지부와 고농도 드레인 영역(44b)의 게이트측(26)의 엣지부와의 사이의 거리 d1을 길게 설정하 고 있다. 이 때문에, 본 실시예에 따르면, 중고 내압의 트랜지스터(22)에서의 소스/드레인 사이의 전기 저항의 상승을 억제하면서, 내압을 높게 확보할 수 있다.
고농도 드레인 영역(44b)의 엣지부와 소자 분리 영역(14)의 엣지부와의 사이의 거리 d2는, 예를 들면 3㎛로 되어 있다. 고농도 드레인 영역(44b)의 엣지부와 소자 분리 영역(14)의 엣지부와의 사이의 거리 d3는, 고농도 드레인 영역(44b)의 게이트 전극(26) 측의 엣지부와 저농도 드레인 영역(42b)의 게이트 전극(26) 측의 엣지부와의 사이의 거리 d1와 동일하게 설정되어 있다. 한편, 소스측에서는, 고농도 소스 영역(44a)의 엣지부는 소자 분리 영역(14)의 엣지부에 접하고 있다. 본 실시예에서, 고농도 드레인 영역(44b)과 소자 분리 영역(14)과의 사이의 거리 d3를 크게 이격하고 있는 것은, 중고 내압의 트랜지스터(22)에서의 내압을 높게 확보하기 위해서이다. 한편, 소스측에는, 높은 전압은 인가되지 않기 때문에, 고농도 소스 영역(44a)과 소자 분리 영역(14)을 굳이 이격할 필요는 없다.
또, 여기서는, 고농도 드레인 영역(44b)의 엣지부와 소자 분리 영역(14)의 엣지부와의 사이의 거리 d3를 3㎛로 설정하는 경우를 예로 설명하였지만, 거리 d3는 3㎛에 한정되는 것은 아니며, 요구되는 내압에 대응하여 적절하게 설정하면 된다.
측면에 측벽 절연막(32)이 형성된 게이트 전극(26)의 측면에는, 측벽 절연막(38)이 더 형성되어 있다. 또한, 드레인측의 반도체 기판(10) 위에는, 절연막(38)이 형성되어 있다. 절연막(38)은, 실리사이드층(40)을 형성할 때 마스크로 서 기능하는 것이다. 절연막(38)은 측벽 절연막(38)과 동일한 막에 의해 구성되어 있다.
절연막(38)에는 고농도 드레인 영역(44b)에 도달하는 개구부(46)가 형성되어 있다.
노출된 반도체 기판(10)의 표면에는, 실리사이드층(40c, 40d)이 형성되어 있다. 드레인측에서는, 개구부(46) 내에서만 실리사이드층(40d)이 형성되어 있다. 실리사이드층(40d)은, 도 2의 (b)에 도시한 바와 같이, 고농도 드레인 영역(44d) 중 주연부를 제외한 영역에 형성되어 있다. 실리사이드층(40d)의 게이트 전극(26) 측의 엣지부와 고농도 드레인 영역(44b)의 게이트 전극(26) 측의 엣지부와의 거리 d4는, 예를 들면 1㎛ 정도로 되어 있다.
또, 여기서는, 실리사이드층(40d)의 게이트 전극(26) 측의 엣지부와 고농도 드레인 영역(44b)의 게이트 전극(26) 측의 단부와의 거리 d4를 1㎛ 정도로 하였지만, 실리사이드층(40d)의 게이트 전극(26) 측의 엣지부와 고농도 드레인 영역(44b)의 게이트 전극(26) 측의 엣지부와의 거리 d4는, 1㎛로 한정되는 것은 아니다. 실리사이드층(40d)의 게이트 전극(26) 측의 엣지부와 고농도 드레인 영역(44b)의 게이트 전극(26) 측의 엣지부와의 거리 d4를 예를 들면 0.1㎛ 이상이라고 하면, 전계의 집중을 어느 정도 완화할 수가 있어, 어느 정도 높은 내압을 확보하는 것이 가능하다. 실리사이드층(40d)의 게이트 전극(26) 측의 엣지부와 고농도 드레인 영역(44b)의 게이트 전극(26) 측의 엣지부와의 거리 d4가 0.5㎛ 이상이면, 전계의 집중을 더욱 완화할 수 있기 때문에, 높은 내압을 확보하는 것이 가능하다.
소스측에 형성된 실리사이드층(40c)은, 고농도 소스 영역(44a)의 엣지부에도 형성되어 있다. 소스측에는 높은 전압이 인가되지 않기 때문에, 굳이 소스측에서 전계의 집중을 완화할 필요는 없기 때문이다.
이렇게 하여, 중고 내압부의 트랜지스터(22)가 구성되어 있다.
트랜지스터(20, 22)가 형성된 반도체 기판(10) 위에는, 전면에, 층간 절연막(50)이 형성되어 있다.
층간 절연막(50)에는, 실리사이드층(40a∼40d)에 도달하는 컨택트홀(52)이 형성되어 있다. 컨택트홀(52) 내에는 도체 플러그(54)가 매립되어 있다. 도체 플러그(54)가 매립된 층간 절연막(50) 위에는 배선(56)이 형성되어 있다.
도체 플러그(54)는, 실리사이드층(40a∼40d) 중 주연부를 제외한 영역에 도달하도록 형성되어 있다. 중고 내압의 트랜지스터(22)의 드레인측에서는, 도체 플러그(54)의 엣지부와 실리사이드층(40d)의 엣지부와의 사이의 거리 d5는, 예를 들면 0.3㎛ 이상 이격되어 있다. 본 실시예에서, 중고 내압의 트랜지스터(22)의 드레인측에서, 실리사이드층(40d) 중 주연부를 제외한 영역에 도달하도록 도체 플러그(54)를 형성하고 있는 것은, 중고 내압의 트랜지스터(22)의 드레인측에서 전계의 집중을 완화하여, 내압을 높게 확보하기 위해서이다.
또, 소스측에서는 높은 전압은 인가되지 않기 때문에, 실리사이드층(40c)의 엣지부와 도체 플러그(54)의 엣지부와의 사이의 거리를 굳이 크게 분리할 필요는 없다.
본 실시예에 따른 반도체 장치는, 중고 내압부의 트랜지스터(22)의 드레인측에서, 저농도 드레인 영역(42b) 중 주연부를 제외한 영역에 고농도 드레인 영역(44b)이 형성되어 있고, 고농도 드레인 영역(44b) 중 주연부를 제외한 영역에 실리사이드층(40d)이 형성되어 있으며, 실리사이드층(40d) 중 주연부를 제외한 영역에 도달하도록 도체 플러그(54)가 형성되어 있고, 더구나, 고농도 드레인 영역(44b)이 소자 분리 영역(14)으로부터 이격되어 있는 것이 주된 특징의 하나이다.
도 16에 도시한 제안되어 있는 다른 반도체 장치에서는, 중고 내압의 트랜지스터의 드레인측에서 전계가 집중되어, 높은 내압이 얻어지지 않았다.
이것에 대하여, 본 실시예에 따르면, 드레인측이 상기한 바와 같은 구성으로 되어 있기 때문에, 드레인측에 전압을 인가했을 때에 드레인측에 전계가 집중하는 것을 완화할 수 있다. 이 때문에, 본 실시예에 따르면, 소스/드레인 영역 위에 실리사이드층을 형성하는 경우에서도, 중고 내압의 트랜지스터에서의 내압을 충분히 높게 확보할 수 있다. 그와 같이, 본 실시예에 따르면, 드레인측에서만 상기한 바와 같은 구성으로 되어 있기 때문에, 소스/드레인 사이의 전기 저항의 상승을 방지하면서, 높은 내압을 확보할 수 있다.
또, 상기 특허 문헌 1에는, 측벽 절연막이 2중으로 형성되고, 고농도 소스/드레인 영역 내에 게이트 전극으로부터 이격되어 실리사이드층이 형성되며, 실리사 이드층에 도달하는 도체 플러그가 형성된 반도체 장치가 개시되어 있다. 특허 문헌 1에 기재된 반도체 장치는, 고농도 드레인 영역이 저농도 드레인 영역의 엣지부에도 형성되어 있는 점, 실리사이드층이 고농도 드레인 영역의 엣지부에도 형성되어 있는 점, 고농도 드레인 영역이 소자 분리 영역으로부터 이격되지 않는 점에서, 본 실시예에 따른 반도체 장치와 크게 다르다. 특허 문헌 1에 기재된 반도체 장치에서는, 드레인측에서의 전계의 집중을 충분히 완화할 수 없기 때문에, 충분한 내압을 확보하는 것은 불가능하다.
(반도체 장치의 제조 방법)
다음에, 본 실시예에 따른 반도체 장치의 제조 방법에 대하여 도 3 내지 도 14를 참조하여 설명한다.
먼저, 도 3의 (a)에 도시한 바와 같이, 로직부의 n 채널 트랜지스터가 형성되는 영역(16n), 로직부의 p 채널 트랜지스터가 형성되는 영역(16p), 중고 내압부의 n 채널 트랜지스터가 형성되는 영역(18n), 중고 내압부의 p 채널 트랜지스터가 형성되는 영역(18p)에, 각각 마스크(58)를 형성한다. 마스크(58)의 재료로서는, 예를 들면 SiN을 이용할 수 있다. 마스크(58)의 두께는, 예를 들면 120㎚로 한다.
다음에, 도 3의 (b)에 도시한 바와 같이, 전면에, 예를 들면 스핀 코팅법에 의해 포토레지스트막(60)을 형성한다. 이 후, 포토리소그래피 기술을 이용하여, 중고 내압부의 p 채널 트랜지스터가 형성되는 영역(18p)을 개구하는 개구부(62)를 형성한다.
다음에, 예를 들면 이온 주입법에 의해, 포토레지스트막(60)을 마스크로 하 여 반도체 기판(10)에 n형의 도우펀트 불순물을 도입한다. 도우펀트 불순물로서는, 예를 들면 P(인)을 이용한다. 이온 주입 조건은, 예를 들면, 가속 전압 180keV, 도우즈량 6×1012㎝-2으로 한다. 이것에 의해, 중고 내압부의 p 채널 트랜지스터가 형성되는 영역(18p)에서의 반도체 기판(10) 내에, n형 웰(63)이 형성된다.
다음에, n형 웰(63)에 도입된 도우펀트 불순물을 활성화하기 위한 열 처리를 행한다.
다음에, 도 4의 (a)에 도시한 바와 같이, 전면에, 예를 들면 스핀 코팅법에 의해 포토레지스트막(64)을 형성한다. 이 후, 포토리소그래피 기술을 이용하여 포토레지스트막(64)에, 로직부의 p 채널 트랜지스터가 형성되는 영역(16p)을 개구하는 개구부(66)를 형성한다.
다음에, 예를 들면 이온 주입법에 의해, 포토레지스트막(64)을 마스크로 하여 반도체 기판(10)에 n형의 도우펀트 불순물을 도입한다. 도우펀트 불순물로서는, 예를 들면 P을 이용한다. 이온 주입 조건은, 예를 들면, 가속 전압 180keV, 도우즈량 1.5×1013㎝-2으로 한다. 이것에 의해, 로직부의 p 채널 트랜지스터가 형성되는 영역(16p)에서의 반도체 기판(10) 내에 n형 웰(68)이 형성된다.
다음에, n형 웰(68)에 도입된 도우펀트 불순물을 활성화하기 위한 열 처리를 행한다.
다음에, 도 4의 (b)에 도시한 바와 같이, 전면에, 예를 들면 스핀 코팅법에 의해 포토레지스트막(70)을 형성한다. 이 후, 포토리소그래피 기술을 이용하여 포토레지스트막(70)에, 반도체 기판(10)에 도달하는 개구부(72)를 형성한다. 개구부(72)는, 중고 내압부의 n채널 트랜지스터(22n)(도 14의 (b) 참조)의 채널 스톱층(74)을 형성하기 위한 것이다.
다음에, 예를 들면 이온 주입법에 의해 포토레지스트막(70)을 마스크로 하여 반도체 기판(10)에 p형의 도우펀트 불순물을 도입한다. 도우펀트 불순물로서는, 예를 들면 B(붕소)를 이용한다. 이온 주입 조건은, 예를 들면, 가속 전압 20keV, 도우즈량 5×1014㎝-2으로 한다. 이것에 의해, 중고 내압부의 n 채널 트랜지스터(22n)의 채널 스톱층(74)이 형성된다.
다음에, 도 5의 (a)에 도시한 바와 같이, 전면에, 예를 들면 스핀 코팅법에 의해 포토레지스트막(76)을 형성한다. 이 후, 포토리소그래피 기술을 이용하여 포토레지스트막(76)에, 반도체 기판(10)에 도달하는 개구부(78)를 형성한다. 개구부(78)는 중고 내압부의 p 채널 트랜지스터(22p)(도 14의 (b) 참조)의 채널 스톱층(80)을 형성하기 위한 것이다.
다음에, 예를 들면 이온 주입법에 의해, 포토레지스트막(76)을 마스크로 하여 반도체 기판(10)에 n형의 도우펀트 불순물을 도입한다. 도우펀트 불순물로서는, 예를 들면, P을 이용한다. 이온 주입 조건은, 예를 들면, 가속 전압 60keV, 도우즈량 2.5×1013㎝-2으로 한다. 이것에 의해, 중고 내압부의 p 채널 트랜지스터(22p)의 채널 스톱층(80)이 형성된다.
다음에, 도 5의 (b)에 도시한 바와 같이, 예를 들면 LOCOS(Local Oxidation of Silicon)법에 의해 반도체 기판(10)에 소자 분리 영역(14)을 형성한다.
다음에, 마스크(58)를 제거한다.
다음에, 전면에, 예를 들면 열 산화법에 의해, 예를 들면 막 두께 15㎚의 SiO2으로 이루어지는 보호막(82)을 형성한다.
다음에, 전면 에칭에 의해 보호막(82)을 제거한다.
다음에, 도 6의 (a)에 도시한 바와 같이, 전면에, 예를 들면 막 두께 90㎚의 SiO2으로 이루어지는 게이트 절연막(24b)을 형성한다.
다음에, 로직부의 트랜지스터가 형성되는 영역(16n, 16p)에 형성된 게이트 절연막(24b)을 제거한다.
다음에, 전면에, 예를 들면 열 산화법에 의해, 예를 들면 막 두께 15㎚의 SiO2으로 이루어지는 보호막(84)을 형성한다.
다음에, 도 6의 (b)에 도시한 바와 같이, 전면에, 예를 들면 스핀 코팅법에 의해 포토레지스트막(86)을 형성한다. 이 후, 포토리소그래피 기술을 이용하여 포토레지스트막(86)에, 로직부의 n 채널 트랜지스터가 형성되는 영역(16n)을 개구하는 개구부(88)를 형성한다.
이어서, 예를 들면 이온 주입법에 의해, 포토레지스트막(86)을 마스크로 하여 반도체 기판(10)에 p형의 도우펀트 불순물을 도입한다. 도우펀트 불순물로서는, 예를 들면 B를 이용한다. 이온 주입 조건은, 예를 들면 가속 전압 140keV, 도 우즈량 8×1O12㎝-2으로 한다. 이것에 의해, 로직부의 n 채널 트랜지스터가 형성되는 영역(16n)에 p형 웰(90)이 형성된다.
다음에, 예를 들면 이온 주입법에 의해, 포토레지스트막(96)을 마스크로 하여 반도체 기판(10)에 p형의 도우펀트 불순물을 도입한다. 도우펀트 불순물로서는, 예를 들면 B를 이용한다. 이온 주입 조건은, 예를 들면, 가속 전압 30keV, 도우즈량 3×1O12㎝-2으로 한다. 이것에 의해, 로직부의 n 채널 트랜지스터가 형성되는 영역(16n)에 채널 도핑층(92)이 형성된다. 채널 도핑층(92)은, 임계값 전압을 제어하기 위한 것이다.
다음에, 도 7의 (a)에 도시한 바와 같이, 전면에, 예를 들면 스핀 코팅법에 의해 포토레지스트막(94)을 형성한다. 이 후, 포토리소그래피 기술을 이용하여 포토레지스트막(94)에, 중고 내압부의 n 채널 트랜지스터가 형성되는 영역(18n)을 개구하는 개구부(96)를 형성한다.
다음에, 예를 들면 이온 주입법에 의해, 포토레지스트막(94)을 마스크로 하여 반도체 기판(10)에 p형의 도우펀트 불순물을 도입한다. 도우펀트 불순물로서는, 예를 들면 B를 이용한다. 이온 주입 조건은, 예를 들면, 가속 전압 45keV, 도우즈량 2×1011㎝-2으로 한다. 이것에 의해, 중고 내압부의 n 채널 트랜지스터가 형성되는 영역(18n)에 채널 도핑층(98)이 형성된다.
다음에, 도 7의 (b)에 도시한 바와 같이, 전면에, 예를 들면 스핀 코팅법에 의해 포토레지스트막(100)을 형성한다. 이 후, 포토리소그래피 기술을 이용하여 포토레지스트막(1OO)에, 중고 내압부의 n 채널 트랜지스터가 형성되는 영역(18n)을 개구하는 개구부(102)를 형성한다.
다음에, 예를 들면 이온 주입법에 의해, 포토레지스트막(100)을 마스크로 하여, 반도체 기판(10)에 n형의 도우펀트 불순물을 도입한다. 도우펀트 불순물로서는, 예를 들면 B를 이용한다. 이온 주입 조건은, 예를 들면, 가속 전압 45keV, 도우즈량 8×1011㎝-2으로 한다. 이것에 의해, 중고 내압부의 p 채널 트랜지스터가 형성되는 영역(18p)에 채널 도핑층(104)이 형성된다.
다음에, 도 8의 (a)에 도시한 바와 같이, 로직부의 트랜지스터가 형성되는 영역(16n, 16p)에 형성된 보호막(84)을 제거한다.
다음에, 로직부의 트랜지스터가 형성되는 영역(16n, 16p)에, 예를 들면 막 두께 7㎚의 SiO2으로 이루어지는 게이트 절연막(24a)을 형성한다.
다음에, 전면에, 예를 들면 CVD법에 의해 막 두께 50㎚의 비정질 실리콘막(106)을 형성한다. 비정질 실리콘막(106)은, 게이트 전극(26)을 형성하기 위한 것이다.
다음에, 전면에, 예를 들면 스핀 코팅법에 의해 포토레지스트막(108)을 형성한다. 이 후, 포토리소그래피 기술을 이용하여 포토레지스트막(108)에, 로직부(16)를 개구하는 개구부(110)를 형성한다.
다음에, 예를 들면 이온 주입법에 의해, 포토레지스트막(108)을 마스크로 하여 반도체 기판(10)에 p형의 도우펀트 불순물을 도입한다. 도우펀트 불순물로서 는, 예를 들면 B를 이용한다. 이온 주입 조건은, 예를 들면, 가속 전압 30keV, 도우즈량 2×1012㎝-2로 한다. 이것에 의해, 로직부(16)에 채널 도핑층(112)이 형성된다.
다음에, 비정질 실리콘막(106) 위에 텅스텐 실리사이드막(113)을 형성한다.
다음에, CVD법에 의해, 전면에, 예를 들면 막 두께 45㎚의 SiO2으로 이루어지는 캡막(28)을 형성한다.
다음에, 포토리소그래피 기술을 이용하여 캡막(28)을 패터닝한다.
다음에, 캡막(28)을 마스크로 하여 텅스텐 실리사이드막(113) 및 비정질 실리콘막(106)을 에칭한다. 이렇게 하여, 비정질 실리콘막(106)과 텅스텐 실리사이드막(113)으로 이루어지는 게이트 전극(26)이 형성된다(도 8의 (b) 참조).
다음에, 도 9의 (a)에 도시한 바와 같이, 전면에, 예를 들면 스핀 코팅법에 의해 포토레지스트막(114)을 형성한다. 이 후, 포토리소그래피 기술을 이용하여 포토레지스트막(114)에, 중고 내압부의 트랜지스터가 형성되는 영역(18p, 18n)을 개구하는 개구부(116)를 형성한다.
다음에, 포토레지스트막(114) 및 중고 내압부의 트랜지스터의 게이트 전극(26)을 마스크로 하여 중고 내압부의 트랜지스터의 게이트 전극(26)의 양측의 게이트 절연막(24b)을 제거한다.
다음에, 도 9의 (b)에 도시한 바와 같이, 전면에, 예를 들면 스핀 코팅법에 의해 포토레지스트막(118)을 형성한다. 이 후, 포토리소그래피 기술을 이용하여 포토레지스트막(118)에, 중고 내압부의 n 채널 트랜지스터가 형성되는 영역(18n)을 개구하는 개구부(120)를 형성한다.
다음에, 예를 들면 이온 주입법에 의해, 포토레지스트막(118) 및 게이트 전극(26)을 마스크로 하여 반도체 기판(10) 내에 n형의 도우펀트 불순물을 도입한다. 도우펀트 불순물로서는, 예를 들면 P을 이용한다. 이온 주입 조건은, 예를 들면, 가속 에너지 60∼90keV, 도우즈량 3×1012으로 한다. 이렇게 하여, 게이트 전극(26)의 양측의 반도체 기판(10) 내에, 저농도 소스 영역(42a)과 저농도 드레인 영역(42b)이 형성된다.
다음에, 도 10의 (a)에 도시한 바와 같이, 전면에, 예를 들면 스핀 코팅법에 의해 포토레지스트막을 형성한다. 이 후, 포토리소그래피 기술을 이용하여 포토레지스트막에, 중고 내압부의 p 채널 트랜지스터가 형성되는 영역(18p)을 개구하는 개구부(124)를 형성한다.
다음에, 예를 들면 이온 주입법에 의해, 포토레지스트막(122) 및 게이트 전극(26)을 마스크로 하여 반도체 기판(10) 내에 p형의 도우펀트 불순물을 도입한다. 도우펀트 불순물로서는, 예를 들면 B를 이용한다. 이온 주입 조건은, 예를 들면, 가속 에너지 45keV, 도우즈량 3×1012으로 한다. 이렇게 하여, 게이트 전극(26)의 양측의 반도체 기판(10) 내에, 저농도 소스 영역(42c)과 저농도 드레인 영역(42d)이 형성된다.
다음에, 도 10의 (b)에 도시한 바와 같이, 전면에, 예를 들면 스핀 코팅법에 의해 포토레지스트막(126)을 형성한다. 이 후, 포토리소그래피 기술을 이용하여 포토레지스트막(126)에, 로직부의 n 채널 트랜지스터가 형성되는 영역(16n)을 개구하는 개구부(128)를 형성한다.
다음에, 예를 들면 이온 주입법에 의해, 포토레지스트막(126) 및 게이트 전극(26)을 마스크로 하여 n형의 도우펀트 불순물을 도입한다. 도우펀트 불순물로서는, 예를 들면 P을 이용한다. 이온 주입 조건은, 예를 들면, 가속 전압 20keV, 도우즈량 4×1012㎝-2으로 한다. 이렇게 하여, 게이트 전극(26)의 양측의 반도체 기판(10) 내에 저농도 소스 영역(30a)과 저농도 드레인 영역(30b)이 형성된다.
다음에, 도 11의 (a)에 도시한 바와 같이, 전면에, 예를 들면 스핀 코팅법에 의해 포토레지스트막(130)을 형성한다. 이 후, 포토리소그래피 기술을 이용하여 포토레지스트막(130)에, 로직부의 p 채널 트랜지스터가 형성되는 영역(16p)을 개구하는 개구부(132)를 형성한다.
다음에, 예를 들면 이온 주입법에 의해, 포토레지스트막(130) 및 게이트 전극(26)을 마스크로 하여 p형의 도우펀트 불순물을 도입한다. 도우펀트 불순물로서는, 예를 들면 BF2 +을 이용한다. 이온 주입 조건은, 예를 들면, 가속 전압 20keV, 도우즈량 1×1013㎝-2로 한다. 이렇게 하여, 게이트 전극(26)의 양측의 반도체 기판(10) 내에, 저농도 소스 영역(30c)과 저농도 드레인 영역(30d)이 형성된다.
다음에, 예를 들면 CVD법에 의해, 막 두께 120㎚의 SiO2으로 이루어지는 절 연막을 형성한다. 이 후, 절연막을 이방성 에칭한다. 이렇게 하여, 게이트 전극(26)의 측면에 측벽 절연막(32)이 형성된다(도 11의 (b) 참조).
다음에, 도 12의 (a)에 도시한 바와 같이, 전면에, 예를 들면 스핀 코팅법에 의해 포토레지스트막(134)을 형성한다. 이 후, 포토리소그래피 기술을 이용하여 포토레지스트막(134)에 개구부(136a∼136c)를 형성한다. 개구부(136a)는 로직부의 p 채널 트랜지스터(20p)의 고농도 소스 영역(34c)과 고농도 드레인 영역(34d)을 형성하기 위한 것이다. 개구부(136b)는, 중고 내압부의 p 채널 트랜지스터(22p)의 고농도 소스 영역(44c)을 형성하기 위한 것이다. 개구부(136c)는 중고 내압부의 p 채널 트랜지스터(22p)의 고농도 드레인 영역(44d)을 형성하기 위한 것이다.
다음에, 포토레지스트막(134)을 마스크로 하여 p형의 도우펀트 불순물을 도입한다. 도우펀트 불순물로서는, 예를 들면 BF2을 이용한다. 이온 주입 조건은, 예를 들면, 가속 전압 20keV, 도우즈량 3×1015㎝-2로 한다. 이렇게 하여, 로직부의 pMOS 트랜지스터가 형성되는 영역(16p)에서, 게이트 전극(26)의 양측의 반도체 기판(10) 내에 고농도 소스 영역(34c)과 고농도 드레인 영역(34d)이 형성된다. 또한, 중고 내압부의 pMOS 트랜지스터가 형성되는 영역(18p)에서, 게이트 전극(26)의 양측의 반도체 기판(10) 내에, 고농도 소스 영역(44c)과 고농도 드레인 영역(44d)이 형성된다.
다음에, 도 12의 (b)에 도시한 바와 같이, 전면에, 예를 들면 스핀 코팅법에 의해 포토레지스트막(138)을 형성한다. 이 후, 포토리소그래피 기술을 이용하여 포토레지스트막(138)에 개구부(140a, 140b, 140c)를 형성한다. 이것에 의해, 저농도 드레인 영역(42d)의 주연부를 덮도록 포토레지스트막이 패터닝된다. 개구부(140a)는 로직부의 n 채널 트랜지스터(20n)의 고농도 소스 영역(34a)과 고농도 드레인 영역(34b)을 형성하기 위한 것이다. 개구부(140b)는 중고 내압부의 n 채널 트랜지스터(20n)의 고농도 소스 영역(44a)을 형성하기 위한 것이다. 개구부(140c)는, 중고 내압부의 n 채널 트랜지스터의 고농도 드레인 영역(44b)을 형성하기 위한 것이다.
다음에, 포토레지스트막(138)과 게이트 전극(26)을 마스크로 하여 n형의 도우펀트 불순물을 도입한다. 도우펀트 불순물로서는, 예를 들면 As를 이용한다. 이온 주입 조건은, 예를 들면, 가속 전압 30keV, 도우즈량 1×1015㎝-2로 한다. 이렇게 하여, 로직부의 n 채널 트랜지스터가 형성되는 영역(16n)에서, 게이트 전극(26)의 양측의 반도체 기판(10) 내에, 고농도 소스 영역(34a)과 고농도 드레인 영역(34b)이 형성된다. 또한, 중고 내압부의 n 채널 트랜지스터가 형성되는 영역(18n)에서, 게이트 전극(26)의 양측의 반도체 기판(10) 내에, 고농도 소스 영역(44a)과 고농도 드레인 영역(44b)이 형성된다.
다음에, 고농도 확산층에 도입된 도우펀트 불순물을 활성화하기 위한 열 처리를 행한다.
다음에, 전면에, 예를 들면 저온 플라즈마 CVD법에 의해, 막 두께 100㎚의 SiO2으로 이루어지는 절연막(38)을 형성한다.
다음에, 도 13의 (a)에 도시한 바와 같이, 전면에, 예를 들면 스핀 코팅법에 의해 포토레지스트막(142)을 형성한다. 이 후, 포토리소그래피 기술을 이용하여 포토레지스트막(142)에 개구부(144a 내지 144b)를 형성한다. 이것에 의해, 저농도 드레인 영역(42b)의 주연부를 덮도록 포토레지스트막(142)이 패터닝된다. 개구부(144a)는, 로직부의 트랜지스터가 형성되는 영역(16)과 중고 내압부의 n 채널 트랜지스터(22n)의 소스측의 영역을 개구하는 것이다. 개구부(144b)는 중고 내압부의 p 채널 트랜지스터(22p)의 소스측의 영역을 개구하는 것이다. 개구부(144c)는, 중고 내압부의 n 채널 트랜지스터(22n)의 드레인측의 실리사이드층(40d)이 형성되는 영역을 개구하는 것이다. 개구부(144c)는, 개구부(144c)의 게이트 전극(26) 측의 엣지부와 고농도 드레인 영역(44b)의 게이트 전극(26) 측의 단부와의 사이의 거리가, 예를 들면 3㎛가 되도록 형성된다. 개구부(144d)는 중고 내압부의 p 채널 트랜지스터(22p)의 드레인측의 실리사이드층(40h)이 형성되는 영역을 개구하는 것이다. 개구부(144d)는, 개구부(144d)의 게이트 전극(26) 측의 엣지부와 고농도 드레인 영역(44d)의 게이트 전극(26) 측의 엣지부와의 사이의 거리가, 예를 들면 3㎛가 되도록 형성된다.
다음에, 포토레지스트막(142)을 마스크로 하여, 절연막(38)을 이방성 에칭한다. 이렇게 하여, 측벽 절연막(32)이 형성된 게이트 전극의 측면에, 측벽 절연막(38)이 더 형성된다. 중고 내압부의 트랜지스터(22n, 22p)의 드레인측에서는, 고농도 드레인 영역(44b, 44d)의 주연부와 저농도 드레인 영역(42b, 42d)을 덮도록 절연막(38)이 남겨진다. 중고 내압부의 트랜지스터(22n, 22p)의 드레인측에 남겨진 절연막(38)은, 반도체 기판(10) 표면의 원하는 영역에만 실리사이드층(40)을 형성하기 위한 마스크로서 기능한다.
다음에, 도 13의 (b)에 도시한 바와 같이, 노출되어 반도체 기판(10)의 표면에, 예를 들면 티탄 실리사이드로 이루어지는 실리사이드막(40a∼40h)을 형성한다.
다음에, 도 14의 (a)에 도시한 바와 같이, 전면에, 예를 들면 CVD법에 의해, 막 두께 700㎚의 SiO2으로 이루어지는 층간 절연막(50)을 형성한다.
다음에, 층간 절연막(50)에, 실리사이드막(40)에 도달하는 컨택트홀(52)을 형성한다. 이 때, 실리사이드막(40) 중 주연부를 제외한 영역에 도달하도록 컨택트홀(52)을 형성한다.
다음에, 컨택트홀(52) 내에 도체 플러그(54)를 매립한다.
다음에, 예를 들면 PVD(Physical Vapor Deposition)법에 의해, 막 두께 500㎚의 Al으로 이루어지는 도전막을 형성한다. 이 후, 포토리소그래피 기술을 이용하여 도전막을 패터닝함으로써 배선(56)을 형성한다. 이렇게 하여, 도체 플러그(54)에 접속된 배선(56)이 형성된다.
이렇게 하여, 본 실시예에 따른 반도체 장치가 제조된다.
[변형예]
다음에, 본 실시예에 따른 반도체 장치의 변형예를 도 15를 참조하여 설명한다. 도 15는, 본 변형예에 따른 반도체 장치를 도시한 단면도이다.
본 변형예에 따른 반도체 장치는, 실리사이드층(40i, 40j)이 게이트 전극(26) 위에도 형성되어 있는 것에 주된 특징이 있다.
도 15에 도시한 바와 같이, 본 변형예에 따른 반도체 장치에서는, 실리사이드층(40i, 40j)이 게이트 전극(26) 위에도 형성되어 있다. 실리사이드층(40i, 40j)은, 실리사이드층(40a∼40h)을 형성하는 것과 동시에 형성하는 것이 가능하다.
이와 같이, 실리사이드층(40i, 40j)을 게이트 전극(26) 위에도 형성하도록 하여도 된다. 실리사이드층(40i, 40j)은 전기 저항이 낮기 때문에, 본 변형예에 따르면, 게이트 전극(26)의 저저항화를 도모할 수 있다.
[변형 실시예]
본 발명은 상기 실시예에 한하지 않고 각종 변형이 가능하다.
예를 들면, 상기 실시예에서는, 본 발명을 로직부의 트랜지스터와 중고 내압부의 트랜지스터가 혼재된 반도체 장치에 적용하는 경우를 예로 설명하였지만, 반드시 로직부의 트랜지스터와 중고 내압부의 트랜지스터가 혼재되어 있지 않아도 된다. 예를 들면, 중고 내압의 트랜지스터만을 갖는 반도체 장치에 본 발명을 적용하여도 된다.
또한, 상기 실시예에서는, 중고 내압부의 트랜지스터의 드레인측에 대해서만 높은 내압이 얻어지는 상기한 구조를 채용하였지만, 중고 내압부의 트랜지스터의 소스측에 대해서도 높은 내압이 얻어지는 상기한 구조를 채용하여도 된다. 단, 소스측에 대해서도 높은 내압이 얻어지는 상기한 구조를 채용한 경우에는, 소스/드레인 사이의 전기 저항이 더욱 상승하기 때문에, 소스/드레인 사이의 전기 저항을 낮게 억제하는 관점에서는, 드레인측에 대해서만 높은 내압이 얻어지는 상기한 구조 를 채용하는 것이 바람직하다.
(부기 1)
반도체 기판 위에 절연막을 개재하여 형성된 게이트 전극과,
상기 게이트 전극의 일측에 형성되고, 저농도 소스 영역과, 상기 저농도 소스 영역보다 캐리어 농도가 높은 고농도 소스 영역을 갖는 소스 영역과,
상기 게이트 전극의 다른측에 형성되고, 저농도 드레인 영역과, 상기 저농도 드레인 영역보다 캐리어 농도가 높은 고농도 드레인 영역을 갖는 드레인 영역과,
상기 소스 영역 위에 형성된 제1 실리사이드층과,
상기 드레인 영역 위에 형성된 제2 실리사이드층과,
상기 제1 실리사이드층에 접속된 제1 도체 플러그와,
상기 제2 실리사이드층에 접속된 제2 도체 플러그를 갖고,
상기 고농도 드레인 영역은, 상기 저농도 드레인 영역 중 주연부를 제외한 영역에 형성되어 있으며,
상기 제2 실리사이드층은, 상기 고농도 드레인 영역 중 주연부를 제외한 영역에 형성되어 있는 것을 특징으로 하는 반도체 장치.
(부기 2)
부기 1에 기재된 반도체 장치에 있어서,
상기 제2 도체 플러그는, 상기 제2 실리사이드층 중 주연부를 제외한 영역에 도달하도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
(부기 3)
부기 1 또는 2에 기재된 반도체 장치에 있어서,
상기 고농도 드레인 영역의 상기 게이트 전극측의 엣지부와 상기 저농도 드레인 영역의 상기 게이트 전극측의 엣지부와의 사이의 거리가, 상기 고농도 소스 영역의 상기 게이트 전극측의 엣지부와 상기 저농도 소스 영역의 상기 게이트 전극측의 엣지부와의 사이의 거리보다 긴 것을 특징으로 하는 반도체 장치.
(부기 4)
부기 1 내지 3 중 어느 하나에 기재된 반도체 장치에 있어서,
상기 제2 실리사이드층의 상기 게이트 전극측의 엣지부와 상기 고농도 드레인 영역의 상기 게이트 전극측의 엣지부와의 사이의 거리가, 상기 제1 실리사이드층의 상기 게이트 전극측의 엣지부와 상기 고농도 소스 영역의 상기 게이트 전극측의 엣지부와의 사이의 거리보다 긴 것을 특징으로 하는 반도체 장치.
(부기 5)
부기 1 내지 4 중 어느 하나에 기재된 반도체 장치에 있어서,
상기 고농도 소스 영역은, 상기 저농도 소스 영역의 주연부의 일부에도 형성되어 있는 것을 특징으로 하는 반도체 장치.
(부기 6)
부기 1 내지 5 중 어느 하나에 기재된 반도체 장치에 있어서,
상기 제1 실리사이드층은, 상기 저농도 소스 영역의 주연부의 일부에도 형성되어 있는 것을 특징으로 하는 반도체 장치.
(부기 7)
부기 1 내지 6 중 어느 하나에 기재된 반도체 장치에 있어서,
상기 제1 도체 플러그는, 상기 제1 실리사이드층 중 주연부를 제외한 영역에 도달하도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
(부기 8)
부기 1 내지 7 중 어느 하나에 기재된 반도체 장치에 있어서,
상기 저농도 드레인 영역의 상기 주연부 위 및 상기 고농도 드레인 영역의 상기 주연부 위에 형성된 다른 절연막을 더 갖고,
상기 제2 실리사이드층은, 상기 고농도 드레인 영역 중 상기 다른 절연막이 형성되어 있지 않은 영역에 형성되어 있는 것을 특징으로 하는 반도체 장치.
(부기 9)
부기 8에 기재된 반도체 장치에 있어서,
상기 게이트 전극의 측면에 형성된 측벽 절연막을 더 갖고,
상기 다른 절연막은, 상기 측벽 절연막의 측면에도 형성되어 있는 것을 특징으로 하는 반도체 장치.
(부기 10)
부기 1 내지 9 중 어느 하나에 기재된 반도체 장치에 있어서,
상기 제2 실리사이드층의 엣지부와 상기 고농도 드레인 영역의 엣지부와의 사이의 거리가, 0.1㎛ 이상인 것을 특징으로 하는 반도체 장치.
(부기 11)
부기 10에 기재된 반도체 장치에 있어서,
상기 제2 실리사이드층의 엣지부와 상기 고농도 드레인 영역의 엣지부와의 사이의 거리가, 0.5㎛ 이상인 것을 특징으로 하는 반도체 장치.
(부기 12)
부기 1 내지 11 중 어느 하나에 기재된 반도체 장치에 있어서,
상기 드레인 영역에 인접하는 소자 분리 영역을 더 갖고,
상기 고농도 드레인 영역은, 상기 소자 분리 영역으로부터 이격되도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
(부기 13)
부기 12에 기재된 반도체 장치에 있어서,
상기 고농도 소스 영역은, 상기 소자 분리 영역에 접하고 있는 것을 특징으로 하는 반도체 장치.
(부기 14)
부기 12 또는 13에 기재된 반도체 장치에 있어서,
상기 제1 실리사이드층은, 상기 소자 분리 영역에 접하고 있는 것을 특징으로 하는 반도체 장치.
(부기 15)
부기 1 내지 14 중 어느 하나에 기재된 반도체 장치에 있어서,
상기 도체 플러그의 엣지부와 상기 제2 실리사이드층의 엣지부와의 거리가, 0.3㎛ 이상인 것을 특징으로 하는 반도체 장치.
(부기 16)
부기 1 내지 15 중 어느 하나에 기재된 반도체 장치에 있어서,
상기 게이트 전극 위에 형성된 제3 실리사이드층을 더 갖는 것을 특징으로 하는 반도체 장치.
(부기 17)
반도체 기판 위에 게이트 절연막을 개재하여 게이트 전극을 형성하는 공정과,
상기 게이트 전극을 마스크로 하여, 상기 반도체 기판에 도우펀트 불순물을 도입함으로써, 상기 게이트 전극의 일측의 상기 반도체 기판에 저농도 소스 영역을 형성함과 함께, 상기 게이트 전극의 다른측의 상기 반도체 기판에 저농도 드레인 영역을 형성하는 공정과,
상기 게이트 전극의 측면에 측벽 절연막을 형성하는 공정과,
상기 저농도 드레인 영역의 주연부를 덮도록 형성된 제1 마스크와 상기 게이트 전극과 상기 측벽 절연막을 마스크로 하여, 상기 반도체 기판에 도우펀트 불순물을 도입함으로써 상기 게이트 전극의 일측의 상기 반도체 기판 내에 고농도 소스 영역을 형성함과 함께, 상기 저농도 드레인 영역 중 주연부를 제외한 영역에 고농도 드레인 영역을 형성하는 공정과,
상기 고농도 드레인 영역의 주연부를 덮도록 형성된 제2 마스크를 마스크로 하여 상기 고농도 소스 영역 위에 제1 실리사이드층을 형성함과 함께, 상기 고농도 드레인 영역 중 주연부를 제외한 영역에 제2 실리사이드층을 형성하는 공정
을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 18)
부기 17에 기재된 반도체 장치의 제조 방법에 있어서,
상기 제1 실리사이드층과 상기 제2 실리사이드층을 형성하는 공정 후, 상기 제1 실리사이드층에 접속된 제1 도체 플러그와, 상기 제2 실리사이드층에 접속된 제2 도체 플러그를 형성하는 공정을 더 갖고,
상기 제1 도체 플러그와 상기 제2 도체 플러그를 형성하는 공정에서는, 상기 제2 실리사이드층 중 주연부를 제외한 영역에 도달하도록 상기 제2 도체 플러그를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 19)
부기 18에 기재된 반도체 장치의 제조 방법에 있어서,
상기 제1 도체 플러그와 상기 제2 도체 플러그를 형성하는 공정에서는, 상기 제1 실리사이드층 중 주연부를 제외한 영역에 도달하도록 상기 제1 도체 플러그를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 20)
부기 18 또는 19에 기재된 반도체 장치의 제조 방법에 있어서,
상기 제1 실리사이드층과 상기 제2 실리사이드층을 형성하는 공정에서는,상기 게이트 전극 위에 제3 실리사이드층을 더 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
이상 설명한 바와 같이, 본 발명에 따르면, 중고 내압부의 트랜지스터의 드 레인측에서, 저농도 드레인 영역 중 주연부를 제외한 영역에 고농도 드레인 영역이 형성되어 있고, 고농도 드레인 영역 중 주연부를 제외한 영역에 실리사이드층이 형성되어 있으며, 실리사이드층 중 주연부를 제외한 영역에 도달하도록 도체 플러그가 형성되어 있고, 더구나, 고농도 드레인 영역(44)이 소자 분리 영역으로부터 이격되어 있기 때문에, 드레인측에 전압을 인가했을 때에 드레인측에 전계가 집중되는 것을 완화할 수 있다. 이 때문에, 본 발명에 따르면, 소스/드레인 영역 위에 실리사이드층을 형성하는 경우에도, 중고 내압의 트랜지스터에서의 내압을 충분히 높게 확보할 수 있다. 그와 같이, 본 발명에 따르면, 드레인측에서만 상기한 바와 같은 구성으로 되어 있기 때문에, 소스/드레인 사이의 전기 저항의 상승을 방지하면서, 높은 내압을 확보할 수 있다.

Claims (10)

  1. 반도체 기판 위에 절연막을 개재하여 형성된 게이트 전극과,
    상기 게이트 전극의 일측에 형성되고, 저농도 소스 영역과, 상기 저농도 소스 영역보다 캐리어 농도가 높은 고농도 소스 영역을 갖는 소스 영역과,
    상기 게이트 전극의 다른측에 형성되고, 저농도 드레인 영역과, 상기 저농도 드레인 영역보다 캐리어 농도가 높은 고농도 드레인 영역을 갖는 드레인 영역과,
    상기 소스 영역 위에 형성된 제1 실리사이드층과,
    상기 드레인 영역 위에 형성된 제2 실리사이드층과,
    상기 제1 실리사이드층에 접속된 제1 도체 플러그와,
    상기 제2 실리사이드층에 접속된 제2 도체 플러그를 갖고,
    상기 고농도 드레인 영역은, 상기 저농도 드레인 영역 중 주연부를 제외한 영역에 형성되어 있으며,
    상기 제2 실리사이드층은, 상기 고농도 드레인 영역 중 주연부를 제외한 영역에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제2 도체 플러그는, 상기 제2 실리사이드층 중 주연부를 제외한 영역에 도달하도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 고농도 드레인 영역의 상기 게이트 전극측의 엣지부와 상기 저농도 드레인 영역의 상기 게이트 전극측의 엣지부와의 사이의 거리가, 상기 고농도 소스 영역의 상기 게이트 전극측의 엣지부와 상기 저농도 소스 영역의 상기 게이트 전극측의 엣지부와의 사이의 거리보다 긴 것을 특징으로 하는 반도체 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 제2 실리사이드층의 상기 게이트 전극측의 엣지부와 상기 고농도 드레인 영역의 상기 게이트 전극측의 엣지부와의 사이의 거리가, 상기 제1 실리사이드층의 상기 게이트 전극측의 엣지부와 상기 고농도 소스 영역의 상기 게이트 전극측의 엣지부와의 사이의 거리보다 긴 것을 특징으로 하는 반도체 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 제2 실리사이드층의 엣지부와 상기 고농도 드레인 영역의 엣지부와의 사이의 거리가, 0.1㎛ 이상인 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 제2 실리사이드층의 엣지부와 상기 고농도 드레인 영역의 엣지부와의 사이의 거리가, 0.5㎛ 이상인 것을 특징으로 하는 반도체 장치.
  7. 제1항 또는 제2항에 있어서,
    상기 드레인 영역에 인접하는 소자 분리 영역을 더 갖고,
    상기 고농도 드레인 영역은, 상기 소자 분리 영역으로부터 이격되도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제1항 또는 제2항에 있어서,
    상기 도체 플러그의 엣지부와 상기 제2 실리사이드층의 엣지부와의 거리가, 0.3㎛ 이상인 것을 특징으로 하는 반도체 장치.
  9. 반도체 기판 위에 게이트 절연막을 개재하여 게이트 전극을 형성하는 공정과,
    상기 게이트 전극을 마스크로 하여, 상기 반도체 기판에 도우펀트 불순물을 도입함으로써 상기 게이트 전극의 일측의 상기 반도체 기판에 저농도 소스 영역을 형성함과 함께, 상기 게이트 전극의 다른측의 상기 반도체 기판에 저농도 드레인 영역을 형성하는 공정과,
    상기 게이트 전극의 측면에 측벽 절연막을 형성하는 공정과,
    상기 저농도 드레인 영역의 주연부를 덮도록 형성된 제1 마스크와 상기 게이트 전극과 상기 측벽 절연막을 마스크로 하여, 상기 반도체 기판에 도우펀트 불순물을 도입함으로써, 상기 게이트 전극의 일측의 상기 반도체 기판 내에 고농도 소스 영역을 형성함과 함께, 상기 저농도 드레인 영역 중 주연부를 제외한 영역에 고 농도 드레인 영역을 형성하는 공정과,
    상기 고농도 드레인 영역의 주연부를 덮도록 형성된 제2 마스크를 마스크로 하여 상기 고농도 소스 영역 위에 제1 실리사이드층을 형성함과 함께, 상기 고농도 드레인 영역 중 주연부를 제외한 영역에 제2 실리사이드층을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 제1 실리사이드층과 상기 제2 실리사이드층을 형성하는 공정 후, 상기 제1 실리사이드층에 접속된 제1 도체 플러그와, 상기 제2 실리사이드층에 접속된 제2 도체 플러그를 형성하는 공정을 더 포함하며,
    상기 제1 도체 플러그와 상기 제2 도체 플러그를 형성하는 공정에서는, 상기 제2 실리사이드층 중 주연부를 제외한 영역에 도달하도록 상기 제2 도체 플러그를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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