CN1494165A - 半导体器件及其制造方法 - Google Patents

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Abstract

半导体器件包括：形成在半导体衬底10上的栅极26，有轻掺杂源区42a和重掺杂源区44a的源区45a，有轻掺杂漏区42b和重掺杂漏区44b的漏区45b，源区上的第一硅化物层40c，漏区上的第二硅化物层40d，连接到第一硅化物层的第一导体栓54和连接到第二硅化物层的第二导体栓54。重掺杂漏区形成在轻掺杂区的除了其周边以外的区域中，第二硅化物层形成在重掺杂漏区的除了其周边以外的区域中，这样，当漏区加电压时可以减轻漏区上的电场集中。这样，即使用形成在源/漏区的硅化物层，也可以确保高耐压晶体管的高耐压。而且，只有漏区具有上述结构，能防止源－漏电阻增加，以保证高耐压。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法，特别涉及具有高耐压晶体管的半导体器件及其制造方法。
背景技术
在有机EL面板、LCD驱动器、喷墨打印机等中，通常为了使它们具有的高操作速度，注意到在同一衬底上混合安装逻辑晶体管以及高耐压晶体管。
下面参见图16介绍已经提出的具有混合安装的逻辑晶体管以及高耐压晶体管的半导体器件。图16是已提出的半导体器件的剖视图。在图16中，在图的左侧显示出了逻辑区，在图的右侧显示出了高耐压区。
用于限定元件区212a、212b的元件隔离区214形成在半导体衬底210的表面上。在逻辑区216的元件区212a中，形成具有栅极226、源区236a和漏区236b的较低耐压的晶体管220。源区236a具有轻掺杂源区230a和重掺杂源区234a。漏区236b具有轻掺杂漏区230b和重掺杂漏区234b。另一方面，在高耐压区218的源区212b中，形成具有栅极226、源区245a和漏区245b的相对高耐压晶体管222。源区245a具有轻掺杂源区242a和重掺杂源区244a。漏区245b具有轻掺杂漏区242b和重掺杂漏区244b。层间绝缘膜250形成在其上具有晶体管220、222的半导体衬底210上。导体栓254形成在层间绝缘膜250中，并分别向下到达源区236a、245a和漏区236a、245b。互连形成在层间绝缘膜250上，并连接到导体栓254。
其中逻辑晶体管220、以及高耐压晶体管222混合形成在一个相同衬底上，有助于电子器件的更高的操作速度。
近年来，半导体器件日益微型化。然而，简单地使半导体器件微型化将导致接触电阻和源/漏中的薄层电阻增加。作为解决这一问题的措施通常是在栅极长度较低例如为0.35μm的逻辑晶体管中，在源/漏区上形成硅化物层，以便降低接触电阻和源/漏中的薄层电阻。
下面参照图17介绍具有形成在源/漏区上的硅化物层的另一种已提出的半导体器件。图17是另一种已提出的半导体器件的剖视图。
如图17所示，硅化物层240分别形成在重掺杂源区234a、244a和重掺杂漏区234b、244b上。
图17中所示的另一已提出的半导体器件，其中硅化物层240形成在源漏区上可以使半导体器件微型化，同时降低了接触电阻源/漏中的薄层电阻。
专利参见文献1还公开了具有形成在源/漏区上的硅化物层的半导体器件。
下面的参考文献公开了本发明的背景技术。
[专利参考文献1]
日本专利申请特许公开No.平11-126900的说明书
[专利参考文献2]
日本专利申请特许公开No.平9-260590的说明书
然而，图16中所示的已提出的半导体器件不能确保高耐压晶体管具有足够耐压。在专利参考文献1中提出的半导体器件不能确保晶体管具有足够高的耐压。
这里，可以建议硅化物层只形成在逻辑晶体管的源/漏扩散层上，在高耐压晶体管中不形成硅化物层，但是绝缘膜覆盖其源/漏扩散层。然而，在这种情况下，难以获得高耐压晶体管的良好接触，并且高耐压晶体管中的接触电阻和薄层电阻非常高。
发明内容
本发明的目的是提供一种半导体器件及其制造方法，即使在源/漏区上形成硅化物层的情况下，也能确保这种半导体器件具有足够的耐压。
根据本发明的一个方案，提供一种半导体器件，包括：形成在半导体衬底上的栅极，并且衬底与栅极之间形成有绝缘膜；形成在栅极一侧的源区，并具有轻掺杂源区和载流子浓度比轻掺杂源区高的重掺杂源区；形成在栅极另一侧的漏区，并具有轻掺杂漏区和载流子浓度比轻掺漏区高的重掺杂漏区；形成在源区上的第一硅化物层；形成在漏区上的第二硅化物层；连接到第一硅化物层上的第一导体栓；以及连接到第二硅化物层的第二导体栓，重掺杂漏区形成在轻掺杂漏区的除了其周边部分以外的区域中，第二硅化物层形成在重掺杂漏区的除了其周边部分以外的区域中。
根据本发明的另一方案，提供一种半导体器件的制造方法，包括以下步骤：在半导体衬底上形成栅极，且衬底与栅极之间形成栅极绝缘膜；用栅极作掩模，向半导体衬底中注入杂质，以便在栅极一侧的半导体衬底中形成轻掺杂源区和在栅极另一侧的半导体衬底中形成轻掺杂漏区；在栅极的侧壁上形成侧壁绝缘膜；利用覆盖轻掺杂漏区的周边区域、栅极和侧壁绝缘膜的第一掩模作掩模，向半导体衬底中注入杂质，在栅极一侧的半导体衬底中形成重掺杂源区和在除了其周边区域以外的轻掺杂漏区的区域中形成重掺杂漏区；以及利用覆盖重掺杂漏区的周边区域形成的第二掩模，在重掺杂源区上形成第一硅化物层，和在除了其周边区域以外的重掺杂漏区的区域中形成第二硅化物层。
根据本发明，在高耐压晶体管的漏区中，在轻掺杂漏区的除了周边区域以外的区域中形成重掺杂漏区，硅化物层形成在除了周边区域以外的重掺杂漏区的区域中，导体栓向下形成直到除了其周边部分以外的硅化物层的部分上，并且重掺杂漏区44与元件隔离区隔开，由此当电压施加于漏区时，可以减轻漏区上的电场的集中。这样，根据本发明，即使利用形成在源/漏区上的硅化物层，也能确保高耐压晶体管具有足够高的耐压。而且，根据本发明，只有漏区具有上述结构，由此可以防止源-漏电阻增加，同时可以保证高耐压。
附图说明
图1是根据本发明一个实施例的半导体器件的剖视图。
图2A和2B是根据本发明实施例的半导体器件的剖视图和平面图。
图3A和3B是在制造半导体器件的方法步骤中根据本发明实施例的半导体器件的剖视图，显示出了制造方法(部分1)。
图4A和4B是在制造半导体器件的方法步骤中根据本发明实施例的半导体器件的剖视图，显示出了制造方法(部分2)。
图5A和5B是在制造半导体器件的方法步骤中根据本发明实施例的半导体器件的剖视图，显示出了制造方法(部分3)。
图6A和6B是在制造半导体器件的方法步骤中根据本发明实施例的半导体器件的剖视图，显示出了制造方法(部分4)。
图7A和7B是在制造半导体器件的方法步骤中根据本发明实施例的半导体器件的剖视图，显示出了制造方法(部分5)。
图8A和8B是在制造半导体器件的方法步骤中根据本发明实施例的半导体器件的剖视图，显示出了制造方法(部分6)。
图9A和9B是在制造半导体器件的方法步骤中根据本发明实施例的半导体器件的剖视图，显示出了制造方法(部分7)。
图10A和10B是在制造半导体器件的方法步骤中根据本发明实施例的半导体器件的剖视图，显示出了制造方法(部分8)。
图11A和11B是在制造半导体器件的方法步骤中根据本发明实施例的半导体器件的剖视图，显示出了制造方法(部分9)。
图12A和12B是在制造半导体器件的方法步骤中根据本发明实施例的半导体器件的剖视图，显示出了制造方法(部分10)。
图13A和13B是在制造半导体器件的方法步骤中根据本发明实施例的半导体器件的剖视图，显示出了制造方法(部分11)。
图14A和14B是在制造半导体器件的方法步骤中根据本发明实施例的半导体器件的剖视图，显示出了制造方法(部分12)。
图15是根据本发明实施例的半导体器件的改型的剖视图。
图16是已提出的半导体器件的剖视图。
图17是已提出的其它半导体器件的剖视图。
具体实施方式
下面参照图1-14B介绍根据本发明的一个实施例的半导体器件及其制造方法。图1是根据本例的半导体器件的剖视图。图2是根据本例的半导体器件的剖视图和平面图。图3A-14B是在制造半导体器件的方法步骤中根据本实施例的半导体器件的剖视图，显示出了制造方法。
(半导体器件)
首先，参照图1-2B介绍根据本例的半导体器件。图1示出了在逻辑区中的晶体管以及高耐压区中的晶体管，它们形成根据本例的半导体器件。逻辑区示于图1的左侧，高耐压区示于图1的右侧。图2A和2B示出了形成根据本例的半导体器件的高耐压区中的晶体管。图2A是其剖视图，图2B是其平面图。
如图1所示，在半导体衬底10上形成用于限定元件区12a、12b的元件隔离区14。
逻辑晶体管20形成在逻辑区16的元件区12a中。逻辑晶体管20的耐压较低。
在高耐压区18的元件区12b中，形成高耐压晶体管。
然后，将介绍形成在逻辑区16中的晶体管20。
如图1所示，栅极26在半导体衬底10上，并且，栅极与衬底之间形成有栅极绝缘膜24a。覆盖膜28形成在栅极26上。
在栅极26两侧上的半导体衬底10中形成轻掺杂区30，具体而言，是形成轻掺杂源区30a和轻掺杂漏区30b。
在栅极26的侧壁上形成侧壁绝缘膜32。
在形成在栅极26的侧壁上的侧壁绝缘膜32的两侧的半导体衬底10中，形成重掺杂区34，具体地说，是形成重掺杂源区34a和重掺杂漏区34b。轻掺杂源区30a和重掺杂源区34a形成源区36a。轻掺杂漏区30b和重掺杂漏区34b形成漏区36b。
在上述侧壁绝缘膜的侧壁上进一步形成侧壁绝缘膜38。
分别在源区36a和漏区36b上形成硅化物层40a、40b。
这样，构成了在逻辑区16中的晶体管20。
下面介绍形成在高耐压区18中的晶体管22。
栅极26形成在半导体衬底10上，并且，衬底与栅极之间形成有栅极绝缘膜24b。在高耐压区中的晶体管22的栅极绝缘膜24b比逻辑区的晶体管20的栅极绝缘膜24a厚。侧壁绝缘膜32形成在栅极26的侧壁上。
轻掺杂源区42a和轻掺杂漏区42b形成在栅极26两侧的半导体衬底10中。
在栅极26两侧上的半导体衬底10中形成重掺杂区44，具体而言，是形成重掺杂源区44a和重掺杂漏区44b，并且侧壁绝缘膜32形成在栅极26的侧壁上。轻掺杂漏区42b和重掺杂漏区44b构成漏区45b。
如图2B所示，重掺杂漏区44b形成在轻掺杂漏区42b的除了其周边区域以外的区域中。换言之，形成被轻掺杂漏区42b包含的重掺杂漏区44b。重掺杂漏区44b的边缘与轻掺杂漏区42b的边缘隔开，这将减轻电场的集中。
重掺杂源区44a形成在轻掺杂源区42a的边缘处。换言之，重掺杂源区44a不被轻掺杂源区42a包含。
在本例中，重掺杂漏区44b的边缘与轻掺杂漏区42b的边缘隔开。这是因为存在施加高电压可能导致漏区绝缘击穿的风险。另一方面，不施加高电压的源区没有绝缘击穿的危险。重掺杂源区44a的边缘与轻掺杂源区42a的边缘不必隔开。
在栅极26一侧上的重掺杂漏区44b的边缘和在栅极26一侧上的轻掺杂漏区42b的边缘之间的距离d1例如为3μm。另一方面，在栅极26一侧上的重掺杂源区44a的边缘与在栅极26一侧上的轻掺杂源区42a的边缘之间的距离d2例如为0.1μm。就是说，在本实施例中，在栅极一侧上的重掺杂漏区的边缘与在栅极一侧上的轻掺杂漏区的边缘之间的距离d1大于在栅极一侧上的重掺杂源区的边缘和在栅极一侧上的轻掺杂源区的边缘之间的距离d2。
在本例中，在栅极26一侧上的重掺杂漏区44b的边缘与在栅极26一侧上的轻掺杂漏区42b的边缘之间的距离d1为3μm。然而，d1不限于3μm，可以根据需要的耐压适当设定。
在本例中，在栅极26一侧上的重掺杂源区44a的边缘与在栅极26一侧上的轻掺杂源区42a的边缘之间的距离d2为0.1μm。然而，d2不限于0.1μm，可以根据需要的耐压适当设定。
在本例中，在栅极26一侧上的重掺杂漏区44b的边缘与在栅极26一侧上的轻掺杂漏区42b的边缘之间的距离d1大于在栅极26一侧上的重掺杂源区44a的边缘与在栅极一侧上的轻掺杂源区42a的边缘之间的距离d2的原因如下。
就是说，通过在栅极26一侧上的重掺杂漏区44b的边缘与在栅极26一侧上的轻掺杂漏区42b的边缘之间的距离d1以及在栅极26一侧上的重掺杂源区44a的边缘与在栅极一侧上的轻掺杂源区42a的边缘之间的距离d2加长，使源/漏电阻增加。不仅在栅极26一侧上的重掺杂漏区44b的边缘和在栅极26一侧上的轻掺杂漏区42b的边缘之间的距离d1而且在栅极26一侧上的重掺杂源区44a的边缘和在栅极一侧上的轻掺杂源区42a的边缘之间的距离d2都设置得长，将使源/漏电阻升高很多。另一方面，由于耐压不施加于源区，在栅极26一侧上的轻掺杂源区42a的边缘与在栅极26一侧上的重掺杂源区44a的边缘之间的距离，和栅极26一侧上的轻掺杂源区42a的边缘与栅极26一侧上的重掺杂源区44a的边缘之间的距离不必设定得长。然后，在本例中，在漏区中，只有在栅极26一侧上的轻掺杂漏区42b的边缘与在栅极26一侧上的重掺杂漏区44b的边缘之间的距离d1设定得长。这样，根据本例，抑制了高耐压晶体管22的源-漏电阻的增加，同时可确保具有高耐压。
重掺杂漏区44b的边缘与元件隔离区14的边缘之间的距离d3例如为3μm。重掺杂漏区44b的边缘与元件隔离区14的边缘之间的距离d3设定为等于栅极26一侧上的重掺杂漏区44b的边缘与栅极26一侧上的轻掺杂漏区42b的边缘之间的距离d1。另一方面，重掺杂源区44a的边缘与元件隔离区14的边缘相邻。在本例中，重掺杂漏区44b和元件隔离区14之间的距离d3大，以可以确保高耐压晶体管22具有的高耐压。另一方面，高电压不施加于源区，这就不必使重掺杂源区44a和元件隔离区14互相隔开。
在本例中，重掺杂漏区44b和元件隔离区14之间的距离d3设定为3μm。距离d3不限于3μm，可以按需要的耐压适当设定距离d3的长度。
在形成在栅极26上的侧壁绝缘膜32上进一步形成侧壁绝缘膜38。在漏区一侧的半导体衬底10上形成绝缘膜38。绝缘膜38用作形成硅化物层40的掩模。绝缘膜38由一种和与侧壁绝缘膜相同的绝缘膜形成。
在绝缘膜38中形成开口46，向下直到总掺杂漏区44b为止。
硅化物层40c、40d形成在半导体衬底10的露出表面上。硅化物层40d只形成在漏区的开口46中。如图2B所示，硅化物层40d形成在重掺杂漏区44d的除了其周边部分以外的区域中。栅极26一侧上的硅化物层40d的边缘与栅极26一侧的重掺杂漏区44b的边缘之间的距离d4例如约为1μm。
在本例中，栅极26一侧上的硅化物层40d的边缘与栅极26一侧的重掺杂漏区44b的边缘之间的距离d4约为1μm，但是不限于1μm。将栅极26一侧上的硅化物层40d的边缘与栅极26一侧的重掺杂漏区44b的边缘之间的距离d4设定为0.1μm以上，可以一定程度地减轻电场的集中并保证具有一定的高耐压。当栅极26一侧上的硅化物层40d的边缘与栅极26一侧的重掺杂漏区44b的边缘之间的距离d4设定为0.5μm以上时，可以进一步减轻电场的集中，并且相应地可以保证高耐压。
源区中的硅化物层40c形成在重掺杂源区44a的边缘上。这是因为不必减轻不施加电压的源区的电场集中。
这样，构成了高耐压晶体管22。
在其上形成晶体管20、22的半导体衬底10的整个表面上形成层间绝缘膜50。
接触孔52形成在层间绝缘膜50中，并向下到达硅化物层40a-40d。导体栓54被掩埋在接触孔52中。互连层56形成在其中掩埋了导体栓54的层间绝缘膜50上。
导体栓54形成在硅化物层40a-40d的除了周边部分以外的部分中。在高耐压晶体管22的漏区中，导体栓54的边缘和硅化物层40d的边缘之间的距离d5例如为0.3μm或以上。在本例中，导体栓54向下形成直达到硅化物层40d的除了周边部分以外的部分，以便在高耐压晶体管22的漏区中可以减轻电场的集中，并且可以保证高耐压。
在不施加电压的源区中，不必使硅化物层40c的边缘和导体栓54的边缘之间的距离很大。
根据本实施例的半导体器件的特征在于在高耐压晶体管22的漏区中，重掺杂漏区44b形成在轻掺杂漏区42b的除了其周边部分以外的部分中，硅化物层40d形成在重掺杂漏区44b的除了周边部分以外的区域中，导体栓54向下形成直到硅化物层40d的除了周边部分以外的部分，并且重掺杂漏区44b与元件隔离区14隔开。
在图16中所示的另一现有的半导体器件中，电场集中在高耐压晶体管的漏区上，并且不能获得高耐压。
与此相反，根据本例，当高电压施加于如上所述构成的漏区时，可以减轻电场在漏区上的集中。这样，根据本实施例，甚至利用形成在源/漏区上的硅化物层，就可以使高耐压晶体管中的耐压足够高。此外，根据本例，只有漏区具有上述结构，由此可以防止源-漏电阻增加同时保证高耐压。
上述专利参考文献1公开了一种半导体器件，其中形成双侧壁绝缘膜，硅化物层形成在重掺杂源/漏区中，与栅极隔开，并且导体栓向下形成直到硅化物层。在专利参考文献1中公开的半导体器件与根据本例的半导体器件不同的地方在于，在前者中，重掺杂漏区也形成在轻掺杂漏区的边缘上，硅化物层也形成在重掺杂漏区的边缘上，并且重掺杂漏区不与元件隔离区隔开。在专利参考文献1中所述的半导体器件不能充分地减轻电场在漏区的集中，并且不能保证足够的耐压。
(制造半导体器件的方法)
接着，参照图3A-14B介绍根据本例的半导体器件的制造方法。
首先，如图3A所示，分别在其中要形成逻辑n沟道晶体管的区域16n、其中要形成逻辑p沟道晶体管的区域16p、其中要形成高耐压区的n沟道晶体管的区域18n、以及其中要形成高耐压区的p沟道晶体管的区域18p中形成掩模58。掩模58的材料例如可以是SiN。掩模58的厚度可以为例如120nm。
然后，如图3B所示，例如通过旋涂法在整个表面上形成光刻胶膜60。然后，通过光刻法形成用于打开高耐压区的p沟道晶体管的区域18p的开口62。
之后，用光刻胶膜60作掩模，通过例如离子注入法在半导体衬底中注入n型杂质。作为杂质，例如可使用P(磷)。离子注入的条件例如为180keV加速电压和6×1012cm-2剂量。由此在用于高耐压区的p沟道晶体管的区域18p中的半导体衬底10中形成n型阱63。
接着，通过热处理激活被注入到n型阱63中的杂质。
然后，如图4A所示，通过例如旋涂法在整个表面上形成光刻胶膜64。然后，在光刻胶膜64中形成用于打开要形成逻辑区的p沟道晶体管的区域16p的开口66。
然后，用光刻胶膜64作掩模，通过例如离子注入法向半导体衬底中注入n型杂质。杂质例如为P。离子注入的条件例如为180keV加速电压和1.5×1013cm-2剂量。由此在用于要形成逻辑区的p沟道晶体管的区域16p中的半导体衬底10中形成n型阱68。
之后，进行热处理，以便激活被注入到n型阱68中的杂质。
接着，如图4B所示，例如通过旋涂法在整个表面上形成光刻胶膜70。然后，通过光刻法在光刻胶膜70中形成开口72，向下直到半导体衬底10。开口72是用于形成高耐压区的n沟道晶体管22n的沟道停止层74(见图14B)。
然后，用光刻胶膜70作掩模，通过例如离子注入法向半导体衬底中注入p型杂质。杂质例如为B(硼)。离子注入的条件例如为20keV加速电压和5×1014cm-2剂量。由此形成高耐压区的n沟道晶体管22n的沟道停止层74。
接着，如图5A所示，通过例如旋涂法在整个表面上形成光刻胶膜76。然后，通过光刻法在光刻胶膜76中形成开口78，向下直到半导体衬底10。开口78是用于形成高耐压区的p沟道晶体管22p的沟道停止层80(见图14B)。
然后，用光刻胶膜76作掩模，通过例如离子注入法向半导体衬底中注入n型杂质。杂质例如为P。离子注入的条件例如为60keV加速电压和2.5×1013cm-2剂量。由此形成高耐压区的p沟道晶体管22p的沟道停止层80。
接着，如图5B所示，通过例如LOCOS(局部硅氧化)在半导体衬底10上形成元件隔离区14。
然后，除去掩模58。
接着，例如通过热氧化在整个表面上形成例如15nm厚的SiO2膜的保护膜82。
然后，通过刻蚀整个表面除去保护膜82。
接着，如图6A，在整个表面上形成例如90nm厚的SiO2膜的栅极绝缘膜24b。
然后，除去形成在用于其中要形成逻辑晶体管的区域16n、16p中的栅极绝缘膜24b。
接着，在整个表面上形成例如15nm厚的SiO2膜的保护膜84。
然后，如图6B所示，例如通过旋涂法在整个表面上形成光刻胶膜86。接着，在光刻胶膜86中形成开口88，用于打开其中要形成逻辑区的n沟道晶体管的区域16n。
接下来，用光刻胶膜86作掩模，通过例如离子注入向半导体衬底10注入p型杂质。杂质例如为B。离子注入的条件例如为140keV加速电压和8×1012cm-2剂量。由此在要形成逻辑区的n沟道晶体管的区域16n中形成p型阱90。
然后，用光刻胶膜96作掩模，通过例如离子注入向半导体衬底10注入p型杂质。杂质例如为B。离子注入的条件例如为30keV加速电压和3×1012cm-2剂量。由此在要形成逻辑区的n沟道晶体管的区域16n中形成沟道掺杂层92。沟道掺杂层92用于控制阈值电压。
接着，如图7A所示，例如通过旋涂法在整个表面上形成光刻胶膜94。然后，通过光刻在光刻胶膜94中形成开口96，用于打开其中要形成高耐压的n沟道晶体管的区域18n。
然后，用光刻胶膜94作掩模，通过例如离子注入向半导体衬底10注入p型杂质。杂质例如为B。离子注入的条件例如为45keV加速电压和2×1011cm-2剂量。由此在用于要形成高耐压区的n沟道晶体管的区域18n中形成沟道掺杂层98。
然后，如图7B所示，例如通过旋涂法在整个表面上形成光刻胶膜100。然后，在光刻胶膜100中形成开口102，用于打开其中要形成高耐压的n沟道晶体管的区域18n。
接着，用光刻胶膜100作掩模，通过例如离子注入向半导体衬底10注入n型杂质。杂质例如为B。离子注入的条件例如为45keV加速电压和8×1011cm-2剂量。由此在用于要形成高耐压区的p沟道晶体管的区域18p中形成沟道掺杂层104。
然后，如图8A所示，除去形成在用于要形成逻辑晶体管的区域16n、16p中的保护膜84。
之后，在用于要形成逻辑晶体管的区域16n、16p中形成例如厚度为7nm的栅极绝缘膜24a。
然后，例如通过CVD在整个表面上形成50nm厚的已掺杂的非晶硅膜106。
然后，例如通过旋涂法在整个表面上形成光刻胶膜108。然后，通过光刻在光刻胶膜108中形成用于打开逻辑区16的开口110。
接着，用光刻胶膜108作掩模，通过例如离子注入向半导体衬底10注入p型杂质。杂质例如为B。离子注入的条件例如为30keV加速电压和2×1012cm-2剂量。由此在逻辑区16中形成沟道掺杂层112。
然后，在非晶硅膜106中形成硅化钨膜113。
接着，通过CVD法在整个表面上形成例如45nm厚的SiO2膜的覆盖膜28。
然后，通过光刻对覆盖膜28进行构图。
接着，用覆盖膜28作掩模，刻蚀硅化钨膜113和已掺杂的非晶硅膜106。由此栅极26有非晶硅膜106和硅化钨膜113形成(见图8B)。
然后，如图9A所示，通过例如旋涂法在整个表面上形成光刻胶膜114。接着，通过光刻在光刻胶膜114中形成开口116，用于打开用于在其中要形成高耐压晶体管的区域18p、18n。
接着，用光刻胶膜114和高耐压晶体管区的栅极26作掩模，在高耐压晶体管的栅极两侧上形成栅极绝缘膜24b。
然后，如图9B所示，通过例如旋涂在整个表面上形成光刻胶膜118。接着，通过光刻在光刻胶膜118中形成开口116，用于打开用于高耐压区的n沟道晶体管的区域18n。
接着，用光刻胶膜118和栅极26作掩模，通过例如离子注入向半导体衬底10注入n型杂质。杂质例如为P(磷)。离子注入的条件例如为60-90keV加速电压和3×1012cm-2剂量。由此在栅极26两侧的半导体衬底10中形成轻掺杂源区42a和轻掺杂漏区42b。
然后，如图10A所示，通过例如旋涂法在整个表面上形成光刻胶膜。接着，通过光刻在该光刻胶膜中形成开口124，用于打开用于其中要形成高耐压区的p沟道晶体管的区域18p。
接着，用光刻胶膜122和栅极26作掩模，通过例如离子注入向半导体衬底10注入n型杂质。杂质例如为B。离子注入的条件例如为45keV加速电压和3×1012cm-2剂量。由此在栅极26两侧的半导体衬底10中形成轻掺杂源区42c和轻掺杂漏区42d。
然后，如图10B所示，通过例如旋涂法在整个表面上形成光刻胶膜126。接着，通过光刻在光刻胶膜126中形成开口128，用于打开用于其中要形成逻辑区的n沟道晶体管的区域16n。
接着，用光刻胶膜126和栅极26作掩模，通过例如离子注入向半导体衬底10注入n型杂质。杂质例如为P。离子注入的条件例如为20keV加速电压和4×1013cm-2剂量。由此在栅极26两侧的半导体衬底10中形成轻掺杂源区30a和轻掺杂漏区30b。
然后，如图11A所示，通过例如旋涂法在整个表面上形成光刻胶膜130。接着，通过光刻在光刻胶膜130中形成开口132，用于打开其中要形成逻辑区的p沟道晶体管的区域16p。
接着，用光刻胶膜130和栅极26作掩模，通过例如离子注入向半导体衬底10注入p型杂质。杂质例如为BF2 +。离子注入的条件例如为20keV加速电压和1×1013cm-2剂量。由此在栅极26两侧的半导体衬底10中形成轻掺杂源区30c和轻掺杂漏区30d。
然后，通过例如CVD法形成120nm厚的SiO2绝缘膜。然后，各向异性刻蚀绝缘膜。由此在栅极26的侧壁上形成侧壁绝缘膜32(见图11B)。
接着，通过例如旋涂法在整个表面上形成光刻胶膜134。然后，通过光刻在光刻胶膜134中形成开口136a-136c。开口136a用于形成逻辑区的p沟道晶体管20p的轻掺杂源区34c和重掺杂漏区34d。开口136b用于形成高耐压区的p沟道晶体管22p的重掺杂源区44c。开口136c用于形成高耐压区的p沟道晶体管22p的重掺杂漏区44d。
然后，用光刻胶膜134作掩模，注入p型杂质。杂质例如为BF2。离子注入的条件例如为20keV加速电压和3×1015em-2剂量。由此在逻辑区的p沟道MOS晶体管的区域16p中在栅极26两侧的半导体衬底10中形成重掺杂源区34c和重掺杂漏区34d。在高耐压区的p沟道晶体管的区域18p中，在栅极26两侧的半导体衬底10中形成重掺杂源区44c和重掺杂漏区44d。
接着，如图12B所示，通过例如旋涂法在整个表面上形成光刻胶膜138。然后，通过光刻在光刻胶膜138中形成开口140a-140c。由此对该光刻胶膜进行构图，以覆盖轻掺杂漏区42d的周边部分。开口140a用于形成逻辑区的n沟道晶体管20n的重掺杂源区34a和重掺杂漏区34b。开口140b用于形成高耐压区的n沟道晶体管的重掺杂源区44a。开口140c用于形成高耐压区的n沟道晶体管的重掺杂漏区44b。
然后，用光刻胶膜138和栅极26作掩模，注入n型杂质。杂质例如为As(砷)。离子注入的条件例如为30keV加速电压和1×1015cm-2剂量。由此在要形成逻辑区的n沟道晶体管的区域16n中在栅极26两侧的半导体衬底10中形成重掺杂源区34a和重掺杂漏区34b。在栅极26两侧的半导体衬底10中形成重掺杂源区44a和重掺杂漏区44b。
接着，进行热处理，激活被引入重扩散层中的杂质。
然后，通过例如低温等离子体CVD法在整个表面上形成100nm厚的SiO2膜的绝缘膜38。
然后，如图13A所示，通过例如旋涂法在整个表面上形成光刻胶膜142。然后，通过光刻在光刻胶膜142中形成开口144a-144d。由此对该光刻胶膜142进行构图，以覆盖轻掺杂漏区42b的周边部分。开口144a用于打开其中要形成逻辑区的晶体管的区域16以及高耐压区的n沟道晶体管22n的源一侧区域。开口144b用于打开高耐压区的p沟道晶体管22p的源一侧区域。开口144c用于打开高耐压区的n沟道晶体管22n的漏侧硅化物层40d的区域。开口144c如此形成，以使栅极26一侧上的开口144c的边缘和栅极26一侧上的重掺杂漏区44b的边缘之间的距离例如为3μm。开口144d用于打开用于高耐压的p沟道晶体管22p的漏侧硅化物层40h的区域。开口144d如此形成，使得栅极26一侧上的开口144d的边缘和栅极26一侧上的重掺杂漏区44d的边缘之间的距离例如为3μm。
然后，用光刻胶膜142作掩模，各向异性刻蚀绝缘膜38。在其上形成有侧壁绝缘膜32的栅极的侧壁上进一步形成侧壁绝缘膜38。在高耐压区的晶体管22n、22p的漏极一侧，留下侧壁绝缘膜38，覆盖重掺杂漏区44b、44d和轻掺杂漏区42b、42d。留在高耐压区的晶体管22n、22p的漏极侧的绝缘膜38用作只在半导体衬底10的表面的要求区域中形成硅化物层40的掩模。
接着，如图13B所示，在半导体衬底10的露出表面上形成例如硅化钛的硅化物层40a-40h。
然后，如图14a所示，例如通过CVD法在整个表面上形成700nm厚的SiO2膜的层问绝缘膜50。
接着，在层间绝缘膜50中向下直到硅化物膜40形成接触孔52。此时，接触孔52向下形成直到硅化物膜40的除了其周边部分的区域。
然后，在接触孔52中埋入导体栓54。
接着，例如通过PVD(物理汽相淀积)法形成500nm厚的Al膜的导体膜。然后，通过光刻对导体膜进行构图，形成互连56。如此形成互连56，以便连接到导体栓54。
这样，就制造了根据本例的半导体器件。
(改型)
接着，参照图15介绍根据本例的半导体器件的改型。图15是根据本例的半导体器件的剖视图。
根据本改型的半导体器件的特征主要在于还在栅极26上形成硅化物层40i、40j。
如图15所示，在根据本改型的半导体器件中，硅化物层40i、40j形成在栅极26上。硅化物层40i、40j可以与形成硅化物层40a-h同时形成。
如上所述，硅化物层40i、40j也可以形成在栅极26上。根据本改型，电阻很低的硅化物层40i、40j可以降低栅极26的电阻。
[改型]
本发明不限于上述示例，本发明可以覆盖各种改型。
例如，在上述实施例中，本发明适用于具有逻辑晶体管以及混合形成的高耐压晶体管的晶体管的半导体器件。然而，逻辑晶体管以及高耐压区的晶体管基本上不混合。本发明可适用于例如具有高耐压晶体管的半导体器件。
上述实施例采用上述结构，只在高耐压晶体管的漏区就能获得高耐压。然而，在上述结构中，在高耐压晶体管的源区也可获得高耐压。然而，当采用上述结构时，其中在源区也可获得高耐压，源-漏电阻进一步升高。在使源-漏电阻低的情况下，优选采用上述结构，其中只在漏区可获得高耐压。

Claims (20)

1、一种半导体器件，包括：
形成在半导体衬底上的栅极，且其间形成有绝缘膜；
形成在栅极一侧的源区，并具有轻掺杂源区和载流子浓度比轻掺杂源区高的重掺杂源区；
形成在栅极另一侧的漏区，并具有轻掺杂漏区和载流子浓度比轻掺漏区高的重掺杂漏区；
形成在源区上的第一硅化物层；
形成在漏区上的第二硅化物层；
连接到第一硅化物层上的第一导体栓；以及
连接到第二硅化物层的第二导体栓，
重掺杂漏区形成在轻掺杂漏区的除了其周边部分以外的区域中，
第二硅化物层形成在重掺杂漏区的除了其周边部分以外的区域中。
2、根据权利要求1的半导体器件，其中，第二导体栓向下形成直到除了其周边部分的一部分第二硅化物层。
3、根据权利要求1的半导体器件，其中，栅极一侧上的重掺杂漏区的边缘与栅极一侧上的轻掺杂漏区的边缘之间的距离大于栅极一侧上的重掺杂源区的边缘与栅极一侧上的轻掺杂源区的边缘之间的距离。
4、根据权利要求1的半导体器件，其中，栅极一侧上的第二硅化物层的边缘与栅极一侧上的重掺杂漏区的边缘之间的距离大于栅极一侧上的第一硅化物层的边缘与栅极一侧上的重掺杂源区的边缘之间的距离。
5、根据权利要求1的半导体器件，其中，重掺杂源区还形成在轻掺杂源区的周边部分的一部分上。
6、根据权利要求1的半导体器件，其中，第一硅化物层还形成在轻掺杂源区的周边部分的一部分上。
7、根据权利要求1的半导体器件，其中，第一导体栓向下形成直到第一硅化物层的除了其周边部分的区域。
8、根据权利要求1的半导体器件，还包括形成在轻掺杂漏区的周边部分和重掺杂漏区的周边部分上的另一绝缘膜，和
其中，第二硅化物层形成在重掺杂区域中不形成所述另一绝缘膜的区域中。
9、根据权利要求8的半导体器件，还包括形成在栅极侧壁上的侧壁绝缘膜，和
其中，所述另一绝缘膜还形成在侧壁绝缘膜的侧壁上。
10、根据权利要求1的半导体器件，其中，第二硅化物层的边缘与重掺杂漏区的边缘之间的距离为0.1μm以上。
11、根据权利要求10的半导体器件，其中，第二硅化物层的边缘与重掺杂漏区的边缘之间的距离为0.5μm或以上。
12、根据权利要求1的半导体器件，还包括与漏区相邻的元件隔离区，和
其中，重掺杂漏区与元件隔离区隔开。
13、根据权利要求12的半导体器件，其中，重掺杂源区与元件隔离区接触。
14、根据权利要求12的半导体器件，其中，第一硅化物层与元件隔离区接触。
15、根据权利要求1的半导体器件，其中，导体栓的边缘和第二硅化物层的边缘之间的距离为0.3μm以上。
16、根据权利要求1的半导体器件，还包括形成在栅极上的第三硅化物层。
17、一种半导体器件的制造方法，包括以下步骤：
在半导体衬底上形成栅极，并且，衬底与栅极之间形成栅极绝缘膜；
用栅极作掩模，向半导体衬底中注入杂质，以便在栅极一侧的半导体衬底中形成轻掺杂源区和在栅极另一侧的半导体衬底中形成轻掺杂漏区；
在栅极的侧壁上形成侧壁绝缘膜；
利用覆盖轻掺杂漏区的周边区域的第一掩模、栅极和侧壁绝缘膜作掩模，向半导体衬底中注入杂质，在栅极一侧的半导体衬底中形成重掺杂源区和在除了其周边区域以外的轻掺杂漏区的区域中形成重掺杂漏区；以及
利用覆盖重掺杂漏区的周边区域形成的第二掩模，在重掺杂源区上形成第一硅化物层，和在除了其周边区域以外的重掺杂漏区的区域中形成第二硅化物层。
18、根据权利要求17的方法，还包括在形成第一硅化物层和第二硅化物层的步骤之后，形成连接到第一硅化物层的第一导体栓和连接到第二硅化物层的第二导体栓的步骤，和
其中，在形成第一导体栓和第二导体栓的步骤中，第二导体栓向下形成直到除了其周边部分之外的一部分第二硅化物层。
19、根据权利要求18的方法，其中，在形成第一导体栓和第二导体栓的步骤中，第一导体栓向下形成直到除了其周边部分之外的一部分第一硅化物层。
20、根据权利要求18的方法，其中，在形成第一硅化物层和第二硅化物层低的步骤中，在栅极上进一步形成第三硅化物层。
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