CN1409407A - 具有硅化物膜的半导体装置以及半导体装置的制造方法 - Google Patents

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Abstract

本发明是可以将电阻元件等的薄膜电阻值容易地设定为任意值的半导体装置。所述半导体装置具备形成于第1硅区域上的第1硅化物膜与形成于第2硅区域上的第2硅化物膜，第2硅化物膜由与第1硅化物膜相同的硅化物材料构成，同时使其与第1硅化物膜的膜质不同，而具有与第1硅化物不同的薄膜电阻值。这时，例如通过将杂质导入第2硅化物膜自体中使与第1硅化膜的膜质不同，则通过控制杂质的种类和导入条件，可获得具有任意高的薄膜电阻值的第2硅化物膜。

Description

具有硅化物膜的半导体装置以及半导体装置的制造方法
技术领域
本发明涉及半导体装置及半导体装置的制造方法，特别涉及具有硅化物膜的半导体装置及半导体装置的制造方法。
背景技术
近年来随着半导体装置的微细化和高速化的要求，一直在开发使各种晶体管的栅极与源极/漏极低电阻化的技术。其中之一是已经实用化的使晶体管栅极上与源极/漏极上自对准地硅化物化的自对准硅化物(self-alignedsilicide)技术。
另一方面，在将自对准硅化物技术应用于具有电容元件或电阻元件的模拟器件的场合，由于电阻元件用的多晶硅上也被硅化物化，因此产生被低电阻化到2～5Ω/□程度的不合适地步。此外，不限于模拟器件，例如，在半导体装置的输入输出电路部分，有必要防止由静电导致对栅极氧化膜的破坏。为此，以往将源/漏区的高浓度杂质扩散层的电阻做成比较高的电阻值。然而，将自对准硅化物技术用于具有这种输入输出电路部分的半导体装置时，源/漏区的高浓度杂质扩散层上也被硅化物化，因此有被低电阻化的不合适情况。
因此，以往，例如在特开2000-22150号公报等中提出一种技术，它是在输入输出部分和电阻部分等的必须高电阻的区域使得自对准硅化物处理时不引起硅化物化。
通常，没有被硅化物化的硅区域的薄膜电阻值取决于晶体管形成的杂质注入条件及热处理条件。即是说，没有被硅化物化的硅区域可能具有的薄膜电阻值处于从与形成最高杂质浓度的扩散层相同的值到与形成最低杂质浓度的阱区相同的值的范围。而且，没有被硅化物化的硅区的薄膜电阻值取决于在上述范围内根据组合杂质注入所决定的杂质浓度。即是说，以往没有被硅化物化的硅区的薄膜电阻值必须由根据控制晶体管形成时的杂质注入条件的控制杂质浓度来决定。
然而，当要求将近年来那样的多种模拟器件搭载在半导体装置中时，存在的问题是，没有被硅化物化的硅的薄膜电阻值取决于为晶体管形成所使用的杂质注入条件等这一点已成为扩大设计自由度方面的障碍。特别是在预设计阶段决定电阻率及电阻值等之后，在制造阶段调整并形成与此对应的器件的场合，要求能够在通常的低电阻硅化物的从4Ω/□到高电阻的1000Ω/□左右范围内任意决定没有硅化物化的薄膜电阻的电阻值更是如此。
发明内容
本发明的一个目的在于提供可以不控制晶体管形成时的杂质注入条件，将电阻元件等的电阻值容易地设定为任意值的半导体装置。
本发明的另一个目的在于提供可以不控制晶体管形成时的杂质注入条件，将电阻元件等的电阻值容易地设定为任意值的半导体装置的制造方法。
为达到上述目的，本发明第1方面的半导体装置，具备：形成于第1硅区域上的第1硅化物膜；形成于第2硅区域上、由与所述第1硅化物膜相同的硅化物材料构成并通过使其与所述第1硅化物膜膜质不同而具有与所述第1硅化物膜不同的薄膜电阻值的第2硅化物膜。
在该第1方面的半导体装置中，如上所述，通过设置由与第1硅化物膜相同的硅化物材料构成并通过使其与第1硅化物膜膜质不同而具有与第1硅化物膜不同薄膜电阻值的第2硅化物膜，能容易化得到具有低薄膜电阻值的硅化物膜与具有高薄膜电阻值的硅化物膜。这时，例如通过将杂质导入第2硅化物膜自体中使与第1硅化物膜的膜质不同，则通过控制杂质的种类和导入条件，可获得具有任意高的薄膜电阻值的第2硅化物膜。由此，能不控制晶体管形成时的杂质注入条件等，将电阻元件等的电阻值容易地设定为任意值。结果能扩大设计的自由度。
在上述第1方面的半导体装置中，较理想的是通过导入杂质使与第1硅化物膜的膜质不同，来形成第2硅化物膜，使具有比第1硅化物膜高的薄膜电阻值。照此结构，则能通过控制杂质的种类及导入条件容易地得到具有任意的高薄膜电阻值的第2硅化物膜。
本发明的第2方面的半导体装置，具备，第1硅区域及第2硅区域；形成在第1硅区域上的第1硅化物膜；形成在第2硅区域上、与第1硅化物膜的薄膜电阻值不同的金属层。
在该第2方面的半导体装置中，如上所述通过设置在第1硅区域上形成的第1硅化物膜与在第2硅区域上形成且与第1硅化物膜的薄膜电阻值不同的金属层，能容易地得到具有低薄膜电阻值的硅化物膜或金属层与具有高薄膜电阻值的金属层或硅化物膜。这时，例如通过控制第1硅化物膜及金属层的材料以及膜厚，能容易地控制第1硅化物膜以及金属层的薄膜电阻值为各自规定的值。由此，能够不控制晶体管形成的杂质注入条件，容易地设定电阻元件等的薄膜电阻值为任意值。结果能在扩大设计的自由度。
上述第2方面的半导体装置中，第1硅区域及第2硅区域由同一硅层构成也可以。
本发明的第三方面的半导体装置，具备：硅区域；形成于硅区域上并通过使结晶性劣化而提高薄膜电阻值的硅化物膜。
在该第3方面的半导体装置中，如上所述，通过设置使结晶性劣化来提高薄膜电阻值的硅化物膜，能容易地得到具有高薄膜电阻值的硅化物膜。由此，能利用硅化物膜容易地形成需要有高薄膜电阻值的电阻元件等。
上述第3方面的半导体装置中，较理想的是通过导入杂质，使硅化物膜的结晶性被劣化。照此结构，则能通过控制杂质的种类及导入条件获得具有任意高的薄膜电阻值的硅化物膜。由此，能够容易设定电阻元件等的薄膜电阻值为任意值。结果能扩大设计的自由度。这时，通过导入杂质使硅化物膜非晶质化为好。此外，杂质也可含有选自Ge、Si、B、As、P以及BF2组成的组中选出的至少一种元素。又，硅化物膜也硅化物膜是含Co的硅化物膜。
本发明的第4方面的半导体装置的制造方法，具备：形成第1硅区域和第2硅区域的工序；采用第1自对准硅化物工艺，在所述第1硅区域上形成第1硅化物膜，同时在所述第2硅区域上形成由与所述第1硅化物膜相同硅化物材料构成的第2硅化物膜的工序；形成反应抑制膜使覆盖所述第2硅化物膜的工序；采用第2自对准硅化物工艺，在所述第1硅区域上的第1硅化物膜上形成由所述第1硅化物膜相同硅化物材料构成的第3硅化物膜的工序。
在该第4方面的半导体装置的制造方法中，如上所述，在形成反应抑制膜覆盖第2硅化物膜后，采用第2自对准硅化物工艺在第1硅区域上的第1硅化物膜上形成由与第1硅化物膜相同硅化物材料构成的第3硅化物膜，由此，能在第1硅区域上形成第1硅化物膜与第3硅化物膜被层叠的厚度大的硅化物膜。这时，通过控制第1硅化物膜。第2硅化物膜以及第3硅化物膜的层叠膜的薄膜电阻值与第2硅化物膜的薄膜电阻值为各自规定的值。由此，能不控制晶体管形成时的杂质注入条件等，容易地设定电阻元件等的高薄膜电阻值必要部分(形成第2硅化物膜的区域)的电阻值为任意值。结果，能扩大设计的自由度。
本发明的第5方面的半导体装置的制造方法，具备：形成第1硅区域和第2硅区域的工序；采用第1自对准硅化物工艺，在所述第1硅区域上形成第1硅化物膜，同时在所述第2硅区域上形成第2硅化物膜的工序；形成反应抑制膜以及蚀刻掩膜使覆盖所述第2硅化物膜的工序；以所述蚀刻掩膜为掩膜，用蚀刻除去所述第1硅化物膜的工序；采用第2自对准硅化物工艺，在所述第1硅区域上形成第3硅化物膜的工序。
在该第5方面的半导体装置的制造方法中，如上所述，在形成反应抑制膜及蚀刻掩膜覆盖第2硅化物膜之后，以该蚀刻掩膜为掩膜，用蚀刻除去第1硅化物膜，而且，通过采用第2自对准硅化物工艺在第1硅区域上形成第3硅化物膜，能在第1硅区域上形成比第2硅化物膜更厚的第3硅化物膜或者薄膜电阻值小的第3硅化物膜。这时，例如通过控制第2硅化物膜及第3硅化物膜的膜厚，能容易地控制第2硅化物膜及第3硅化物膜的薄膜电阻值为各自规定的值。由此，能不控制晶体管形成时的杂质注入条件，容易地设定电阻元件等的高薄膜电阻值必要部分(形成第2硅化物膜的区域)的电阻值为任意值。结果能扩大设计的自由度。
在上述第5方面的半导体装置的制造方法中，较好的是，形成第3硅化物膜的工序包含在第1硅区域上形成由与第2硅化物膜相同硅化物材料构成的、而且具有比第2硅化物膜更厚的第3硅化物膜。照此结构，则能容易地形成具有任意低薄膜电阻值的第3膜与具有任意高薄膜电阻值的第2硅化物膜。
本发明的第6方面的半导体装置的制造方法，具备：形成第1硅区域和第2硅区域的工序；采用第1自对准硅化物工艺，在所述第1硅区域上形成第1硅化物膜，同时在所述第2硅区域上形成第2硅化物膜的工序；形成蚀刻掩膜使覆盖所述第1硅化物膜的工序；以所述蚀刻掩膜为掩膜，对所述第2硅化物膜蚀刻掉规定的厚度。
在该第6方面的半导体装置的制造方法中，如上所述，在形成蚀刻掩膜使覆盖第1硅化物膜之后，以该蚀刻掩膜为掩膜，通过蚀刻第2硅化物膜为规定的厚度，能容易地使第2硅化物膜的薄膜电阻值比第1硅化物膜的薄膜电阻值来得高。这时，通过控制第2硅化物膜的蚀刻量，能控制第2硅化物膜的薄膜电阻值为规定的值。由此，能不控制晶体管形成时的杂质注入条件等，容易地设定电阻元件等的高薄膜电阻值必要部分(形成第2硅化物膜的区域)的电阻值为任意值。结果，能扩大设计的自由度。
本发明的第7方面的半导体装置的制造方法，具备：形成第1硅区域和第2硅区域的工序；采用第1自对准硅化物工艺，在所述第1硅区域上形成第1硅化物膜，同时在所述第2硅区域上形成第2硅化物膜的工序；形成掩膜层使覆盖所述第1硅化物膜的工艺；以所述掩膜层为掩膜，通过将杂质注入所述第2硅化物膜使所述第2硅化物膜的薄膜电阻值上升的工序。
在该第7方面的半导体装置的制造方法中，如上所述，通过形成掩膜层使覆盖第1硅化物膜、以掩膜层为掩膜将杂质注入第2硅化物膜，使第2硅化物膜的薄膜电阻值上升，从而，能容易地形成薄膜电阻值低的第1硅化物膜与薄膜电阻值高的第2硅化物膜。这时，通过控制杂质的种类及导入条件，能形成具有任意高的薄膜电阻值的第2硅化物膜。
本发明的第8方面的半导体装置的制造方法，具备：形成由同一硅层构成的第1硅区域的第2硅区域的工序；在所述第1硅区域上和所述第2硅区域上形成导电层的工序；形成反应抑制膜和蚀刻掩膜使覆盖所述第2硅区域与所述第2硅区域上形成的所述导电层的工序；以所述蚀刻掩膜为掩膜，用蚀刻除去在所述第1硅区域上形成的所述导电层的工序；其后，采自对准用硅化物工艺，在所述第1硅区域上形成第1硅化物膜的工序。
在该第8方面的半导体装置的制造方法中，如上所述，在形成反应抑制膜及蚀刻掩膜使覆盖第2硅区域与第2硅区域上形成的导电层之后，以该蚀刻掩膜为掩膜，用蚀刻除去第1硅区域上形成的导电层，其后，通过采用自对准硅化物工艺在第1硅区域上形成第1硅化物膜，能容易地得到具有低薄膜电阻值的硅化物膜或导电层与具有高薄膜电阻值的导电层或硅化物膜。这时，例如通过控制第1硅化物膜及导电层的材料和膜厚，能容易地控制第1硅化物膜及导电层的薄膜电阻值为各自规定的值。由此，能不控制晶体管形成时的杂质注入条件，容易地将电阻元件等的薄膜电阻值设定为任意值。结果，能扩大设计的自由度。
本发明的第9方面的半导体装置的制造方法，具备：形成硅区域的工序；在所述硅区域上形成硅化物膜的工序；通过使所述硅化物膜的结晶性劣化来使所述硅化物膜的薄膜电阻值上升的工序。
在该第9方面的半导体装置的制造方法中，如上所述，通过使硅化物膜的结晶性劣化来使硅化物膜的薄膜电阻值上升，能容易地得到具有高薄膜电阻值的硅化物膜。由此，能利用硅化物膜容易地形成高薄膜电阻值必要的电阻元件。
在上述第9方面的半导体装置的制造方法中，通过使所述硅化物膜的结晶性劣化来使所述硅化物膜的薄膜电阻值上升的工序包含通过对所述硅化物膜以离子注入杂质来使所述硅化物膜的结晶性劣化的工序。如此结构，则能通过控制杂质的种类及导入条件得到具有任意高的薄膜电阻值的硅化物膜。由此，能容易地将电阻元件等的薄膜电阻值设定为任意值。结果，能扩大设计的自由度。这种情况下，使硅化物膜的结晶性劣化的工序也可包含通过对硅化物膜离子注入杂质来使硅化物膜非晶质化的工序。此外，杂质也可含有选自由Ge、Si、B、As、P以及BF2组成的组中的至少一个元素。又，硅化物膜也可是含有Co的硅化物膜。
附图说明
图1～图4为用于说明本发明的第1实施例的半导体装置的制造过程的断面图。
图5～图9为用于说明本发明的第2实施例的半导体装置的制造过程的断面图。
图10～图13为用于说明本发明的第3实施例的半导体装置的制造过程的断面图。
图14～图19为用于说明本发明的第4实施例的半导体装置的制造过程的断面图。
图20～图24为用于说明本发明的第5实施例的半导体装置的制造过程的断面图。
图25示出用XRD法评价根据本发明第5实施形态的杂质离子注入前后的硅化物膜的结晶性的结果的特性图。
图26用于说明根据本发明第5实施形态的杂质离子注入的硅化物膜的薄膜电阻上升的特性图。
图27用于说明为获得图26所示特性图的实验条件。
图28～图32为用于说明本发明第6实施例的半导体装置的制造过程的断面图。
图33～图37为用于说明本发明第7实施例的半导体装置的制造过程的断面图。
具体实施方式
以下，参照附图说明本发明的具体实施形态。
(第1实施形态)
参照图1～图4说明第1实施形态的半导体装置的制造方法。
首先，如图1所示在半导体基板1的表面上的规定区域，形成由使用STI(Shallow Trench Isolation，浅沟隔离)法的SiO2膜所组成的元件分离区域2。然后，在半导体基板1的表面上的逻辑部分相对应的区域，通过栅极氧化膜6a形成由多晶硅构成的栅极7a。此外，在半导体基板1的表面上的与输入输出部分对应的区域上，通过栅极氧化膜6b形成由多晶硅构成的栅极7b。此外，在电阻部分的元件形成区域2上，形成由多晶硅构成的电阻布线7c。又，栅极7a、7b以及电阻布线7c是由使同一多晶硅层形成图案而构成。以栅极7a和7b作为掩膜，通过将杂质注入半导体基板1，形成低浓度杂质扩散层4。
此外，在栅极7a、7b以及电阻布线7c的侧面形成侧壁绝缘膜8。以侧壁绝缘膜8作为掩膜对半导体基板1注入杂质，形成高浓度杂质扩散层3。由该高浓度杂质扩散层3与低浓度杂质扩散层4构成源极/漏极区域。此外，通过对电阻部分的半导体基板1注入杂质形成由杂质扩散层构成的电阻层5。
又，逻辑部分的栅极7a和高浓度杂质扩散层4是本发明的“第1硅区域”的一例，输入输出部的栅极7b和高浓度杂质扩散层4、与电阻部分的电阻层5以及电阻布线7c是本发明的“第2硅区域”的一例。
其次，如图2所示，施行第1自对准硅化物处理。首先，用溅射法形成有厚约4nm的Co膜(未图示)后，在该Co膜上，用溅射法形成厚约10nm的作为盖层金属的TiN膜(未图示)。之后，在氮气中在约500℃下进行约10秒钟的RTA(Rapid Thermal Annealing，快速退火)处理。由此，在露出的Si区域与Co之间引起硅化物化反应，因此，在逻辑部分的栅极7a以及高浓度杂质扩散层3上、输入输出部分的栅极7b以及高浓度杂质扩散层3上、电阻层5上以及电阻布线7c上分别形成CoSi膜9a、9b以及9c。
这时，以较薄的厚度形CoSi膜9a、9b以及9c，使输入输出部分和电阻部分具有必要的高薄膜电阻值。又，CoSi膜9a是本发明的“第1硅化物膜”的一例，CoSi膜9b和9c是本发明的“第2硅化物膜”的一例。此后，在约140℃的硫酸与双氧水的混合液中通过蚀刻除去盖层金属即TiN膜(未图示)和未反应的Co膜(未图示)。
接着，在半导体基板1的整个面上形成约10nm厚的作为反应抑制膜的SiN膜(未图示)后，形成图3所示的保护层11，以覆盖输入输出部分和电阻部分。以保护层11作为蚀刻掩膜，用约160℃的磷酸蚀刻7分钟除去逻辑部分的SiN膜。由此，形成由覆盖输入输出部分和电阻部分的SiN所构成的反应抑制膜10。此后，除去保护层11。
接着，如图4所示进行第2自对准硅化物处理。首先，采用溅射法形成约7nm厚的Co膜(未图示)后，用溅射法在该Co膜上形成约10nm厚的TiN膜(未图示)。然后，在氮气中约500℃下进行约30秒钟的RTA处理。由此，在逻辑部分的CoSi膜9a上形成CoSi膜12。CoSi膜是本发明的“第1硅化物膜”和“第3硅化物膜”的一例。此后，在约140℃的硫酸与双氧水的混合液中通过蚀刻除去盖层金属即TiN膜(未图示)与未反应的Co膜(未图示)。最后，为使CoSi膜9a、9b、9c以及12发生相变，通过在约850℃下进行约30秒种的RTA处理，在逻辑部分形成具有约4Ω/□的低薄膜电阻值的经过相变的CoSi2膜9a及12的层叠膜，同时，在输入输出部分及电阻部分形成具有约20Ω/□的高薄膜电阻值的经过相变的CoSi2膜9b及9b。这样，就完成第1实施形态的半导体装置。
第1实施形态中，如上所述，采用第1自对准硅化物工艺在逻辑部分、输入输出部分以及电阻部分形成CoSi膜9a、9b、9c后，形成反应抑制膜10使覆盖输入输出部分及电阻部分的CoSi膜9b及9c，再用第2自对准硅化物工艺在逻辑部分的CoSi膜9a上形成CoSi膜12，由此，能在逻辑部分形成厚度比输入输出部分及电阻部分更厚的CoSi膜9a及12的层叠膜。这时，通过控制用第1自对准硅化物工艺形成的CoSi膜9a、9b以及9c的膜厚，能容易地设定输入输出部分及电阻部分的薄膜电阻值为任意值。因此，通过在逻辑部分形成由CoSi膜和12的层叠膜构成的厚度大的硅化物膜，能使逻辑部分与输入输出部分相比实现低电阻化。
又，在第第1实施形态中，不必像在往那样为控制输入输出部分及电阻部分的薄膜电阻值来控制晶体管形成时的杂质注入条件等，能通过只控制CoSi膜9b及9c的厚度来控制薄膜电阻值。结果，能扩大设计的自由度。
此外，第1实施形态中，与后述的第2～第4实施形态不同，由于没有蚀刻CoSi膜的工序，故其优点是不发生由蚀刻引起的损伤。
(第2实施形态)
参看图5～图9，以下说明第2实施形态的半导体装置的制造方法。
首先，第2实施形态的图5～图7所示的工艺基本上与上述第1实施形态的图1～图3所示的工艺相同。但在第2实施形态中，由于在后面的CoSi膜的蚀刻工艺中使用酸溶液作为蚀刻液，故使用耐酸性的某种SiN膜作为构成元件分离区域22的绝缘物，以使在该蚀刻之际不蚀刻元件分离区域22。
概略地说，在形成图5所示的形状后，如图6所示，采用第1自对准硅化物工艺在逻辑部分、输入输出部分以及电阻部分分别形成CoSi膜9a、9b以及9c。该CoSi膜9a、9b以及9c形成为较薄的厚度，以使得在输入输出部分和电阻部分达到必要的高薄膜电阻值。其后如图7所示，以保护层11作为蚀刻掩膜，形成反应抑制膜10。
然后，如图8所示，再以保护膜11作为蚀刻掩膜，采用2％HF水溶液，通过蚀刻除去形成在逻辑部分的高浓度杂质扩散层3上与栅极7a上的CoSi膜9a。这种情况下的保护层11是本发明的“蚀刻掩膜”的一例。此后，除去保护层11。
接着，如图9所示进行第2自对准硅化物处理。首先，用溅射法形成约10nm厚的Co膜(未图示)后，用溅射法在该Co膜上形成约10nm厚的作为盖层金属的TiN膜(未图示)。其后，在氮气中在约500℃下进行约30秒种的RTA处理。由此，在逻辑部分的高浓度扩散层3上和栅极7a上形成厚度比输入输出部分和电阻部分的CoSi膜9b和9c更厚的CoSi膜20。CoSi膜20是本发明的“第1硅化物膜”和“第3硅化物膜”的一例。最后，在约850℃下进行约30秒种的为使CoSi膜9a、9b、9c以及20产生相变的RTA处理。由此，在逻辑部分形成具有约4Ω/□的低薄膜电阻值的较厚的经过相变的CoSi2膜20，同时，在输入输出部分和电阻部分形成具有约20Ω/□的高薄膜电阻值的较薄的经过相变的CoSi2膜9b和9c。这样，完成第2实施形态的半导体装置。
第2实施形态中，如上所述，采用第1自对准硅化物工艺在逻辑部分、输入输出部分以及电阻部分形成CoSi膜9a、9b和9c后，以保护层11作为掩膜通过蚀刻除去逻辑部分的Co硅化物膜9a，其后，用第2自对准硅化物工艺在逻辑部分形成较厚的CoSi膜20，由此，能容易地在输入输出部分和电阻部分形成具有规定的高薄膜电阻值的CoSi膜9b和9c，同时能在逻辑部分形成薄膜电阻值低的CoSi膜20。
此外，在第2实施形态中，不必像以往那样为控制输入输出部分及电阻部分的薄膜电阻值来控制晶体管形成时的杂质注入条件，能通过只控制CoSi膜9b和9c的厚度来容易地控制输入输出部分和电阻部分的薄膜值为任意值。结果，能扩大设计的自由度。
又，第2实施形态中，如上所述，由于在除去逻辑部分的CoSi膜9a后形成新的CoSi膜，故与图4所示的第1实施形态的CoSi膜9a和12的层叠构成的硅化物膜相比，具有能使膜特性均匀的优点。
(第3实施形态)
参照图10～图13，以下说明第3实施形态的半导体装置的制造方法。
首先，用与图1所示的第1实施形态相同的制造工序，形成如图10所示的形状。第3实施形态中也与第2实施形态相同，用具有耐酸性的SiN膜构成元件分离区域22。
其次，如图11所示进行第1自对准硅化物处理。先用溅射法形成约10nm厚的Co膜(未图示)后，用溅射法在该Co膜上形成约10nm厚的成为盖层金属的TiN膜(未图示)。然后在氮气中在约500℃下进行约10秒钟的RTA处理。由此，在露出的Si区域Co之间引起硅化物化反应，故在逻辑部分、输入输出部分以及电阻部分分别形成较厚的CoSi膜30a、30b以及30c。该CoSi膜30a、30b、30c形成得较厚以使逻辑部分达到必要的低薄膜电阻值。此外，在约140℃的硫酸与环氧水的混合液中，蚀刻除去盖层金属即TiN膜(未图示)与未反应的Co膜(未图示)。
接着，如图12所示形成保护层31覆盖逻辑部分。保护层31是本发明的“蚀刻掩膜”的一例。以保护层31作为掩膜，用2％HF水溶液蚀刻输入输出部分和电阻部分的CoSi膜30b和30c(参照图11)以达到规定的厚度，由此形成如图12所示的厚度比逻辑部分更薄的CoSi膜130b和130c。控制CoSi膜30b和30c的蚀剂量使蚀刻后的CoSi膜130b和130c达到在输入输出部分和电阻部分必要的任意高的薄膜电阻值。然后，通过除去保护层31，得到图13所示的形状。
最后，为使CoSi膜30a、130b、130c发生相变，在约850℃下进行约30秒钟的RTA处理。从而形成具有约4Ω/□的低薄膜电阻值的逻辑部分的经过相变的CoSi2膜30a、具有约20Ω/□的高薄膜电阻值的输入输出部分和电阻部分的经过相变的CoSi2膜130b和130c。
第3实施形态中，通过第1自对准硅化物工艺在逻辑部分、输入输出部分以及电阻部分形成较厚的CoSi膜30a、30b和30c后，以形成覆盖逻辑部分的CoSi膜30a的保护层31作为蚀刻掩膜，蚀刻输入输出部分和电阻部分的CoSi膜30b和30c达到规定的厚度，由此，能容易地在逻辑部分形成低薄膜电阻的硅化物膜(CoSi膜30a)，同时能在输入输出部分和电阻部分形成高薄膜电阻的硅化物膜(CoSi膜130b和130c)。这时，通过控制输入输出部分和电阻部分的CoSi膜30b的蚀刻量，能够不控制晶体管形成时的杂质注入条件等来容易地控制输入输出部分和电阻部分的薄膜电阻值为任意值。结果，能扩大设计的自由度。
此外，第3实施形态中，与上述第1和第2实施形态不同，由于不必形成反应抑制膜，故具有能省略该部分制造工序的优点。
(第4实施形态)
参看图14～图19，示出第4实施形态采用与上述第3实施形态基本相同的工艺形成具有3种薄膜电阻值的半导体装置的例子。详述于下。
首先，图14和图15所示的工序与图10和图11所示的工序相同。即，在形成图14所示的形状后，如图15所示，用第1自对准硅化物工艺在逻辑部分、输入输出部分以及电阻部分分别形成较厚的CoSi膜30a、30b以及30c之后，如图16所示，形成作为蚀刻掩膜的保护层32覆盖逻辑部分和输入输出部分。以该保护层32为掩膜，用2％HF水溶液蚀刻电阻层5上以及电阻布线7c上的CoSi膜30c(参看图15)约30秒种，蚀刻电阻部分5和7c上的CoSi膜30c达到规定的厚度。从而在电阻层5上和电阻布线7c上形成如图16所示那样的较薄的CoSi膜130c。该较薄的CoSi膜130c被形成得具有在电阻部分必要的高薄膜电阻值。此后，除去保护层32，得到图17所示形状。
其次，如图18所示，形成保护层33使覆盖逻辑部分和电阻部分。该保护层33是本发明的“蚀刻掩膜”的一例。然后，以保护层33作为掩膜，用2％HF水溶液蚀刻输入输出部分的CoSi膜30b(参看图17)20秒钟，由此，形成厚度比逻辑部分的CoSi膜30a来得薄、且比电阻部分的CoSi膜130c来得厚的CoSi膜230b。此后，除去保护层33。
因此，得到图19所示的形状。最后，为使CoSi膜30a、230b以及130c发生相变，在约850℃下进行约30秒种的RTA处理。从而，在逻辑部分形成具有约4Ω/□的低薄膜电阻值的经过相变的CoSi2膜30a，同时，在输入输出部形成具有约15Ω/□的中等薄膜电阻值的经过相变的CoSi2膜230b、并在电阻部分形成具有约20Ω/□的高薄膜电阻值的经过相变的CoSi2膜130c。
第4实施形态中，通过采用上述处理，不用控制晶体管形成时的杂质注入条件，只要控制蚀刻硅化物膜的量(时间)，就能容易地形成具有3种薄膜电阻值的硅化物膜(经过相变的CoSi膜30a、230b以及130c)。结果，能扩大设计的自由度。
(第5实施形态)
参看图20～图27，以下说明第5实施形态的的半导体装置的制造方法。
首先，采用与图1所示的第1实施形态的制造工艺相同的工艺形成图20所示的形状。此后，如图21所示，进行第1自对准硅化物处理，首先，用溅射法形成约10nm厚的Co膜(未图示)后，用溅射法在该Co膜上形成约10nm厚的成为盖层金属的TiN膜(未图示)。然后，在氮气中在约500℃下进行约10秒种的RTA处理。由此，在露出的Si区域与Co之间起硅化物化反应，因此在逻辑部分、输入输出部分以及电阻部分分别形成较厚的CoSi膜40a、40b以及40c。形成膜40a、40b以及40c以使得在逻辑部分上获得必要的低薄膜电阻值。
此后，在约140℃的硫酸与环氧水的混合液中用蚀刻除去盖层金属即TiN膜(未图示)与未反应的Co膜(未图示)。然后，为使CoSi膜40a、40b以及40c发生相变，在约850℃下进行约30秒钟的RTA处理。从而形成经过相变的CoSi2膜40a、40b及40c。
其次，如图22所示，形成保护层41使得覆盖逻辑部分。该保护层41是本发明的“掩膜层”的一例。以保护层41作为注入掩膜，在输入输出部分和电阻部分的CoSi2膜40b和40c上，以10keV、2×1015cm-2的条件注入硼离子(B+)，形成图23所示的经注入硼离子的CoSi2膜140b和140c。此后，除去保护层41，得到图24所示的形状。
这里，图25示出用XRD法评价离子注入前后的CoSi2膜140b和140c的结晶性的结果。如图25所示，通过离子注入处理，CoSi2的(220)峰消失，仅存构成下层的Si层的Si(220)的峰。由此可见，通过离子注入，CoSi2膜140b和140c的结晶性劣化，且为非晶质化。
如图26所示，经注射硼离子的CoSi2膜140b和140c其薄膜电阻值约为60Ω/□。这里，图26所示的特性图表示，在硅基板上形成的CoSi2膜的注入前电阻值为4.1Ω/□的情况下，其注入后的薄膜电阻值Rs。图27表示进行实验的离子种类及与此对应的的加速能量和剂量(注入条件)。又，图27示出的实验条件中取Rp＝30nm，使注入峰到达离Si基板表面30nm的深度位置。
从图26可知，通过将硼离子注入CoSi2膜，薄膜电阻值从4.1Ω/□上升到约60Ω/□。此外，可见，对于硼离子以外的磷离子(Pt)、砷离子(As+)以及BF2 +，进行离子注入到CoSi2膜，也能使CoSi2膜的薄膜电阻值上升。
通过离子注入使CoSi2膜的薄膜电阻值上升的原因认为如下。即，离子注入之时CoSi2膜受到冲击，使COSi2膜的结晶性劣化，并且非晶质化，因此在晶粒界线上的电传导性大为劣化。结果，电流难以流过，故电阻值上升。如图26所示，离子质量较重的，则在离子注入时CoSi2膜受到冲击较大，使CoSi2膜的结晶性劣化较大，因此，有使电传导更为降低的倾向。也就是说，能以As+(75)＞BF2 +(49)＞P+(31)＞B+(11)(括弧内为离子种类的质量)的顺序使电阻变化变大。
如上所述，能如图24所示那样，形成逻辑部分具有约4Ω/□的低电阻值的CoSi2膜40a、输入输出部分和电阻部分具有经注入硼离子的约60Ω/□的高薄膜电阻值的CoSi2膜140b和140c。
第5实施形态中，如上所述，采用自对准硅化物工艺在逻辑部分、输入输出部分以及电阻部分形成较厚的经过相变的CoSi2膜40a、40b以及40c后，以覆盖逻辑部分地形成的保护层41作为注入掩膜，将硼离子注入输入输出部分和电阻部分的CoSi2膜40b和40c，由此，能提高输入输出部分和电阻部分的薄膜电阻值。这时，输入输出部分和电阻部分的CoSi2膜140b和140c的薄膜电阻值能通过控制杂质(硼离子)的注入条件设定为任意薄膜电阻值。
此外，在第5实施形态中，由于没有使用反应抑制膜，故能简化制造工艺。又，由于对CoSi2膜未进行蚀刻，故也存在没有因蚀刻引起损坏的优点。
(第6实施形态)
参看图28～图32，第6实施形态与上述第1～第5实施形态不同，在输入输出部分和电阻部分不形成由自对准硅化物工艺产生的硅化物膜，仅在逻辑部分形成由自对准硅化物工艺产生的硅化物膜。详述如下。
首先，如图28所示，在半导体基板1的表面上的规定区域形成以STI法得到的SiN膜用作绝缘物的元件分离区域22。此外，在半导体基板1的表面上的逻辑部分通过栅极氧化膜6a形成由多晶硅层50a与硅化钨层(WSi层)51a构成的多硅化物(polycide)构造的栅极电极。同样，在输入输出部分也通过栅极氧化膜6a形成由多晶硅层50b与硅化钨层51b构成的多硅化物构造的栅极电极。此外，在阻抗部分的元件分离区域22上形成由多晶硅层50c与WSi层构成的多硅化物构造的电阻布线。
又，多晶硅层50a是本发明的“第1硅区域”的一例，多晶硅层50b和50c是本发明“第二硅区域”的一例。此外，WSi层51a、51b及51c是本发明的“导电层”和“硅化物膜”的一例。
然后，以逻辑部分和输入输出部分的栅极作为掩膜，通过将杂质注入到半导体基板1形成低浓度杂质扩散层4。在栅极的侧面以及元件分离区域22上的电阻线的侧面形成侧壁绝缘膜8。以逻辑部分和输入输出部分的侧壁绝缘膜8为掩膜，通过将杂质注入半导体基板1形成高浓度杂质扩散层3。由高浓度杂质扩散层3与低浓度杂质扩散层4构成源/漏区域。此外，通过将杂质注入电阻部分的半导体基板1的表面形成电阻层5。
此后，在形成约10nm厚的成为覆盖整个表面的反应抑制膜的SiN(未图示)之后，如图29所示形成覆盖输入输出部分和电阻部分的保护层53。以保护层53作为掩膜，通过蚀刻SiN膜形成由形成图案的SiN膜所构成的反应抑制膜52。保护层53是本发明的“蚀刻掩膜”的一例。此后，以保护层53为掩膜，用蚀刻除去逻辑部分的WSi层51a，由此得到图30所示的形状。此后除去保护层53。
其次，如图31所示，用溅射法形成约10nm厚的Co膜54，使覆盖整个表面之后，在Co膜上用溅射法形成约10nm厚的用作盖层金属的TiN膜55。然后在氮气中在约300℃下进行约30秒钟的RTA处理，在逻辑部分形成如图32所示的较厚的CoSi膜56。随后通过在约140℃的硫酸与双氧水的混合液蚀刻除去盖层金属即TiN膜55与未反应的Co膜54，得到图32所示的形状。最后，为使CoSi膜56发生相变，在约850℃下进行约30秒钟的RTA处理。从而，在逻辑部分形成具有约4Ω/□的低薄膜电阻值的经过相变的CoSi2膜56，又，在输入输出部分以及电阻部分上，形成由多晶硅层50b和WSi2层51b、多晶硅层50c和WSi2层51c构成的且具有约50Ω/□的高电阻的多硅化物构造的栅极以及电阻布线。
第6实施形态中，如上所述，先是在逻辑部分，输入输出部分以及电阻部分形成对输入输出部分和电阻部分具有必要的高电阻值的多硅化物构造的栅极或电阻布线，之后，除去逻辑部分的WSi层51a，再用自对准硅化物工艺在逻辑部形成经低电阻的相变的CoSi2膜56，由此，能够容易地使得逻辑部分上为低电阻值，并且不用控制晶体管形成时的杂质条件而容易地设定输入输出部分和电阻部分的薄膜电阻值为任意值。结果，能扩大设计的自由度。
(第7实施形态)
参看图33～图37，第7实施形态中基本上采用与上述的第6实施形态相同的工序。但在第7实施形态中如图33所示那样，作为在逻辑部分、输入输出部分以及电阻部分上预先形成的栅极或电阻布线不采用多硅化物构造，而是采用多晶硅层与金属层所构成的层叠构造。
具体地说，如图33所示，由多晶硅层50a与具有Ti(上层)/TIN(下层)结构的Ti/TiN层57a的层叠结构形成逻辑部分的栅极电极。又，由多晶硅层50b与具有Ti(上层)/TiN(下层)结构的Ti/TiN层57b的叠层结构形成输入输出部分的栅极电极。再，由多晶硅层50c与具有Ti(上层)/TiN(下层)结构的Ti/TiN层57c的层叠结构形成电阻部分的元件分离区域22上的电阻布线。Ti/TiN层57a、57b及57c是本发明的“导电层”及“金属层”的一例。
此后，在形成约10nm厚的作为覆盖整个表面的反应抑制膜的SiN膜(未图示)后，形成图34所示的保护层53，覆盖输入输出部分和电阻部分。以保护层53作为掩膜，在磷酸(160℃下)中对SiN膜进行7分钟的蚀刻，形成覆盖输入输出部分和电阻部分的反应抑制膜52。再以保护层53为掩膜蚀刻除去构成逻辑部分的栅极的上层的Ti/TiN层57a，从而得到图35那样的形状。此后，除去保护层53。
接着，如图36所示进行自对准硅化物处理。先用溅射法形成约10nm厚的Co膜54后，用溅射法在Co膜54上形成约10nm厚的成为盖层金属的TiN膜55。再在氮气中在约500℃下进行约30秒钟的RTA处理。由此，构成逻辑部分的高浓度杂质扩散层3和多晶硅层50a的硅区域、与Co起硅化物化反应，因此在逻辑部分形成较厚的CoSi膜56。最后，为使CoSi膜56发生相变而在约850℃下进行约30秒钟的RTA处理，从而形成经过相变的CoSi2膜56。
这时，形成于逻辑部分的经过相变的CoSi2膜56具有约4Ω/□的薄膜电阻值，由形成在输入输出部分和电阻部分的多晶硅层与Ti/TiN层组合产生的薄膜电阻约为10Ω/□。
在第7实施形态中，如上所述，为了在输入输出部分和电阻部分得到必要的电阻值，在逻辑部分、输入输出部分以及电阻部分形成多晶硅层50a、50b以及50c、与Ti/TiN层57a、57b以及57c的层叠结构后，用保护层53除去逻辑部分的Ti/TiN层57a，再用自对准硅化物工艺在逻辑部分形成经过相变的CoSi2膜56，由此，能将逻辑部分设定为低薄膜电阻，同时控制输入输出部为任意的薄膜电阻值。
又，应该认为，本公开的实施形态的所有内容都是例示性的而不是限制性的。本发明的范围不是由上述实施形态的说明而是由权利要求的范围所表示，并包含与权利要求的范围有等效意义的以及在范围内的所有变更。
例如，在上述实施形态中采用Co作为构成低电阻侧(逻辑部分)和高电阻侧(输入输出部分、电阻部分)的硅化物膜的金属材料，但本发明不限于此，只要是与Si反应可形成硅化物的金属，即使采用其他金属也能得同样的效果。例如，可考虑Ti、V、Cr、Ni、Zr、Nb、Mo、Rh、Pd、Hf、Ta、W、Pt等。这种情况下，也可以在低电阻侧与高电阻侧分别形成金属硅化物膜。为形成低电阻的硅化物膜，适宜用Ti、Co、Pd等，为形成高电阻的硅化物膜，适宜用V、Cr、Mo等。
又，第7实施形态中，用Ti/TiN层作为多晶硅层上的金属层，但本发明不限于此，例如，也可用W或Al等的其他金属层。这种情况下通过控制所用的金属层的材料以及厚度能容易地控制输入输出部分以及电阻部分的薄膜电阻值。
又，上述实施形态中，作为需要低薄膜电阻值的区域，示例了逻辑部分，，同时作为需要高薄膜电阻值的区域示出输入输出部分和电阻部分，但本发明不限于此，能够完全地适用于需要低薄膜电阻值的区域与需要高薄膜电阻值的区域混合的半导体装置。
又，上述第5实施形态中，作为离子注入硅化物膜的杂质，说明了采用B+、As+、BF2 +、P+，但本发明不限于此，只要是能用离子注入使硅化物膜的结晶性劣化并使硅化物膜的薄膜电阻值上升的杂质，即使是其他杂质也可以。例如也可能用Ge或Si等。
又，上述第5实施形态中，示出通过对硅化物进行离子注入而使硅化物膜的结晶性劣化并使硅化物膜的薄膜电阻值上升的例子，但本发明不限于此，只要是能使硅化物膜的结晶性劣化并使硅化物膜的薄膜电阻值上升的方法，也可以采用离子注入以外的其他方法。

Claims (20)

1.一种半导体装置，其特征在于，具备：
形成于第1硅区域上的第1硅化物膜；以及
第2硅化物膜，形成于第2硅区域上、由与所述第1硅化物膜相同的硅化物材料构成并通过使其与所述第1硅化物膜膜质不同而具有与所述第1硅化物膜不同的薄膜电阻值。
2.如权利要求1所述的半导体装置，其特征在于，
形成所述第2硅化物膜，通过导入杂质使其与所述第1硅化物膜膜质不同，从而具有比所述第1硅化物膜高的薄膜电阻值。
3.一种半导体装置，其特征在于，具备：
第1硅区域和第2硅区域；
形成于所述第1硅区域的第1硅化物膜；以及
形成于所述第2硅区域上的、与所述第1硅化膜的薄膜电阻值不同的金属层。
4.如权利要求3所述的半导体装置，其特征在于，
所述第1硅区域和所述第2硅区域由同一硅层构成。
5.一种半导体装置，其特征在于，具备：
硅区域；以及
形成于硅区域上并通过使结晶性劣化而提高薄膜电阻值的硅化物膜。
6.如权利要求5所述的半导体装置，其特征在于，
所述硅化物膜通过导入杂质使结晶性劣化。
7.如权利要求6所述的半导体装置，其特征在于，
所述硅化物膜通过导入杂质使其非晶质化。
8.如权利要求6所述的半导体装置，其特征在于，
所述杂质含有从Ge、Si、B、As、P以及BF2组成的组中选出的至少一种元素。
9.如权利要求6所述的半导体装置，其特征在于，
所述硅化物膜是含Co的硅化物膜。
10.一种半导体装置的制造方法，其特征在于，具备：
形成第1硅区域和第2硅区域的工序；
采用第1自对准硅化物工艺，在所述第1硅区域上形成第1硅化物膜，并且同时在所述第2硅区域上形成由与所述第1硅化物膜相同硅化物材料构成的第2硅化物膜的工序；
形成反应抑制膜使得覆盖所述第2硅化物膜的工序；
采用第2自对准硅化物工艺，在所述第1硅区域上的第1硅化物膜上形成由所述第1硅化物膜相同硅化物材料构成的第3硅化物膜的工序。
11.一种半导体装置的制造方法，其特征在于，具备：
形成第1硅区域和第2硅区域的工序；
采用第1自对准硅化物工艺，在所述第1硅区域上形成第1硅化物膜，同时在所述第2硅区域上形成第2硅化物膜的工序；
形成反应抑制膜以及蚀刻掩膜使覆盖所述第2硅化物膜的工序；
以所述蚀刻掩膜为掩膜且利用蚀刻除去所述第1硅化物膜的工序；
采用第2自对准硅化物工艺，在所述第1硅区域上形成第3硅化物膜的工序。
12.如权利要求11所述的半导体装置的制造方法，其特征在于，
所述形成第3硅化物膜的工序包含在所述第1硅区域上形成由与所述第2硅化物膜相同材料构成的、并且具有比所述第2硅化物膜厚度更大的第3硅化物膜的工序。
13.一种半导体装置的制造方法，其特征在于，具备：
形成第1硅区域和第2硅区域的工序；
采用第1自对准硅化物工艺，在所述第1硅区域上形成第1硅化物膜，同时在所述第2硅区域上形成第2硅化物膜的工序；
形成蚀刻掩膜使覆盖所述第1硅化物膜的工序；
以所述蚀刻掩膜为掩膜，对所述第2硅化物膜蚀刻掉规定的厚度。
14.一种半导体装置的制造方法，其特征在于，具备：
形成第1硅区域和第2硅区域的工序；
采用第1自对准硅化物工艺，在所述第1硅区域上形成第1硅化物膜，同时在所述第2硅区域上形成第2硅化物膜的工序；
形成掩膜层使覆盖所述第1硅化物膜的工艺；
以所述掩膜层为掩膜，通过将杂质注入所述第2硅化物膜使所述第2硅化物膜的薄膜电阻值上升的工序。
15.一种半导体装置的制造方法，其特征在于，具备：
形成由同一硅层构成的第1硅区域的第2硅区域的工序；
在所述第1硅区域上和所述第2硅区域上形成导电层的工序；
形成反应抑制膜和蚀刻掩膜使覆盖所述第2硅区域与所述第2硅区域上形成的所述导电层的工序；
以所述蚀刻掩膜为掩膜，用蚀刻除去在所述第1硅区域上形成的所述导电层的工序；
其后，采自对准用硅化物工艺，在所述第1硅区域上形成第1硅化物膜的工序。
16.一种半导体装置的制造方法，其特征在于，具备：
形成硅区域的工序；
在所述硅区域上形成硅化物膜的工序；
通过使所述硅化物膜的结晶性劣化来使所述硅化物膜的薄膜电阻值上升的工序。
17.如权利要求16所述的半导体装置的制造方法，其特征在于，
通过使所述硅化物膜的结晶性劣化来使所述硅化物膜的薄膜电阻值上升的工序包含通过对所述硅化物膜以离子注入杂质来使所述硅化物膜的结晶性劣化的工序。
18.如权利要求17所述的半导体装置的制造方法，其特征在于，
使所述硅化物膜的结晶性劣化的工序包含通过对所述硅化物膜以离子注入杂质来使所述硅化物膜非晶质化的工艺。
19.如权利要求17所述的半导体装置的制造方法，其特征在于，
所述杂质包含选自由Ge、Si、B、As、P以及BF2组成的组中至少一个元素。
20.如权利要求17所述的半导体装置的制造方法，其特征在于，
所述硅化物膜是含Co的硅化物膜。
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