DE19803424C1 - Halbleiter-Isolator-Struktur mit reduzierter Feldstärke an der Oberfläche und Verfahren zur Herstellung einer solchen - Google Patents

Halbleiter-Isolator-Struktur mit reduzierter Feldstärke an der Oberfläche und Verfahren zur Herstellung einer solchen

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Description

Die Erfindung betrifft eine Halbleiter-Isolator-Struktur mit wenigstens einem Driftgebiet von einem ersten Leitungstyp, wenigstens einer Source-Elektrode zum Injizieren von Ladungsträgern in das Driftgebiet, wenigstens einer Drain- Elektrode zum Absaugen der Ladungsträger aus dem Drift­ gebiet, wenigstens einem Gate-Anschluß zum Steuern des Stromes der Ladungsträger zwischen wenigstens einer der Source- und der Drain-Elektroden sowie ein Verfahren zur Herstellung einer solchen Halbleiter-Isolator-Struktur.
Bauelemente der Schalt- und Leistungstechnik müssen sowohl eine geforderte Sperrspannung sicher blockieren als auch im eingeschalteten Zustand mit minimaler Verlustleistung arbei­ ten. Um diese Anforderungen zu erfüllen, werden die Geome­ trie des Bauelementes und die Dotierstoffkonzentrationen in den einzelnen Halbleitergebieten geeignet dimensioniert. Im Sperrfall darf dabei die elektrische Feldstärke an keiner Stelle des Bauelementes die breakdown- oder Durchbruchfeld­ stärke EBD des verwendeten Halbleitermaterials überschreiten. Die höchsten Feldstärken treten an den sperrenden pn-Über­ gängen und an der nicht durch pn-Übergänge abgeschirmten Oberfläche des Bauelementes auf. Hier wird im Sperrfall maximal die Durchbruchfeldstärke des verwendeten Halbleiter­ materials erreicht.
Für Bauelemente der Schalt- und Leistungstechnik wurde bisher fast ausschließlich Silicium als Halbleitermaterial eingesetzt. Ein weiterer Halbleiter ist SiC. Gegenüber Si als Halbleitermaterial bietet SiC die Vorteile einer sehr hohen Spannungsfestigkeit. Mit SiC wird es daher möglich, Bauelemente für sehr viel höhere Spannungen herzustellen als mit Si. Bauelemente mit SiC als Halbleitermaterial sind z. ­ B. in "Critical Materials, Device Design, Performance and Reliability Issues in 4H-SiC Power UMOSFET Structures", Materials Research Society, Spring Meeting, 8. - 12. April 1996, San Francisco, von Agarwal et al. beschrieben.
Ein Nachteil von Bauelementen mit MIS-Struktur aus SiC gegenüber Bauelementen aus Si liegt jedoch darin, daß die maximale Einsatzspannung des Bauelements durch die Durch­ bruchfeldstärke in dem Isolator der MIS-Struktur bestimmt wird und diese - insbesondere bei SiO2 als Isolator - sehr viel niedriger liegt als die Durchbruchspannung von SiC. Mit anderen Worten, man hat bei SiC das Problem, daß die Durch­ bruchfeldstärke des Halbleiters deutlich über der Durch­ bruchfeldstärke des Isolators SiO2 liegt, so daß es zu einer Degradation des Isolators kommt, wenn man das Bauelement mit Feldstärken betreibt, die in der Nähe der Durchbruchfeld­ stärke des Halbleiters SiC liegen. Dagegen tritt bei Silicium-Bauelementen mit SiO2 als Isolatorschicht aufgrund der niedrigen Durchbruchfeldstärke des Halbleiters Si gegen­ über der höheren Durchbruchfeldstärke in SiO2 das Problem der Degradation der elektrischen Eigenschaften des Isolators nicht auf, auch wenn die volle Durchbruchfeldstärke des Halbleiters genutzt wird.
Aufgabe der vorliegenden Erfindung ist es, ein Bauelement zu schaffen, bei dem die maximale Feldstärke in dem Halbleiter­ substrat ausgenutzt werden kann, ohne daß es zu einer Degra­ dation der elektrischen Eigenschaften einer Isolatorschicht kommt, sowie ein Verfahren zum Herstellen eines solchen Bauelements anzugeben.
Diese Aufgabe wird gelöst durch ein Bauelement mit den Merk­ malen nach Anspruch 1 bzw. ein Verfahren nach Anspruch 8. Die Unteransprüche beziehen sich auf bevorzugte Ausführungs­ formen der Erfindung.
Die erfindungsgemäße Lösung besteht darin, im Halbleiter­ substrat einen Inselbereich eines zweiten Leitungstyps in einem Bereich von einem ersten Leitungstyp anzuordnen, so daß die Halbleiteroberfläche gegen das elektrische Feld weitgehend abgeschirmt ist. Der Inselbereich dient als Quelle ortsfester Ladungen, die als Gegenladungen zu den Ladungen vom ersten Typ in der Raumladungszone wirken.
Die erfindungsgemäße durch Feldeffekt gesteuerte vertikale Halbleiter-Isolator-Struktur mit wenigstens einem Drift­ gebiet von einem ersten Leitungstyp, wenigstens einer Source-Elektrode zum Injizieren von Ladungsträgern in das Driftgebiet, wenigstens einer Drain-Elektrode zum Absaugen der Ladungsträger aus dem Driftgebiet, wenigstens einer Gate-Elektrode zum Steuern des Stromes der Ladungsträger zwischen wenigstens einer der Source- und der Drain-Elek­ troden, ist dadurch gekennzeichnet, daß in dem Driftgebiet jeweils ein Inselbereich von einem zweiten Leitungstyp angeordnet ist.
In einer Ausführungsform der durch Feldeffekt gesteuerten vertikalen Halbleiter-Isolator-Struktur sind die Insel­ bereiche so angeordnet, daß in vertikaler Richtung die Gate- Elektrode von der Drain-Elektrode abgeschirmt ist.
In einer weiteren Ausführungsform der durch Feldeffekt gesteuerten vertikalen Halbleiter-Isolator-Struktur sind die Inselbereiche so dimensioniert, daß sie in symmetrischer Position in bezug auf die Gate-Elektrode von der Drain- Elektrode aus gesehen die Wanne um das Zweifache des Betrags einer maximalen Justierungenauigkeit δ überlappen.
Vorzugsweise weist die Wanne eine höhere Dotierstoffkonzen­ tration an der Halbleiteroberfläche und eine niedrigere Dotierstoffkonzentration auf der der Halbleiteroberfläche gegenüberliegenden Seite auf.
Insbesondere kann die durch Feldeffekt gesteuerte vertikale Halbleiter-Isolator-Struktur ein UMOSFET oder VMOSFET sein, d. h. die Gate-Elektrode ist als Graben-Elektrode in dem Driftgebiet ausgeführt.
Die allgemeine durch Feldeffekt gesteuerte vertikale Halb­ leiter-Isolator-Struktur ist besonders geeignet für ein Halbleiterbauelement, bei dem das Driftgebiet aus SiC besteht.
Bei mehreren Zellen einer durch Feldeffekt gesteuerte verti­ kale Halbleiter-Isolator-Struktur auf einem Halbleitersub­ strat werden die Inselbereiche mehrerer Zellen vorzugsweise so angeordnet, daß sie eine regelmäßige Struktur bilden.
Das erfindungsgemäße Verfahren zum Herstellen einer durch Feldeffekt gesteuerten vertikalen Halbleiter-Isolator- Struktur umfaßt die Schritte: Aufbringen einer Halbleiter­ schicht, die als Driftstrecke für Ladungsträger dient und die von einem ersten Leitungstyp ist, auf ein Halbleiter­ substrat, Anordnen wenigstens eines Wannenbereichs in der Halbleiterschicht, Aufbringen einer Isolatorschicht auf der Oberfläche der Halbleiterschicht, Erzeugen einer von der Halbleiterschicht durch die Isolatorschicht getrennten Gate- Elektrode, einer mit der Halbleiterschicht verbundenen Source-Elektrode und einer Drain-Elektrode, und ist dadurch gekennzeichnet, daß das Aufbringen der Halbleiterschicht die Teilschritte umfaßt: Aufwachsen einer ersten Epitaxieschicht eines ersten Leitungstyps auf das Halbleitersubstrat, Anord­ nen von Inselbereichen eines zweiten Leitungstyps in oder auf der ersten Epitaxieschicht, Aufwachsen einer zweiten Epitaxieschicht des ersten Leitungstyps auf der ersten Epitaxieschicht mit den Inselbereichen.
Insbesondere werden bei dem erfindungsgemäßen Verfahren die Inselbereiche mehrerer Zellen in regelmäßigen Abständen voneinander auf der ersten Epitaxieschicht angeordnet.
In einer bevorzugten Ausführungsform werden nach dem Auf­ wachsen der ersten Epitaxieschicht zur späteren Justierung einer p-Wanne Justierstrukturen geätzt und anhand der eingeätzten Justiertstrukturen die Wannen für den MOSFET justiert.
Der Vorteil des erfindungsgemäßen Bauelements besteht darin, daß ein oberflächennaher, feldreduzierter Raum in dem Halb­ leitersubstrat geschaffen wird, so daß die hohe Durchbruch­ feldstärke von Siliciumcarbid auch bei Bauelementen mit MOS- Strukturen voll genutzt werden kann, ohne daß die Langzeit­ stabilität der Bauelemente durch zu hohe elektrische Feld­ stärken in den MOS-Strukturen beeinträchtigt wird. Außerdem läßt sich bei einem MOSFET aufgrund der Abschirmung des Feldes durch den Inselbereich die Dotierstoffkonzentration in der Wanne so einstellen, daß sich im Bereich des Inver­ sionskanals eine homogene Dotierung ergibt. Mit der Erfin­ dung ergibt sich somit die Möglichkeit, die Einsatzspannung des MOSFET durch geeignete Wahl der Dotierung im Bereich des Inversionskanals gezielt einzustellen.
Die erfindungsgemäße Anordnung unterschiedlich dotierter Halbleitergebiete reduziert das elektrische Feld im Halb­ leiter an der Grenze zum Isolator deutlich, ohne die elek­ trischen Eigenschaften des Bauelements im Durchlaß nennens­ wert zu beeinträchtigen. Mit dem erfindungsgemäßen Bauele­ ment kann somit die volle Durchbruchspannung des verwendeten Halbleitermaterials ausgenutzt werden.
Weitere Merkmale und Vorteile ergeben sich aus der folgenden Beschreibung von zeichnerisch dargestellten Ausführungsbei­ spielen der Erfindung.
Fig. 1 zeigt einen MOS-FET als eine Ausführungsform der Erfindung.
Fig. 2 zeigt einen MOS-FET nach dem Stand der Technik.
Fig. 3 zeigt das Ergebnis einer Simulationsrechnung der elektrischen Feldstärke in dem Bauelement nach Fig. 2.
Fig. 4 zeigt das Ergebnis einer Simulationsrechnung der elektrischen Feldstärke in dem erfindungsgemäßen Bauelement nach Fig. 1.
Fig. 5 zeigt eine MOS-FET-Struktur als eine weitere Ausführungsform der Erfindung.
Fig. 6 zeigt einen MOS-FET als eine weitere Ausführungsform der Erfindung.
Die Erfindung wird im folgenden anhand eines vertikalen Leistungs-MOSFET als Ausführungsbeispiel näher beschrieben und im Vergleich zum Stand der Technik dargestellt.
Ein vertikaler Leistungs-MOSFET nach dem Stand der Technik ist in seinem Aufbau in Fig. 2 gezeigt. Dargestellt ist nur eine Zelle. Üblicherweise sind jedoch viele gleichartige Zellen auf einem Halbleitersubstrat angeordnet. Der verti­ kale Leistungs-MOSFET umfaßt ein Halbleitersubstrat 1, auf dem eine Epitaxieschicht 2 von einem ersten Leitungstyp, z. B. n-leitend, aufgewachsen ist. Die Epitaxieschicht oder Halbleiterschicht 2 dient als Driftstrecke für Ladungsträ­ ger. In dieser Epitaxieschicht 2 sind als Source-Anschluß und als Leitungskanal eine Wanne 4 von einem zweiten Lei­ tungstyp, z. B. p-leitend, und innerhalb dieser ein erster und zweiter Implantationsbereich 5 bzw. 6 vorgesehen. Der erste Implantationsbereich 5 ist von demselben Leitungstyp wie die Wanne 4, ist aber stärker dotiert. Der zweite Implantationsbereich 6 ist vom dem zweiten Leitungstyp entgegengesetzten Leitungstyp.
Auf der Oberfläche dieser Struktur ist eine Isolatorschicht 7 aufgebracht. Sie trennt eine Gate-Elektrode 3 von den Implantationsbereichen 5 und 6 sowie von der Wanne 4 und der Epitaxieschicht 2 selbst. Außerdem trennt die Isolator­ schicht 7 die Gate-Elektrode 3 auf der anderen Seite von einer Metallisierung der gesamten Struktur, die als Source- Elektrode 8 dient. Die Source-Elektrode 8 ist in Fenster­ bereichen direkt mit den Implantationsbereichen 5 und 6 verbunden.
Die von der Source-Elektrode 8 injizierten Ladungsträger können je nach Vorspannung der Gate-Elektrode 3 von dem Implantationsbereich 6 durch einen Kanal in der Wanne 4 und die Epitaxieschicht 2 sowie das Halbleitersubstrat 1 zu einer Drain-Elektrode 9 abfließen, die sich auf der der Source-Elektrode 8 und der Gate-Elektrode 3 gegenüberliegen­ den Seite des Halbleiterbauelements befindet.
Der Nachteil dieses Aufbaus liegt darin, daß die elektrische Feldstärke direkt von der Drain-Elektrode 9 durchgreift und sich so an dem Übergang zwischen Epitaxieschicht 2 und Isolatorschicht 7 eine hohe Feldstärke ergibt, die zur Degradation des Isolators 7 führt.
Dies ist ein Problem, das sich erstmalig bei SiC-Bauelemen­ ten stellt. Da für Bauelemente der Schalt- und Leistungs­ technik bisher fast ausschließlich der Halbleiter Silicium eingesetzt wurde, tritt aufgrund der niedrigen Durchbruch­ feldstärke des Halbleiters dieses Problem der Degradation der elektrischen Eigenschaften von MIS-Strukturen auf Si- Basis mit Siliciumdioxid nicht auf, auch wenn die volle Durchbruchfeldstärke des Halbleiters genutzt wird.
Ein weiterer Nachteil der Struktur nach dem Stand der Technik, wie sie in Fig. 2 gezeigt ist, besteht darin, daß bei höherer Dotierung der Wanne 4 in der Tiefe als an der Oberfläche das Implantationsprofil an der Maskenkante hochgezogen wird. Dadurch steigt die oberflächennahe Dotierung im Bereich des MOSFET-Kanals an und erhöht die Einsatzspannung des Halbleiterschalters.
Die erfindungsgemäße Struktur ist in Fig. 1 dargestellt. Sie unterscheidet sich von der Struktur nach dem Stand der Technik (Fig. 2) dadurch bzw. ist gekennzeichnet dadurch, daß ein Inselbereich 10 in der Epitaxieschicht 2 angeordnet ist. Im übrigen entsprechen die Elemente der erfindungs­ gemäßen Struktur in Fig. 1 denen der Struktur nach dem Stand der Technik in Fig. 2 und sind gleich bezeichnet.
Die erfindungsgemäß eingefügte Insel 10 in der Epitaxie­ schicht 2 dient als Quelle ortsfester Ladungen, die als Gegenladungen zu den Fremdatomen (d. h. Akzeptoren oder Donatoren) in der Raumladungszone in der Epitaxieschicht wirken und das elektrische Feld weitgehend von der Halb­ leiteroberfläche fernhalten. Wenn das Bauelement im Durchlaß betrieben wird, behindert die Insel 10 dagegen den Stromfluß nicht, da sie dann von Ladungsträgern überschwemmt wird.
Die beanspruchte Struktur gilt selbstverständlich für den Fall eines n-Kanal-MOSFET genauso wie für den entgegen­ gesetzten Fall eines p-Kanal-MOSFET, wobei nur der jeweilige Leitungstyp der einzelnen Zonen des Bauelements "umgedreht" werden muß. Wenn z. B. die Epitaxieschicht 2 vom n-Typ ist, wird die Insel 10 vom p-Typ sein und umgekehrt.
Vorzugsweise ist der Inselbereich 10 im Driftgebiet, also unter dem Gebiet, in dem die MOS-Struktur direkt an die Epitaxieschicht 2 grenzt, angeordnet.
Die elektrischen Eigenschaften des Halbleiterbauelements nach Fig. 1 und nach Fig. 2 werden im folgenden miteinander verglichen, wobei auf die graphische Darstellung von Simulationsrechnungen in Fig. 3 und Fig. 4 Bezug genommen wird, die mit einem Finite-Elemente-Programm erstellt wurden.
Die Simulation des Feldverlaufs in der Struktur nach dem Stand der Technik, wie sie in Fig. 2 dargestellt ist, ist in Fig. 3 gezeigt. Die Berechnung der elektrischen Feld­ stärke wurde für Siliciumcarbid als Halbleitermaterial und eine angelegte Sperrspannung von 1000 V durchgeführt. Als Abmessungen des Bauelements und die Dotierstoffkonzentra­ tionen wurde bei der Simulation eine Zellänge von 13 µm mit 10 µm Wannenlänge angenommen. (Als eine Zelle wird hier die linke oder rechte Hälfte der Darstellung in Fig. 1 oder 2 verstanden, die durch eine vertikale, gestrichelte Linie in Fig. 1 und Fig. 2 voneinander getrennt sind.) Die Wannen­ tiefe betrug (einschließlich der Implantationsbereiche 5 und 6) 0,6 µm, die Dotierung an der Oberfläche der Wanne 4 betrug 6 . 1016 cm-3 bis maximal 4 . 1018 cm-3. Die Dicke der Epitaxieschicht 2 betrug 12 µm bei einer Dotierung von 8 . 1015 cm-3.
Das Simulationsergebnis ist als dreidimensionale Grafik in Fig. 3 dargestellt. Die x-Achse gibt die horizontale Ausdehnung in Fig. 2 (d. h. von links nach rechts und umgekehrt) des Bauelements im Bereich zwischen 9 µm und 14 µm wieder, die y-Achse gibt die Ausdehnung des Bauelements senkrecht zur Zeichenebene in Fig. 2 im Bereich zwischen 0 und 5 µm wieder und die z-Achse gibt die Feldstärke E im Bereich zwischen 0 und 300 V/µm an. Als MOS-Struktur wurde ein Aufbau zugrundegelegt, bei dem die Epitaxieschicht 2 n- dotiert und die Wanne p-dotiert ist.
Wie Fig. 3 zu entnehmen ist, wird die Durchbruchfeldstärke von Siliciumcarbid, die typischerweise bei 200 V/µm (2,0 MV/ cm) liegt, zuerst an der Ecke der p-Wanne des MOSFET er­ reicht. Die elektrische Feldstärke an den anderen Abschnit­ ten des pn-Übergangs und an der Halbleiteroberfläche liegt bei ca. 160 V/µm. Im Oxid 7 der MOS-Struktur beträgt damit die elektrische Feldstärke 400 V/µm und liegt damit deutlich über der Feldstärke von ca. 200 V/µm, ab der die elektri­ schen Eigenschaften des Isolators 7 zu degradieren beginnen.
Dieses Verhalten der Feldstärke beruht darauf, daß in den an MIS-Strukturen (MIS: Metall-Isolator-Halbleiter) der Oberf­ läche, wie z. B. beim vertikalen Leistungs-MOSFET, die Normalkomponente der dielektrischen Verschiebung aus dem Halbleiter stetig in den Isolator der MIS-Struktur übergeht, d. h. die elektrischen Felder im Isolator (Ei) und an der Halbleiteroberfläche (Es) über das Verhältnis der relativen Dielektrizitätskonstanten des Isolators (εi ) und Halbleiters (εs) verknüpft sind durch:
Die maximale elektrische Feldstärke im Isolator (Ei,max) ist für Siliciumdioxid (εi = 3,9), den gebräuchlichsten Isolator in MIS-Strukturen, auf den Halbleitermaterialien Silicium und Siliciumcarbid typischerweise:
Silicium
Ei,max = 60 V/µm (εs = 11,9; Es,max = EBD = 20 V/µm bei einer Dotierstoffkonzentration von 1014 cm-3)
Silicium­ carbid
Ei,max = 500 V/µm (εs = 9,66, Es,max = EBD = 200 V/µm bei einer Dotierstoffkonzentration von 1016 cm-3)
Als Feld an der Halbleiteroberfläche wird die Durchbruch­ feldstärke (EBD) des jeweiligen Halbleitermaterials ein­ gesetzt, die eine Funktion der Grunddotierung des Halblei­ ters ist. Die angegebenen Durchbruchfeldstärken gelten für Silicium bei einer Dotierstoffkonzentration von 1014 cm-3, für Siliciumcarbid bei einer Dotierstoffkonzentration von 1016 cm-3.
Für Silicium liegt die maximale elektrische Feldstärke im Oxid der MIS-Struktur (Ei,max = 60 V/µm) weit unter der Grenzfeldstärke für Siliciumdioxid, ab der die Langzeit­ stabilität des Isolators beeinträchtigt wird. Für Silicium­ carbid dagegen wird die Grenzfeldstärke von typischerweise 200-300 V/µm im Oxid deutlich überschritten. Die elektri­ schen Eigenschaften des Isolators degradieren dann im Sperr­ fall durch die Injektion von Ladungsträgern aus dem Siliciumcarbid in das Oxid. Limitierende Größe bei der Dimensionierung von Bauelementen mit MIS-Strukturen wird damit die maximal zulässige elektrische Feldstärke im Oxid. Das Potential von Siliciumcarbid hinsichtlich der maximal möglichen Sperrspannung kann nur sehr eingeschränkt aus­ geschöpft werden.
In Fig. 4 ist der Verlauf der elektrischen Feldstärke in der erfindungsgemäßen Anordnung bei einer Sperrspannung von 1000 V analog zu Fig. 3 dreidimensional dargestellt. Um einen direkten Vergleich zum Stand der Technik zu haben, wurden die Abmessungen des Bauelements und die zugehörigen Dotierstoffkonzentrationen identisch zu denen bei der Simulationsrechnung nach Fig. 3 gewählt. Für den Insel­ bereich 10 wurde als Ausdehnung in die Tiefe (vertikal) 0,6 µm und ein Abstand von der Wanne 4 von 3 µm angenommen. Die horizontale Ausdehnung des Inselbereichs 10 wurde so gewählt, daß in der Projektion auf eine gedachte horizontale Linie ein Überlapp mit der Wanne 4 besteht und die Wanne 4 und der Inselbereich 10 nicht schlüssig miteinander ab­ schließen. Als Dotierstoffkonzentration in dem Inselbereich 10 wurde 2 . 1017 cm-3 gewählt.
Wie man in Fig. 4 sieht, kommt es mit dem erfindungsgemäßen Inselbereich 10 in der Epitaxieschicht 2 zu einer Verringe­ rung des elektrischen Feldes an der Halbleiteroberfläche unter der MOS-Struktur; hier reduziert sich die elektrische Feldstärke drastisch: von 160 Vµm auf 65 V/µm. Zusätzlich entsteht oberhalb der gesamten Insel 10 ein Raum, in dem das elektrische Feld deutlich verringert ist, und die Feldspitze an der Ecke der Wanne 4 des MOSFET wird abgebaut, d. h. die Durchbruchfestigkeit des Bauelementes wird damit insgesamt erhöht.
Damit schafft die Erfindung einen oberflächennahen Raum, in dem das Feld reduziert ist. Damit kann insbesondere die hohe Durchbruchfeldstärke von Siliciumcarbid auch bei Bauelemen­ ten mit MOS-Strukturen voll genutzt werden, ohne daß die Langzeitstabilität der Bauelemente durch zu hohe elektrische Feldstärken in den MOS-Strukturen beeinträchtigt wird.
Die Erfinder haben festgestellt, daß zwischen den Kanten der vergrabenen Insel 10 und der Wanne 4 des MOSFET in x-Rich­ tung in Fig. 4 keine Lücke vorhanden sein darf, da das Feld an der Halbleiteroberfläche dann sehr rasch wieder anwächst. Der Überlapp zwischen der Wanne 4 und dem Inselbereich 10 sollte also bei einem gegebenen Justierfehler von ±δ minde­ stens δ sein. Bei maximaler Fehljustierung liegen dann die Kanten des vergrabenen Inselbereichs 10 und der Wanne 4 des MOSFET auf einer Seite exakt übereinander, auf der anderen Seite überlappen sie um 2δ.
Die Daten für unterschiedlichen Überlapp bei der Zelle, die der Simulation in Fig. 4 zugrunde liegt, sind in Tabelle 1 in Bezug auf Leitwert und elektrische Feldstärke an der Halbleiteroberfläche bei unterschiedlichen Überlappungen des Inselbereichs 10 und der Wanne 4 zusammengestellt und mit einem MOSFET nach dem Stand der Technik (ohne Inselbereich 10) verglichen.
In der Tabelle 1 bedeuten Werte für den Überlapp, die kleiner als 0 sind, daß zwischen den Kanten des Insel­ bereichs 10 und der Wanne 4 des MOSFET eine Lücke besteht.
Tabelle 1
Der Einbau des ideal justierten Inselbereichs 10 mit einem Überlapp von δ = 2 µm reduziert nach Tabelle 1 den Leitwert des berechneten vertikalen MOSFET um 31% gegenüber dem Leitwert des MOSFET ohne Inselbereich 10 (erste Zeile in der Tabelle). Ist der Inselbereich 10 um δ fehljustiert, wird die Stromverteilung asymmetrisch: auf einer Seite verringert sich der Leitwert um 41% gegenüber dem Leitwert des MOSFET ohne Inselbereich 10, auf der anderen Seite um 19%, im Mittel also ebenfalls 31% gegenüber dem Leitwert des MOSFET ohne Inselbereich 10. Die Sperrfähigkeit aber bleibt auf beiden Seiten erhalten. Die bei maximaler Fehljustierung auftretende Feldstärke im Gate-Oxid beträgt in diesem Beispiel 160 V/µm. Im Gegensatz zu der Anordnung nach dem Stand der Technik ohne Inselbereich ist dieser MOSFET bis zu einer Sperrspannung von 1000 V einsetzbar, ohne daß das Gate-Oxid 7 degradiert. Damit ermöglicht die erfindungs­ gemäße Insel 10 in MOS-Bauelementen die volle Ausschöpfung der Durchbruchfeldstärke des verwendeten Halbleiter­ materials.
Neben der Anordnung des Inselbereichs 10 und der Wanne 4 in horizontaler Richtung ist die Ausrichtung in vertikaler Richtung maßgeblich für die Eigenschaften des Bauelements. Die vertikale Anordnung des vergrabenen Inselbereichs 10 wird vorzugsweise gemäß den Erfordernissen für den Durch­ laßfall dimensioniert. Der vertikale Abstand zwischen dem vergrabenen Inselbereich 10 und der Wanne 4 des MOSFET muß groß genug sein, um eine nennenswerte Behinderung des Strom­ flusses durch den JFET-Effekt im Kanal zwischen Wanne 4 und Inselbereich 10 zu vermeiden. Bei der in Fig. 1 dargestell­ ten Ausführungsform mit den oben genannten Daten, die der Berechnung zu Fig. 4 zugrunde liegen, ist dies für einen Abstand von 3 µm gewährleistet. Aus demselben Grund darf der für den Sperrfall wichtige Überlapp der beiden Gebiete in lateraler Richtung nicht zu groß werden.
Neben der oben beschriebenen Anwendung der vergrabenen Insel 10 beim vertikalen Leistungs-MOSFET kann diese Struktur in all den Fällen eingesetzt werden, in denen Teile eines Bau­ elementes vor hohen elektrischen Feldstärken geschützt werden sollen bzw. Halbleitergebiete mit verminderter elektrischer Feldstärke erforderlich sind. Ein Beispiel für eine weitere Anwendung der Erfindung ist der in Fig. 5 gezeigte U-MOSFET, bei dem ebenfalls die maximale Feldstärke im Isolator 7 der MIS-Struktur am Boden und an den Kanten der U-Gräben überschritten wird.
Der U-MOSFET in Fig. 5 umfaßt wie der in Fig. 1 gezeigte erfindungsgemäße vertikale MOSFET auf einem Halbleiter­ substrat 1 eine erste Epitaxieschicht 2 von einem ersten Leitungstyp. Auf dieser ist eine zweite Epitaxieschicht 12 von einem zweiten Leitungstyp und darauf wiederum eine dritte Schicht 11 von dem ersten Leitungstyp angeordnet. Die dritte Schicht 11 kann ebenfalls als Epitaxieschicht auf der zweiten Epitaxieschicht 12 abgeschieden werden oder durch Implantation in der zweiten Epitaxieschicht 12 hergestellt werden. Auf der Schicht 11 ist der Source-Kontakt 8 an­ geordnet. Das Gate 3, das durch eine Isolatorschicht 7 von der ersten Epitaxieschicht 2 und den Schichten 11 und 12 getrennt ist, ist in die Schichten 11 und 12 geätzt. Im übrigen sind gleiche Elemente wie in Fig. 1 oder 2 mit denselben Bezugszeichen versehen.
Erfindungsgemäß wird bei einem U-MOSFET in der ersten Epitaxieschicht 2 eine Insel 10 angeordnet. Obgleich mehrere Inseln 10 angeordnet werden können in der Epitaxieschicht 2, ist nur eine davon in Fig. 5 dargestellt. Durch die Insel­ bereiche 10 wird erreicht, daß das Feld zwischen Gate 3 und Drain 9 nicht den Isolator 7 belastet und diesen altern läßt, sondern der Isolator 7 abgeschirmt und weniger be­ lastet wird.
Die genaue Form der Gate-Elektrode 3 ist für die Erfindung nicht wesentlich. Sie kann daher auch statt auf einen UMSOFET auch auf einen VMOSFET etc. angewendet werden.
Zusätzlich kann mit dem eingebauten Inselbereich 10, der im Sperrfall einen Teil der Abschirmung übernimmt, die Dotie­ rung im Kanalbereich des MOSFET auf Einsatzspannung opti­ miert werden. Eine Ausführungsform mit einer Anordnung zur Optimierung der Dotierung ist in Fig. 6 gezeigt.
Der Aufbau der Ausführungsform in Fig. 6 entspricht im wesentlichen dem der Ausführungsform nach Fig. 1. Zusätz­ lich zu der Ausführungsform nach Fig. 1 weist bei der Ausführungsform nach Fig. 6 die Wanne 4 einen Abschnitt 13 auf, der sich durch seine Dotierung vom Rest der Wanne 4 unterscheidet. Die maximale Dotierstoffkonzentration in der Tiefe der Wanne 4 wird in diesem Abschnitt 13 verringert. Als Folge wird die über die Implantationsmaske an die Halb­ leiteroberfläche hochgezogene Dotierstoffkonzentration ver­ ringert und die Einsatzspannung des MOSFET zu kleineren Spannungen verschoben. Die Dotierung kann soweit verringert werden, daß sich im Bereich des (nicht dargestellten) Inver­ sionskanals, d. h. innerhalb der Wanne 4 zwischen dem Implantationsbereich 6 und der Epitaxieschicht 2 im wesent­ lichen parallel zur Oberfläche des Halbleiters verlaufend, eine homogene Dotierung ergibt. Der Wert dieser Dotierung richtet sich nach der gewünschten Einsatzspannung. Die Ver­ fahren, mit denen der Abschnitt 13 selbstjustierend her­ gestellt werden kann, sind auf dem Gebiet der Halbleiter­ bauelemente allgemein bekannt und werden hier nicht weiter erläutert.
Bei allen hier beschriebenen Ausführungsformen gibt es für die Konzentration des Dotierstoffes in der Insel 10 einen optimalen Bereich. Bei zu hohen Konzentrationen wird die Sperrspannung des Bauelementes verringert, weil an der Ecke der Insel 10 die Durchbruchfeldstärke überschritten wird. Bei zu geringen Konzentrationen greift das elektrische Feld durch die Insel 10 hindurch an die Halbleiteroberfläche.
Ferner können bei allen Ausführungsformen neben einer einzelnen Insel 10 mehrere Inselbereiche 10 so angeordnet werden, daß sie zusammen ein "großmaschiges" Gitter bilden. Damit entfällt der hochgenaue Justierprozeß der Wanne 4 des MOSFET zur vergrabenen Insel 10.
Die Herstellung des beschriebenen Inselbereichs 10 kann die folgenden Schritte umfassen:
Auf das n-Typ Siliciumcarbid-Substrat 1 wird eine Epitaxie­ schicht 2 gleichen Leitungstyps aufgewachsen.
In diese Epitaxieschicht 2 werden die p-Inselbereiche 10 implantiert.
Zur späteren Justierung der p-Wanne 4 können geeignete (nicht dargestellte) Justierstrukturen geätzt werden.
Anschließend werden diese Strukturen mit einer weiteren n-Epitaxieschicht (die Fortsetzung der Epitaxieschicht 2) gewünschter Dicke überwachsen.
Anhand der zu Beginn eingeätzten Justierstrukturen werden jetzt die p-Wannen für den MOSFET justiert, so daß die gewünschte Überlappung von Wanne 4 und Insel 10 erreicht wird.
Alle weiteren Prozeßschritte sind die gleichen wie bei dem Stand der Technik.
Mit dessen Herstellungsschritten kann erfindungsgemäß ein MOSFET-Bauelement hergestellt werden, dessen Durchbruch­ festigkeit sehr hoch ist und bei dem insbesondere die Isolatorschicht keiner hohen Dauerbelastung ausgesetzt ist und die damit eine höhere mittlere Lebensdauer hat.

Claims (10)

1. Durch Feldeffekt gesteuerte vertikale Halbleiter- Isolator-Struktur mit wenigstens einem Driftgebiet (2) von einem ersten Leitungstyp,
wenigstens einer Source-Elektrode (8) zum Injizieren von Ladungsträgern in das Driftgebiet (2),
wenigstens einer Drain-Elektrode (9) zum Absaugen der Ladungsträger aus dem Driftgebiet (2),
wenigstens einer Gate-Elektrode (8) zum Steuern des Stromes der Ladungsträger zwischen wenigstens einer der Source- (8) und der Drain-Elektroden (9), dadurch gekennzeichnet, daß in dem Driftgebiet (2) jeweils ein Inselbereich (10) von einem zweiten Leitungstyp angeordnet ist.
2. Durch Feldeffekt gesteuerte vertikale Halbleiter-Isola­ tor-Struktur nach Anspruch 1, dadurch ge­ kennzeichnet, daß die Inselbereiche (10) so an­ geordnet sind, daß in vertikaler Richtung die Gate-Elektrode (8) von der Drain-Elektrode (9) abgeschirmt ist.
3. Durch Feldeffekt gesteuerte vertikale Halbleiter-Isola­ tor-Struktur nach Anspruch 2, dadurch ge­ kennzeichnet, daß die Inselbereiche (10) so dimensioniert sind, daß sie in symmetrischer Position in bezug auf die Gate-Elektrode (3) von der Drain-Elektrode (9) aus gesehen die Wanne (4) um das Zweifache des Betrags einer maximalen Justierungenauigkeit (δ) überlappen.
4. Durch Feldeffekt gesteuerte vertikale Halbleiter-Isola­ tor-Struktur nach einem der vorangehenden Ansprüche, da­ durch gekennzeichnet, daß die Wanne (4) eine höhere Dotierstoffkonzentration an der Halbleiterober­ fläche und eine niedrigere Dotierstoffkonzentration auf der der Halbleiteroberfläche gegenüberliegenden Seite aufweist.
5. Durch Feldeffekt gesteuerte vertikale Halbleiter-Isola­ tor-Struktur nach einem der vorangehenden Ansprüche, da­ durch gekennzeichnet, daß die Gate- Elektrode (3) als Graben-Elektrode in dem Driftgebiet (2) ausgeführt ist.
6. Durch Feldeffekt gesteuerte vertikale Halbleiter-Isola­ tor-Struktur nach einem der vorangehenden Ansprüche, da­ durch gekennzeichnet, daß das Drift­ gebiet (2) aus SiC besteht.
7. Durch Feldeffekt gesteuerte vertikale Halbleiter-Isola­ tor-Struktur nach Anspruch 1, dadurch ge­ kennzeichnet, daß die Inselbereiche (10) meh­ rerer Zellen so angeordnet sind, daß sie eine regelmäßige Struktur bilden.
8. Verfahren zum Herstellen einer durch Feldeffekt gesteuer­ ten vertikalen Halbleiter-Isolator-Struktur, das die Schrit­ te umfaßt:
Aufbringen einer Halbleiterschicht (2), die als Driftstrecke für Ladungsträger dient und die von einem ersten Leitungstyp ist, auf ein Halbleitersubstrat (1),
Anordnen wenigstens eines Wannenbereichs (4) in der Halb­ leiterschicht (2)
Aufbringen einer Isolatorschicht (7) auf der Oberfläche der Halbleiterschicht (2),
Erzeugen einer von der Halbleiterschicht (2) durch die Isolatorschicht (7) getrennten Gate-Elektrode (3), einer mit der Halbleiterschicht verbundenen Source-Elektrode (8) und einer Drain-Elektrode (9),
dadurch gekennzeichnet, daß das Auf­ bringen der Halbleiterschicht (2) umfaßt:
Aufwachsen einer ersten Epitaxieschicht eines ersten Lei­ tungstyps auf das Halbleitersubstrat (1),
Anordnen von Inselbereichen (10) eines zweiten Leitungstyps in oder auf der ersten Epitaxieschicht,
Aufwachsen einer zweiten Epitaxieschicht des ersten Lei­ tungstyps auf der ersten Epitaxieschicht mit den Insel­ bereichen.
9. Verfahren nach Anspruch 8, dadurch gekenn­ zeichnet, daß die Inselbereiche mehrerer Zellen in regelmäßigen Abständen voneinander auf der ersten Epitaxie­ schicht angeordnet werden.
10. Verfahren nach Anspruch 8 oder 9, dadurch gekennzeichnet, daß nach dem Aufwachsen der ersten Epitaxieschicht Justierstrukturen geätzt werden, die als Justierhilfen für die Anordnung der Wanne (4) dienen.
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