JP7287998B2 - ＢｉＭＯＳ半導体装置 - Google Patents

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Description

本発明は、ＢｉＭＯＳ半導体装置に関する。
同一チップ上で、バイポーラトランジスタおよび金属酸化膜電界効果型トランジスタ（ＭＯＳＦＥＴ）が並列接続されている半導体装置として、ＢｉＭＯＳ半導体装置が知られている（例えば、特許文献１、２参照）。
また、同一チップ上で、バイポーラトランジスタおよびＭＯＳＦＥＴが複合化されている半導体装置として、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）が知られている（例えば、特許文献３参照）。
ここで、ＭＯＳＦＥＴとしては、高耐圧化および大電流容量化の観点から、縦型素子が用いられている。また、縦型素子としては、セルの微細化および低オン抵抗化の観点から、トレンチゲート構造が適用されている。
特開昭６１－１８０４７２号公報 特開昭６１－２２５８５４号公報 特開昭６０－１９６９７４号公報
図１に、従来のトレンチゲート構造を有するｎチャネル型のＢｉＭＯＳ半導体装置を示す。
ＢｉＭＯＳ半導体装置１０は、コレクタ／ドレイン電極１１の上に、ｎ＋ドレイン層１２と、ｎ－ドリフト層１３と、ｐベース層１４ａおよびｎ＋ソース層１４ｂからなる複合層１４とが、この順で形成されている。また、ＢｉＭＯＳ半導体装置１０は、複合層１４の表面からｎ－ドリフト層１３の上部にかけて、トレンチ１５が形成されており、トレンチ１５の内部に、ゲート絶縁膜１６を介して、ゲート電極１７が形成されている。ここで、ｎ＋ソース層１４ｂは、複合層１４の上部のトレンチ１５の両側に形成されている。さらに、ＢｉＭＯＳ半導体装置１０は、ｎ＋ソース層１４ｂの上に、エミッタ／ソース電極１８が形成されており、複合層１４のｎ＋ソース層１４ｂが形成されていない領域の上に、エミッタ／ソース電極１８と所定の間隔を隔てて、ベース電極１９が形成されている。
なお、図１において、破線で示されるハーフセルを用いて、以降のＢｉＭＯＳ半導体装置を説明する。
次に、図２を用いて、ＢｉＭＯＳ半導体装置１０の動作を説明する。なお、図２において、電子電流およびホール電流を示す線が太いことは、電流が大きいことを意味し、電子電流およびホール電流を示す線が細いことは、電流が小さいことを意味する。
図２に示すように、エミッタ／ソース電極１８に対して正の電圧をコレクタ／ドレイン電極１１に印加した状態で、エミッタ／ソース電極１８に対して正のゲート電圧をゲート電極１７に印加すると、ｐベース層１４ａのゲート電極１７の近傍に反転層１４ｃが形成される。このため、ｎ＋ドレイン層１２、ｎ－ドリフト層１３、反転層１４ｃおよびｎ＋ソース層１４ｂを経由して、コレクタ／ドレイン電極１１からエミッタ／ソース電極１８に、電子電流２１ａが流れる。また、エミッタ／ソース電極１８に対して正の電圧をコレクタ／ドレイン電極１１に印加した状態で、ベース電極１９にベース電流を流すと、電子電流２１ｂおよび２１ｃが流れ、ｎ＋ドレイン層１２、ｎ－ドリフト層１３、ｐベース層１４ａおよびｎ＋ソース層１４ｂを経由して、コレクタ／ドレイン電極１１からエミッタ／ソース電極１８に、電子電流２１ｄが流れる。さらに、ｐベース層１４ａからｎ－ドリフト層１３に、ホール電流２２が流れる。ここで、電子電流２１ｂおよび２１ｃは、それぞれ、側方および下方からｎ＋ソース層１４ｂに流入する。
しかしながら、ＢｉＭＯＳ半導体装置１０は、ｎ－ドリフト層１３に広がる空乏層の電界強度がｐベース層１４ａとの界面で最も高くなるため、高耐圧化の観点から、ｎ－ドリフト層１３の不純物濃度を高くすることができず、電流密度が低くなるという課題があった。
図３に、従来のトレンチゲート構造を有するｎチャネル型のＩＧＢＴを示す。
ＩＧＢＴ１０Ａは、コレクタ電極１１の上に、ｐ＋コレクタ層１２Ａと、ｎ＋コレクタ層１２と、ｎ－ドリフト層１３と、ｐエミッタ層１４ａおよびｎ＋エミッタ層１４ｂからなる複合層１４とが、この順で形成されている。また、ＩＧＢＴ１０Ａは、複合層１４の表面からｎ－ドリフト層１３の上部にかけて、トレンチ１５が形成されており、トレンチ１５の内部に、ゲート絶縁膜１６を介して、ゲート電極１７が形成されている。ここで、ｎ＋エミッタ層１４ｂは、複合層１４の上部のトレンチ１５の両側に形成されている。さらに、ＩＧＢＴ１０Ａは、複合層１４の上に、エミッタ電極１８Ａが形成されている。
しかしながら、ＩＧＢＴ１０Ａは、約０．６Ｖ程度のビルトイン電圧により、オン電圧を増大させるという課題がある。
本発明は、電流密度を向上させることが可能なＢｉＭＯＳ半導体装置を提供することを目的とする。
本発明の一態様は、トレンチゲート構造を有するｎチャネル型のＢｉＭＯＳ半導体装置であって、ｎ＋ドレイン層と、ｎ－ドリフト層およびｐピラー層が交互に接合されている並列ｐｎ層と、ｐベース層およびｎ＋ソース層からなる複合層とが、この順で形成されている。
上記のＢｉＭＯＳ半導体装置は、前記ｐピラー層と、前記ｐベース層との間が高抵抗化されていてもよい。
上記のＢｉＭＯＳ半導体装置は、前記ｐピラー層の上に形成されている前記ｐベース層と、前記ｎ＋ソース層との間の一部が高抵抗化されていてもよい。
本発明の他の一態様は、トレンチゲート構造を有するｐチャネル型のＢｉＭＯＳ半導体装置であって、ｐ＋ドレイン層と、ｐ－ドリフト層およびｎピラー層が交互に接合されている並列ｐｎ層と、ｎベース層およびｐ＋ソース層からなる複合層とが、この順で形成されている。
本発明によれば、電流密度を向上させることが可能なＢｉＭＯＳ半導体装置を提供することができる。
従来のトレンチゲート構造を有するｎチャネル型のＢｉＭＯＳ半導体装置を示す断面図である。 図１のＢｉＭＯＳ半導体装置の動作を説明する図である。 従来のトレンチゲート構造を有するｎチャネル型のＩＧＢＴを示す断面図である。 本実施形態のＢｉＭＯＳ半導体装置の一例を示す断面図である。 図４のＢｉＭＯＳ半導体装置の動作を説明する図である。 図１、図４のＢｉＭＯＳ半導体装置および図３のＩＧＢＴのＩ－Ｖ曲線のシミュレーション結果を示す図である。 図４のＢｉＭＯＳ半導体装置の変形例を示す図である。 図４および図７のＢｉＭＯＳ半導体装置の電子電流ベクトルのシミュレーション結果を示す図である。 図４のＢｉＭＯＳ半導体装置の変形例を示す図である。 図７および図９のＢｉＭＯＳ半導体装置の電子電流ベクトルのシミュレーション結果を示す図である。 図７および図９のＢｉＭＯＳ半導体装置のＩ－Ｖ曲線のシミュレーション結果を示す図である。 図９のＢｉＭＯＳ半導体装置の電子電流ベクトルおよびホール電流ベクトルのシミュレーション結果を示す図である。 図１２（ａ）のＡ－Ａ’断面におけるキャリア密度のシミュレーション結果を示す図である。 図１２（ａ）のＡ－Ａ’断面における電位障壁のシミュレーション結果を示す図である。 図９のＢｉＭＯＳ半導体装置を用いて、ＭＯＦＳＥＴのみを動作させる補法を説明する図である。 図９のＢｉＭＯＳ半導体装置を用いて、バイポーラトランジスタのみを動作させる補法を説明する図である。 図９のＢｉＭＯＳ半導体装置を用いて、ＭＯＦＳＥＴおよびバイポーラトランジスタを独立に動作させる方法の一例を示すタイミングチャートである。 図９のＢｉＭＯＳ半導体装置を用いて、ＭＯＦＳＥＴおよびバイポーラトランジスタを独立に動作させる方法の他の例を示す図である。 本実施形態のＢｉＭＯＳ半導体装置の他の例を示す断面図である。
以下、図面を参照しながら、本発明の実施形態について説明する。
図４に、本実施形態のＢｉＭＯＳ半導体装置の一例を示す。
ＢｉＭＯＳ半導体装置３０は、トレンチゲート構造を有するｎチャネル型のＢｉＭＯＳ半導体装置である。
ＢｉＭＯＳ半導体装置３０は、コレクタ／ドレイン電極３１の上に、ｎ＋ドレイン層３２と、ｎ－ドリフト層３３ａおよびｐピラー層３３ｂが交互に接合されている並列ｐｎ層３３と、ｐベース層３４ａおよびｎ＋ソース層３４ｂからなる複合層３４とが、この順で形成されている。また、ＢｉＭＯＳ半導体装置３０は、複合層３４の表面から並列ｐｎ層３３の上部にかけて、トレンチ３５が形成されており、トレンチ３５の内部に、ゲート絶縁膜３６を介して、ゲート電極３７が形成されている。ここで、複合層３４の上部かつトレンチ３５の両側に形成されているｎ＋ソース層３４ｂは、ｎ－ドリフト層３３ａの上に形成されている。さらに、ＢｉＭＯＳ半導体装置３０は、ｎ＋ソース層３４ｂの上に、エミッタ／ソース電極３８が形成されており、複合層３４のｎ＋ソース層３４ｂが形成されていない領域の上に、エミッタ／ソース電極３８と所定の間隔を隔てて、ベース電極３９が形成されている。
ＢｉＭＯＳ半導体装置３０は、並列ｐｎ層３３が形成されており、ｎ－ドリフト層３３ａに広がる空乏層の電界強度が厚さ方向でほぼ均一となるため、ｎ－ドリフト層３３ａの不純物濃度を高くすることができ、その結果、ＢｉＭＯＳ半導体装置３０の電流密度を向上させることができる。
ここで、ｎ－ドリフト層３３ａおよびｐピラー層３３ｂの不純物濃度を、それぞれＮＤおよびＮＡとすると、式
ＮＤ＝ＮＡ
を満たす。
また、ｎ－ドリフト層３３ａおよびｐピラー層３３ｂの幅を、それぞれＷＤおよびＷＡとすると、式
ＷＤ＝ＷＡ
を満たす。
ＢｉＭＯＳ半導体装置３０の基板材料としては、特に限定されないが、例えば、Ｓｉ、ＳｉＣ、ＧａＮ、Ｇａ２Ｏ３等の半導体材料を用いることができる。また、不純物としては、公知のアクセプターおよびドナーを用いることができる。
次に、図５を用いて、ＢｉＭＯＳ半導体装置３０の動作を説明する。なお、図５において、電子電流およびホール電流を示す線が太いことは、電流が大きいことを意味し、電子電流およびホール電流を示す線が細いことは、電流が小さいことを意味する。
図５に示すように、エミッタ／ソース電極３８に対して正の電圧をコレクタ／ドレイン電極３１に印加した状態で、エミッタ／ソース電極３８に対して正のゲート電圧をゲート電極３７に印加すると、ｐベース層３４ａのゲート電極３７の近傍に反転層３４ｃが形成される。このため、ｎ＋ドレイン層３２、ｎ－ドリフト層３３ａ、反転層３４ｃおよびｎ＋ソース層３４ｂを経由して、コレクタ／ドレイン電極３１からエミッタ／ソース電極３８に、電子電流４１ａが流れる。また、エミッタ／ソース電極３８に対して正の電圧をコレクタ／ドレイン電極３１に印加した状態で、ベース電極３９にベース電流を流すと、ｐベース層３４ａからｎ＋ソース層３４ｂに、電子電流４１ｂおよび４１ｃが流れる。また、ｎ＋ドレイン層３２、ｎ－ドリフト層３３ａ、ｐベース層３４ａおよびｎ＋ソース層３４ｂを経由して、コレクタ／ドレイン電極３１からエミッタ／ソース電極３８に、電子電流４１ｄが流れる。さらに、ｐベース層３４ａからｎ－ドリフト層３３ａに、ホール電流４２が流れる。このとき、電子電流４１ｂおよび４１ｃは、それぞれ、側方および下方からｎ＋ソース層３４ｂに流入する。
ここで、ｐベース層３４ａからｎ－ドリフト層３３ａに、ベース電流（ホール電流４２）が流れることで、ｐピラー層３３ｂを経由して、ｐベース層３４ａからｎ－ドリフト層３３ａに、電子電流４１ｅが流れる。また、ｐピラー層３３ｂを経由して、ｎ－ドリフト層３３ａからｎ－ドリフト層３３ａに、電子電流４１ｆが流れる。
図６に、ＢｉＭＯＳ半導体装置１０、３０（図１、図４参照）およびＩＧＢＴ１０Ａ（図３参照）のＩ－Ｖ曲線のシミュレーション結果を示す。
図６から、ＢｉＭＯＳ半導体装置３０は、ＢｉＭＯＳ半導体装置１０およびＩＧＢＴ１０Ａよりも、電流密度が高いことがわかる。
ここで、図６のＩ－Ｖ曲線は、シミュレーションにより得られた結果であり、電圧は、コレクタ／ドレイン電極３１に印加する電圧であり、電流密度は、コレクタ／ドレイン電極３１に流れる電流の電流密度である。
ＢｉＭＯＳ半導体装置３０は、図７に示すように、ｐピラー層３３ｂの上に形成されているｐベース層３４ａと、ｎ＋ソース層３４ｂとの間の一部に、高抵抗層５１が形成されていてもよい。これにより、図４に示す高抵抗層５１が形成されていない場合（図８（ａ）参照）と対比して、ベース電極３９にベース電流を流しても、側方からｎ＋ソース層３４ｂに流入する電子電流４１ｂ（図５参照）を抑制することができ（図８（ｂ）参照）、その結果、ＢｉＭＯＳ半導体装置３０の電流密度を向上させることができる。
ＢｉＭＯＳ半導体装置３０は、図９に示すように、ｐピラー層３３ｂと、ｐベース層３４ａとの間に、高抵抗層５２が形成されていてもよい。これにより、図７に示す高抵抗層５２が形成されていない場合（図１０（ａ）参照）と対比して、ｐピラー層３３ｂを経由して、ｐベース層３４ａからｎ－ドリフト層３３ａに流れる電子電流４１ｅ（図５参照）を抑制することができ（図１０（ｂ）参照）、その結果、ＢｉＭＯＳ半導体装置３０の電流密度を向上させることができる。
なお、図９においては、ｐピラー層３３ｂの上に形成されているｐベース層３４ａと、ｎ＋ソース層３４ｂとの間に、高抵抗層５１が形成されているが、高抵抗層５１が形成されていなくてもよい。
高抵抗層５１および５２を構成する材料としては、特に限定されないが、例えば、ＳｉＯ２等が挙げられる。ここで、高抵抗層５１および５２は、層間を高抵抗化する一つの形態であり、ＳｉＯ２膜等の絶縁膜以外の高抵抗膜であってもよい。また、層間を高抵抗化する他の手法としては、特に限定されないが、例えば、層同士を空間的に隔離する手法等が挙げられる。
図１１に、図７および図９のＢｉＭＯＳ半導体装置のＩ－Ｖ曲線のシミュレーション結果を示す。なお、図１１には、図６の結果も併せて示す。
図１１から、図７および図９のＢｉＭＯＳ半導体装置は、ＢｉＭＯＳ半導体装置３０（図４参照）よりも、電流密度が高いことがわかる。
図１２に、図９のＢｉＭＯＳ半導体装置の電子電流ベクトル（図１２（ａ）参照）およびホール電流ベクトル（図１２（ｂ）参照）のシミュレーション結果を示す。
図１２（ｂ）に示すように、ｐベース層３４ａからｎ－ドリフト層３３ａに、ホール電流４２（図９参照）が流れるが、ホール電流４２の一部がｐピラー層３３ｂに流入する。その結果、ｐピラー層３３ｂが正に帯電し、電位障壁が下がるため、電子電流４１ｆ（図９参照）が、ｎ－ドリフト層３３ａからｐピラー層３３ｂに流れる。さらに、ｐピラー層３３ｂに流入した電子電流４１ｆは、図１２（ａ）に示すように、ｎ－ドリフト層３３ａに流入する。
図１３に、図１２（ａ）のＡ－Ａ’断面におけるキャリア密度のシミュレーション結果を示す。なお、図１３（ａ）および（ｂ）は、それぞれホール密度および電子密度である。
図１３（ａ）から、ｐピラー層３３ｂのｎ－ドリフト層３３ａとの界面におけるホール密度が、ベース電流を流す前の初期値に対して、約１５倍に増加していることが判明した。
図１３（ｂ）から、ｐピラー層３３ｂのｎ－ドリフト層３３ａとの界面における電子密度が、ベース電流を流す前の初期値に対して、チャージがバランスするように、約４５倍に増加していることが判明した。
図１４に、図１１（ａ）のＡ－Ａ’断面における電位障壁のシミュレーション結果を示す。
図１４から、ｎ－ドリフト層３３ａとｐピラー層３３ｂとの界面における電位障壁が、ベース電流を流す前の初期値に対して、約１／４００に減少していることが判明した。
したがって、図９のＢｉＭＯＳ半導体装置は、ｎ－ドリフト層３３ａとｐピラー層３３ｂとの界面における電位障壁が低くなり、ｎ－ドリフト層３３ａからｐピラー層３３ｂに、電子電流４１ｆが流入しやすくなるため、ｐピラー層３３ｂが電子電流４１ｆの経路として有効に利用される。
なお、図９のＢｉＭＯＳ半導体装置は、電圧のみで駆動することにより、ＭＯＳＦＥＴのみを動作させることができるし（図１５参照）、電流のみで駆動することにより、バイポーラトランジスタのみを動作させることもできる（図１６参照）。
図１７に、図９のＢｉＭＯＳ半導体装置を用いて、ＭＯＦＳＥＴおよびバイポーラトランジスタを独立に動作させる方法の一例を示す。
まず、タイミングＡにおいて、ゲート電圧をＬｏｗ（Ｌ）からＨｉｇｈ（Ｈ）に変更してＭＯＦＳＥＴをＯＮ状態にすると、ドレイン電流が上昇し、ドレイン電圧が降下する。次に、タイミングＢにおいて、ベース電流をＬからＨに変更してバイポーラトランジスタをＯＮ状態にすると、タイミングＣにおいて、ドレイン電流が上昇し、ドレイン電圧が降下する。次に、タイミングＤにおいて、ベース電流をＨからＬに変更してバイポーラトランジスタをＯＦＦ状態にすると、所定時間が経過した後に、ドレイン電流が降下し、ドレイン電圧が上昇する。次に、タイミングＥにおいて、ゲート電圧をＨからＬに変更してＭＯＦＳＥＴをＯＦＦ状態にすると、ドレイン電流が降下し、ドレイン電圧が上昇して、初期状態に戻る。
ここで、バイポーラトランジスタは、安全動作領域に二次降伏の制限があるため、バイポーラトランジスタの動作遅延を想定して、図１７に示すように、バイポーラトランジスタをＯＦＦ状態にした後、ＭＯＦＳＥＴをＯＦＦ状態にすることが好ましい。
図１８に、図９のＢｉＭＯＳ半導体装置を用いて、ＭＯＦＳＥＴおよびバイポーラトランジスタを独立に動作させる方法の他の例を示す。なお、Ｉは、図１７に示す方法である。
以上、ｎチャネル型のＢｉＭＯＳ半導体装置を用いて、本実施形態のＢｉＭＯＳ半導体装置を説明したが、本実施形態のＢｉＭＯＳ半導体装置は、ｎチャネル型に限定されず、ｐチャネル型であってもよい。
図１９に、本実施形態のＢｉＭＯＳ半導体装置の他の例を示す。
ＢｉＭＯＳ半導体装置６０は、トレンチゲート構造を有するｐチャネル型のＢｉＭＯＳ半導体装置である。
ＢｉＭＯＳ半導体装置６０は、コレクタ／ドレイン電極６１の上に、ｐ＋ドレイン層６２と、ｐ－ドリフト層６３ａおよびｎピラー層６３ｂが交互に接合されている並列ｐｎ層６３と、ｎベース層６４ａおよびｐ＋ソース層６４ｂからなる複合層６４とが、この順で形成されている。また、ＢｉＭＯＳ半導体装置６０は、複合層６４の表面から並列ｐｎ層６３の上部にかけて、トレンチ６５が形成されており、トレンチ６５の内部に、ゲート絶縁膜６６を介して、ゲート電極６７が形成されている。ここで、複合層６４の上部かつトレンチ６５の両側に形成されているｐ＋ソース層６４ｂは、ｐ－ドリフト層６３ａの上に形成されている。さらに、ＢｉＭＯＳ半導体装置６０は、ｐ＋ソース層６４ｂの上に、エミッタ／ソース電極６８が形成されており、複合層６４のｐ＋ソース層６４ｂが形成されていない領域の上に、エミッタ／ソース電極６８と所定の間隔を隔てて、ベース電極６９が形成されている。
ＢｉＭＯＳ半導体装置６０は、並列ｐｎ層６３が形成されており、ｐ－ドリフト層６３ａに広がる空乏層の厚さ方向の電界強度がほぼ均一となるため、ｐ－ドリフト層６３ａの不純物濃度を高くすることができ、その結果、ＢｉＭＯＳ半導体装置６０の電流密度を向上させることができる。
ＢｉＭＯＳ半導体装置６０は、ｎピラー層６３ｂの上に形成されているｎベース層６４ａと、ｐ＋ソース層６４ｂとの間の一部に、高抵抗層８１が形成されており、ｎピラー層６３ｂと、ｎベース層６４ａとの間に、高抵抗層８２が形成されている。
高抵抗層８１および８２を構成する材料としては、特に限定されないが、例えば、ＳｉＯ２等が挙げられる。ここで、高抵抗層８１および８２は、層間を高抵抗化する一つの形態であり、ＳｉＯ２膜等の絶縁膜以外の高抵抗膜であってもよい。また、層間を高抵抗化する他の手法としては、特に限定されないが、例えば、層同士を空間的に隔離する手法等が挙げられる。
なお、高抵抗層８１および８２の少なくとも一方を省略してもよい。
ここで、ｐ－ドリフト層６３ａおよびｎピラー層６３ｂの不純物濃度を、それぞれＮＡおよびＮＤとすると、式
ＮＤ＝ＮＡ
を満たす。また、ｐ－ドリフト層６３ａおよびｎピラー層６３ｂの幅を、それぞれＷＡおよびＷＤとすると、式
ＷＤ＝ＷＡ
を満たす。
ＢｉＭＯＳ半導体装置６０の基板材料としては、特に限定されないが、例えば、Ｓｉ、ＳｉＣ、ＧａＮ、Ｇａ２Ｏ３等の半導体材料を用いることができる。また、不純物としては、公知のアクセプターおよびドナーを用いることができる。
次に、ＢｉＭＯＳ半導体装置６０の動作を説明する。なお、図１９において、電子電流およびホール電流を示す線が太いことは、電流が大きいことを意味し、電子電流およびホール電流を示す線が細いことは、電流が小さいことを意味する。
図１９に示すように、エミッタ／ソース電極６８に対して負の電圧をコレクタ／ドレイン電極６１に印加した状態で、エミッタ／ソース電極６８に対して負のゲート電圧をゲート電極６７に印加すると、ｎベース層６４ａのゲート電極６７の近傍に反転層６４ｃが形成される。このため、ｐ＋ドレイン層６２、ｐ－ドリフト層６３ａ、反転層６４ｃおよびｐ＋ソース層６４ｂを経由して、エミッタ／ソース電極６８からコレクタ／ドレイン電極６１に、ホール電流７１ａが流れる。また、エミッタ／ソース電極６８に対して負の電圧をコレクタ／ドレイン電極６１に印加した状態で、ベース電極３９からベース電流を流すと、ｐ＋ソース層６４ｂからｎベース層６４ａに、ホール電流７１ｃが流れる。また、ｐ＋ドレイン層６２、ｐ－ドリフト層６３ａ、ｎベース層６４ａおよびｐ＋ソース層６４ｂを経由して、エミッタ／ソース電極６８からコレクタ／ドレイン電極６１に、ホール電流７１ｄが流れる。さらに、ｐ－ドリフト層６３ａからｎベース層６４ａに、電子電流７２が流れる。このとき、ホール電流７１ｃは、下方からｎベース層６４ａに流れる。
ここで、ｎピラー層６３ｂを経由して、ｐ－ドリフト層６３ａからｐ－ドリフト層６３ａに、ホール電流７１ｆが流れる。
１０ ＢｉＭＯＳ半導体装置
１０Ａ ＩＧＢＴ
１１ コレクタ／ドレイン電極（コレクタ電極）
１２ ｎ＋ドレイン層（ｎ＋コレクタ層）
１２Ａ ｐ＋コレクタ層
１３ ｎ－ドリフト層
１４ 複合層
１４ａ ｐベース層（ｐエミッタ層）
１４ｂ ｎ＋ソース層（ｎ＋エミッタ層）
１４ｃ 反転層
１５ トレンチ
１６ ゲート絶縁膜
１７ ゲート電極
１８ エミッタ／ソース電極
１８Ａ エミッタ電極
１９ ベース電極
２１ａ、２１ｂ、２１ｃ、２１ｄ 電子電流
２２ ホール電流
３０ ＢｉＭＯＳ半導体装置
３１ コレクタ／ドレイン電極
３２ ｎ＋ドレイン層
３３ 並列ｐｎ層
３３ａ ｎ－ドリフト層
３３ｂ ｐピラー層
３４ 複合層
３４ａ ｐベース層
３４ｂ ｎ＋ソース層
３４ｃ 反転層
３５ トレンチ
３６ ゲート絶縁膜
３７ ゲート電極
３８ エミッタ／ソース電極
３９ ベース電極
４１ａ、４１ｂ、４１ｃ、４１ｄ、４１ｅ、４１ｆ 電子電流
４２ ホール電流
５１、５２ 高抵抗層
６０ ＢｉＭＯＳ半導体装置
６１ コレクタ／ドレイン電極
６２ ｐ＋ドレイン層
６３ 並列ｐｎ層
６３ａ ｐ－ドリフト層
６３ｂ ｎピラー層
６４ 複合層
６４ａ ｎベース層
６４ｂ ｐ＋ソース層
６４ｃ 反転層
６５ トレンチ
６６ ゲート絶縁膜
６７ ゲート電極
６８ エミッタ／ソース電極
６９ ベース電極
７１ａ、７１ｃ、７１ｄ、７１ｆ ホール電流
７２ 電子電流
８１、８２ 高抵抗層

Claims (4)

  1. トレンチゲート構造を有するｎチャネル型のＢｉＭＯＳ半導体装置であって、
    コレクタ／ドレイン電極と、ｎ＋ドレイン層と、ｎ－ドリフト層およびｐピラー層が交互に接合されている並列ｐｎ層と、ｐベース層およびｎ＋ソース層からなる複合層とが、この順で形成されており、
    前記複合層の表面から前記並列ｐｎ層の上部にかけて、トレンチが形成されており、
    前記トレンチの内部に、ゲート絶縁膜を介して、ゲート電極が形成されており、
    前記ｎ ＋ ソース層は、前記複合層の上部かつ前記トレンチの側部に形成されているとともに、前記ｎ － ドリフト層の上に形成されており、
    前記ｎ ＋ ソース層と接合するように、エミッタ／ソース電極が形成されており、
    前記ｐベース層と接合するように、前記エミッタ／ソース電極と所定の間隔を隔てて、ベース電極が形成されている、ＢｉＭＯＳ半導体装置。
  2. 前記ｐピラー層の上に形成されている前記ｐベース層と、前記ｎ＋ソース層との間の一部が高抵抗化されている、請求項１に記載のＢｉＭＯＳ半導体装置。
  3. 前記ｐピラー層と、前記ｐベース層との間が高抵抗化されている、請求項１または２に記載のＢｉＭＯＳ半導体装置。
  4. トレンチゲート構造を有するｐチャネル型のＢｉＭＯＳ半導体装置であって、
    コレクタ／ドレイン電極と、ｐ＋ドレイン層と、ｐ－ドリフト層およびｎピラー層が交互に接合されている並列ｐｎ層と、ｎベース層およびｐ＋ソース層からなる複合層とが、この順で形成されており、
    前記複合層の表面から前記並列ｐｎ層の上部にかけて、トレンチが形成されており、
    前記トレンチの内部に、ゲート絶縁膜を介して、ゲート電極が形成されており、
    前記ｐ ＋ ソース層は、前記複合層の上部かつ前記トレンチの側部に形成されているとともに、前記ｐ － ドリフト層の上に形成されており、
    前記ｐ ＋ ソース層と接合するように、エミッタ／ソース電極が形成されており、
    前記ｎベース層と接合するように、前記エミッタ／ソース電極と所定の間隔を隔てて、ベース電極が形成されている、ＢｉＭＯＳ半導体装置。
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