JP2000004017A - 絶縁ゲ−ト形バイポ−ラトランジスタ - Google Patents

Abstract

(57)【要約】 【課題】 ＩＧＢＴにおいて、オン電圧の低減化とスイ
ッチング損失の低減化との両方を高水準に達成すること
ができなかった。 【解決手段】 エミッタ領域２１とベース領域２０とド
リフト領域１９とコレクタ領域とエミッタ電極１２とゲ
ート電極１３とコレクタ電極１４を有するＩＧＢＴにお
いて、コレクタ領域をｐ⁺ 形の第１のコレクタ領域１６
とｐ形の第２のコレクタ領域１７とｎ⁺ 形の第３のコレ
クタ領域１８とで構成する。半導体基体１１の下面１１
ｂに第１及び第３のコレクタ領域１６、１８を露出させ
る。ｐ形の第２のコレクタ領域１７はｎ形のドリフト領
域１９とｎ⁺ 形の第３のコレクタ領域１８との間に配置
させると共にｐ⁺ 形の第１のコレクタ領域１６に接続す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はスイッチング損失の
低減化とオン電圧の低減化とが高水準に達成された絶縁
ゲート形バイポーラトランジスタ（ＩＧＢＴ）に関す
る。

【０００２】

【従来の技術】従来の絶縁ゲート形バイポーラトランジ
スタ（以下、ＩＧＢＴという）は、図１に示すようにｐ
形半導体領域から成る第１のコレクタ領域１、第１のコ
レクタ領域１に隣接して形成されたｎ形の半導体領域か
ら成る第２のコレクタ領域２、第１及び第２のコレクタ
領域１、２の上面に形成されたｎ形半導体領域から成る
ドリフト領域３、ドリフト領域３内にＤＳＡ（Ｄiffusi
on Ｓelf Ａlign）法によって形成された島状又は格子
状あるいはストライプ状のｐ形半導体領域から成るベー
ス領域４、ベース領域４内にＤＳＡ法によって形成され
た環状のｎ形半導体領域から成るエミッタ領域５から構
成される半導体基体６を備えている。半導体基体６の一
方の主面側においてベース領域４とエミッタ領域５にエ
ミッタ電極７が電気的に接続され、またエミッタ領域５
とドリフト領域３との間に挟まれたベース領域４の上方
に絶縁膜（ゲート酸化膜）８を介してゲート電極９が配
置されている。また、半導体基体６の他方の主面側にお
いて第１及び第２のコレクタ領域１、２にコレクタ電極
１０が電気的に接続されている。図１に示すように導電
形が反対である２つのコレクタ領域１、２にコレクタ電
極１０が接続された構造は一般にユニバーサルコンタク
ト構造と呼ばれている。

【０００３】

【発明が解決しようとする課題】ところで、オン電圧の
低減化とスイッチング損失の低減化とは相反する関係に
あり、図１のＩＧＢＴではその両方を高水準に達成する
ことが困難であった。即ち、図１のＩＧＢＴでは、エミ
ッタ電極７とコレクタ電極１０との間にコレクタ電極１
０側の電位を高くする電圧を印加し、またゲート電極９
とエミッタ電極７との間にゲート電極９側の電位を高く
する電圧を印加すると、ゲート電極９の直下のベース領
域４がｎ形に反転してチャネルが形成され、エミッタ領
域５からドリフト領域３に電子が注入される。これによ
り、第１のコレクタ領域１とドリフト領域３との界面に
形成されたｐｎ接合が順方向にバイアスされ、第１のコ
レクタ領域１からドリフト領域３にホールが注入され
る。この結果、ドリフト領域３に伝導度変調が生じ、オ
ン電圧が低減される。一方、ゲート電極９の電位をエミ
ッタ電極７の電位と同電位してスイッチオフした場合に
ついて考えると、ベース領域４とドリフト領域３との間
のｐｎ接合の耐圧が回復して空乏層が広がる。ドリフト
領域３の不純物濃度はベース領域４の不純物濃度に比べ
て低いので、この空乏層は主としてドリフト領域３側に
広がり、空乏層の両端にエミッタ電極７とコレクタ電極
１０間に印加した電圧が加わる。上記伝導度変調の際に
ドリフト領域３に蓄積されたキュリアの内のホールは、
この空乏層の広がりによってベース領域４に流れ込み、
エミッタ電極７から流れ出し、電子は第２のコレクタ領
域２に流れ込み、コレクタ電極１０から流れ出る。これ
らのキャリアが完全に消滅するまでは、スイッチオフ後
もしばらくの間は微小の電流（テール電流）が流れ続け
る。以上により、オン電圧を低減するには、ドリフト領
域３へのホール注入量を増加するために第１及び第２の
コレクタ領域１、２に占める第１のコレクタ領域１の面
積の割合を大きくするのが望ましく、一方、テール電流
を小さくしてスイッチング損失を低減するために第１及
び第２のコレクタ領域１、２に占める第２のコレクタ領
域２の面積を大きくするのが望ましい。このように、一
方の特性を向上するためには、他方の特性を犠牲にしな
ければならず、両特性のいずれも高水準に達成すること
は困難であった。

【０００４】そこで、本発明は、オン電圧の低減とスイ
ッチング損失の低減とのいずれも高水準に達成すること
ができる絶縁ゲート形バイポーラトランジスタを提供す
ることを目的とする。

【０００５】

【課題を解決するための手段】上記課題を解決し、上記
目的を達成するための本発明は、実施例を示す図面の符
合を参照して説明すると、第１及び第２の主面１１ａ、
１１ｂを有する半導体基体１１と、前記半導体基体１１
の前記第１の主面１１ａ上に選択的に設けられた絶縁膜
１５と、前記半導体基体１１の前記第１の主面１１ａ上
に設けられたエミッタ電極１２と、前記絶縁膜１５の上
に設けられたゲート電極１３と、前記半導体基体１１の
前記第２の主面１１ｂに設けられたコレクタ電極１４と
を備えた絶縁ゲート形バイポーラトランジスタであっ
て、前記半導体基体１１が、第１導電形の第１のコレク
タ領域１６と、第１導電形であり且つ前記第１のコレク
タ領域１６よりも低い不純物濃度を有している第２のコ
レクタ領域１７又は１７′と、第１導電形と反対の第２
導電形の第３のコレクタ領域１８と、第２導電形のドリ
フト領域１９と、第１導電形のベース領域２０と、第２
導電形のエミッタ領域２１とを有し、前記エミッタ領域
２１は前記半導体基体１１の前記第１の主面１１ａに露
出するように配置され、前記ベース領域２０は前記エミ
ッタ領域２１の前記第１の主面１１ａに露出している部
分以外の部分を包囲するように前記エミッタ領域２１に
隣接配置され、前記ドリフト領域１９は前記ベース領域
２０の前記第１の主面１１ａに露出している部分以外の
部分を包囲するように前記ベース領域２０に隣接配置さ
れ、前記第１及び第３のコレクタ領域１６、１８は前記
半導体基体１１の前記第２の主面１１ｂに露出するよう
に配置され、前記第２のコレクタ領域１７又は１７′は
前記ドリフト領域１９と前記第３のコレクタ領域１８と
の間に配置され且つ前記第１のコレクタ領域１６に接続
され、前記第１のコレクタ領域１６が露出している前記
第２の主面１１ｂを基準にした前記第１のコレクタ領域
１６の深さは前記第２及び第３のコレクタ領域１７又は
１７′、１８の深さよりも浅く設定され、前記エミッタ
電極１２は前記エミッタ領域２１と前記ベース領域２０
とに接続され、前記絶縁膜１５は前記半導体基体１１の
前記第１の主面１１ａ上の少なくとも前記ベース領域２
０の前記エミッタ領域２１と前記トリフト領域１９との
間の表面を覆うように配置され、前記ゲート電極１３は
前記ベース領域２０の前記エミッタ領域２１と前記トリ
フト領域１９との間の部分の表面を前記絶縁膜１５を介
して覆うように配置され、前記コレクタ電極１４は前記
第１及び第３のコレクタ領域１６、１８に接続されてい
る絶縁ゲート形バイポーラトランジスタに係わるもので
ある。なお、請求項２に示すように第１のコレクタ領域
１６がドリフト領域１９に隣接するように第２のコレク
タ領域１７′を形成することができる。また、請求項３
に示すように第３のコレクタ領域１８に凹部１８ａを設
けることができる。

【０００６】

【発明の効果】各請求項の発明によれば、第１のコレク
タ領域１６の不純物濃度が第２のコレクタ領域１７又は
１７´の不純物濃度よりも高いので、比較的小さい面積
で多くの少数キャリアの注入が可能になる。第２の主面
１１ｂにおける第１のコレクタ領域１６の面積を小さく
することによって第３のコレクタ領域１８の面積を大き
くすることができる。これにより、スイッチオフ時にお
いてキャリアが第３のコレクタ領域１８を通って良好に
流れ、テール電流が抑制され、スイッチング損失が低減
する。従って、オン電圧を犠牲にしないでスイッチング
損失を低減することができる。また、請求項２及び３の
発明によれば、第１及び第２のコレクタ領域１６、１７
からの少数キャリアの注入量を調整し、オン電圧の低減
化とスイッチング損失の低減化のバランスの調整を容易
に行うことができる。

【０００７】

【実施形態及び実施例】次に、図２〜図６を参照して本
発明の実施形態及び実施例を説明する。

【０００８】

【第１の実施例】まず、図２〜図４を参照して第１の実
施例に係わる絶縁ゲート形バイポーラトランジスタ即ち
ＩＧＢＴを説明する。図２はＩＧＢＴのシリコン半導体
基体１１の表面を示す平面図、図３は本実施例のＩＧＢ
Ｔを図２のＡ−Ａ線に相当する部分で縦断して示す一部
切欠き拡大断面図、図４は図３の半導体基体１１の底面
図である。本実施例のＩＧＢＴは、シリコン半導体基体
１１と、エミッタ電極１２と、ゲート電極１３と、コレ
クタ電極１４と、絶縁膜１５とから成る。なお、エミッ
タ電極１２を第１の主電極又はソース電極、コレクタ電
極１４を第２の主電極又はドレイン電極、ゲート電極１
３を制御電極と呼ぶこともできる。

【０００９】半導体基体１１は第１の半導体領域と呼ぶ
ことのできるｐ⁺ 形の第１のコレクタ領域１６と、第２
の半導体領域と呼ぶことのできるｐ形の第２のコレクタ
領域１７と、第３の半導体領域と呼ぶことのできるｎ形
の第３のコレクタ領域１８と、第４の半導体領域又は伝
導度変調領域と呼ぶことのできるｎ形ドリフト領域１９
と、第５の半導体領域と呼ぶことのできるｐ形ベース領
域２０と、第６の半導体領域と呼ぶことのできるｎ形エ
ミッタ領域２１とを上面（第１の主面）１１ａと下面
（第２の主面）１１ｂとの間に備えている。なお、第１
及び第２のコレクタ領域１６、１７を少数キャリア注入
領域と呼ぶこともできる。

【００１０】本発明に従うＩＧＢＴの半導体基体１１の
新規な点は、ｐ形コレクタ領域が第１のコレクタ領域１
６と、第２のコレクタ領域１７とから構成されており、
半導体基体１１の下面１１ｂにおいてｐ⁺ 形の第１のコ
レクタ領域１６とｎ⁺ 形の第３のコレクタ領域１８とが
交互に露出している点である。

【００１１】図３に示すように、ｎ⁺ 形コレクタ領域１
８の半導体基体１１の下面１１ｂからの深さは第２のコ
レクタ領域１７の下面１１ｂからの深さよりも浅いが、
第１のコレクタ領域１６の下面１１ｂからの深さよりは
深い。この結果、ｎ⁺ 形の第３のコレクタ領域１８の下
面は半導体基体１１の下面１１ｂから露出しており、こ
のｎ⁺ 形の第３のコレクタ領域１８の側面の上方一部と
上面はｐ形の第２のコレクタ領域１７に隣接して包囲さ
れており、このｎ⁺ 形の第３のコレクタ領域１８の側面
の下方一部は第１のコレクタ領域１６に隣接して包囲さ
れている。

【００１２】ｎ⁺ 形の第３のコレクタ領域１８は図３に
示すようにｐ形の第２のコレクタ領域１７とｎ形ドリフ
ト領域１９を介してベース領域２０に対向するように設
けられ、また図４に示すように平面的に見てベース領域
２０と同心的に配置され且つ相似である。なお、ベース
領域２０を平面的に見て格子状あるいはストライプ状に
形成されている場合においても、ｎ⁺ 形の第３のコレク
タ領域１８をベース領域２０の形状に対応させて格子状
あるいはストライプ状に形成することが望ましい。しか
し、必ずしもｎ⁺ 形の第３のコレクタ領域１８をベース
領域２０に対向させて配置する必要はなく、任意の形状
及び配置にすることができる。

【００１３】ｐ⁺ 形の第１のコレクタ領域１６は図４に
示すように隣り合うｎ⁺ 形の第３のコレクタ領域１８の
間に格子状に形成されている。但し、この第１のコレク
タ領域１６は島状又はストライプ状に形成し、ｎ⁺ 形の
第３のコレクタ領域１８を格子状又はストライプ状に形
成することもできる。ｐ⁺ 形の第１のコレクタ領域１６
の下面は半導体基体１１の下面１１ｂから露出し、この
上面はｐ形の第２のコレクタ領域１７に隣接している。
また、ｐ⁺ 形の第１のコレクタ領域１６の側面はｎ⁺ 形
の第３のコレクタ領域１８に隣接し、その界面に第１の
ｐｎ接合２２が生じている。

【００１４】ｐ形の第２のコレクタ領域１７は隣り合う
ｎ⁺ 形の第３のコレクタ領域１８の間に配置され且つ第
１のコレクタ領域１６に隣接している第１の部分１７ａ
と、ｎ⁺ 形の第３のコレクタ領域１８とドリフト領域１
９との間に配置された第２の部分１７ｂとを有してい
る。第２のコレクタ領域１７はｎ⁺ 形の第３のコレクタ
領域１８及びｎ形のドリフト領域１９に隣接し、その界
面にそれぞれ第２のｐｎ接合２３及び第３のｐｎ接合２
４が生じている。なお、第２のｐｎ接合２３は第１のｐ
ｎ接合２２に連続している。

【００１５】ｐ形の第１及び第２のコレクタ領域１６、
１７とｎ⁺ 形の第３のコレクタ領域１８はすべて周知の
不純物拡散技術によって形成されている。なお、第１の
コレクタ領域１６の第２の主面１１ｂからの深さは第２
及び第３のコレクタ領域１７、１８の第２の主面１１ｂ
からの深さよりも深い。第２の主面１１ｂに露出した第
１及び第３のコレクタ領域１６、１８にはコレクタ電極
１４が接続されている。エミッタ領域２１は第１の主面
１１ａに露出するように配置され、ベース領域２０はエ
ミッタ領域２１をこの表面を除いて囲むように配置さ
れ、ドリフト領域１９はベース領域２０をこの表面を除
いて囲むように配置されている。絶縁膜１５は少なくと
も第１の主面１１ａのエミッタ領域２１とドリフト領域
１９との間を被覆するように配置されている。エミッタ
電極１２はエミッタ領域２１とこれに囲まれたベース領
域２０の中央部とに接続されている。ゲート電極１３は
第１の主面１１ａのエミッタ領域２１とドリフト領域１
９との間に絶縁膜１５を介して対向するように配置され
ている。また、各電極１２、１３、１４は１個の半導体
チップ中の複数の微小トランジスタを並列接続するよう
に形成されている。

【００１６】図３のＩＧＢＴにおいて、エミッタ電極１
２とコレクタ電極１４との間にコレクタ電極１４側の電
位を高くする電圧を印加し、またゲート電極１３とエミ
ッタ電極１２との間にゲート電極１３側の電位を高くす
る電圧を印加すると、ゲート電極１３の直下のベース領
域２０がｎ形に反転してチャネルが形成され、エミッタ
領域２１からドリフト領域１９に電子が注入される。こ
れにより、ｐ形の第２のコレクタ領域１７とｎ形のドリ
フト領域１９との界面に形成された第３のｐｎ接合２４
が順方向にバイアスされ、第２のコレクタ領域１７から
ドリフト領域１９に少数キャリアとしてホールが注入さ
れる。この結果、ドリフト領域１９に伝導度変調が起こ
る。また、ドリフト領域１９に注入されたホールはベー
ス領域２０へと流れ、これによってコレクタ電極１４と
エミッタ電極１２との間にホール電流が流れる。上記の
ドリフト領域１９の伝導度変調とこのホール電流によっ
て図２のＩＧＢＴではオン電圧の低減化が図られる。

【００１７】ここで、図２のＩＧＢＴでは相対的に不純
物濃度が高いｐ⁺ 形の第１のコレクタ領域１６を有して
いるので、この第１のコレクタ領域１６の半導体基体１
１の下面に占める面積を比較的小さくしてもドリフト領
域１９に対してオン電圧の低減を図るにあたって十分な
量のホールを注入することができる。換言すれば、半導
体基体１１の下面１１ｂにおけるｎ⁺ 形の第３のコレク
タ領域１８の占有面積を比較的大きくしてもオン電圧の
低減化を良好に図ることができる。

【００１８】一方、ゲート電極１３の電位をエミッタ電
極１２の電位と同電位としてスイッチオフした場合にお
いては、上記のようにｎ⁺ 形の第３のコレクタ領域１８
の占有面積を比較的大きくすることができるため、スイ
ッチング損失の低減化も良好に図ることができる。即
ち、上記のようにスイッチオフする電圧を印加すると、
ベース領域２０とドリフト領域１９との間に形成される
ｐｎ接合２５が逆方向にバイアスされて空乏層が広が
る。この空乏層は図１のＩＧＢＴと同様に主として不純
物濃度の低いドリフト領域１９側に広がり、この空乏層
の広がりによってホールはベース領域２０に流れ込みエ
ミッタ電極１２から流れ出す。一方、電子はｎ⁺ 形の第
３のコレクタ領域１８を介してコレクタ電極１４から流
れ出る。この時、抵抗の低いｎ⁺ 形の第３のコレクタ領
域１８の占有面積を比較的大きくできるので、ｎ⁺ 形の
第３のコレクタ領域１８を介してコレクタ電極１４に電
子を良好に流れ出させることができる。以上により、図
２〜図４のＩＧＢＴによれば、オン電圧の低減化とスイ
ッチング損失の低減化とがいずれも高水準に達成するこ
とができる。

【００１９】

【第２の実施例】次に、図５を参照して第２の実施例の
ＩＧＢＴを説明する。但し、図５及び後述する図６にお
いて図２〜図４と実質的に同一の部分には同一の符号を
付してその説明を省略する。図５のＩＧＢＴは、図３に
示す第１の実施例のＩＧＢＴのｐ形の第２のコレクタ領
域１７のパターンを変更した第２のコレクタ領域１７´
を設けた他は第１の実施例と同一に構成したものであ
る。図５のｐ形の第２のコレクタ領域１７´はｎ⁺ 形の
第３のコレクタ領域１８と共に周知のＤＳＡ法によって
形成されており、ｎ⁺ 形の第３のコレクタ領域１８を囲
むように配置されている。従って、図５の第２のコレク
タ領域１７´は、図３の第１の部分１７ａに相当する部
分を有していない。図５の構成によれば、第１の実施例
と同一の作用効果を有する他に、ホール注入量を調整し
てオン電圧の低減化とスイッチング損失の低減化のバラ
ンスの調整を容易に行うことができるという効果が得ら
れる。

【００２０】

【第３の実施例】図６に示す第３の実施例のＩＧＢＴ
は、図３のｐ形の第２のコレクタ領域１７を図５と同様
に変形してｐ形の第２のコレクタ領域１７´を設け、更
にｎ⁺ 形の第３のコレクタ領域１８の下面に凹部１８ａ
を設け、この他は図３と同様に構成したものである。な
お、第２のコレクタ領域１７´及びｎ⁺ 形の第３のコレ
クタ領域１８は、第１のコレクタ領域１６を形成後に凹
部１８ａを形成し、しかる後ＤＳＡ法によって形成され
ている。図６の構造によれば、半導体基体１１のｐ⁺ 形
の第１のコレクタ領域１６が露出する下面１１ｂを基準
にしたｐ形の第２のコレクタ領域１７´及びｎ⁺ 形の第
３のコレクタ領域１８の深さを第１のコレクタ領域１６
の深さに比べて深くすることが容易になる。換言すれ
ば、第１のコレクタ領域１６の深さを第２のコレクタ領
域１７´及びｎ⁺ 形の第３のコレクタ領域１８の深さに
比べて浅くすることができる。従って、ｎ⁺ 形の第３の
コレクタ領域１８を介しての電子の排出と、ｐ⁺ 形の第
１のコレクタ領域１６によるホールの注入とを図５のＩ
ＧＢＴに比べて更にバランス良く行うことができ、スイ
ッチング損失の低減化とオン電圧の低減化とをバランス
よく高水準に達成することができる。

【００２１】

【変形例】本発明は上述の実施例に限定されるものでな
く、例えば次の変形が可能なものである。 （１） ｐ形の第２のコレクタ領域１７をエピタキシャ
ル成長層とすることができる。 （２） 半導体基体１１の各領域１６〜２１の導電形を
反対の導電形にすることができる。

【図面の簡単な説明】

【図１】従来のＩＧＢＴを示す断面図である。

【図２】本発明の第１の実施例のＩＧＢＴの半導体基体
の表面を示す平面図である。

【図３】第１の実施例のＩＧＢＴの図２のＡ−Ａ線に相
当する部分の断面図である。

【図４】図３の半導体基体の底面図である。

【図５】第２の実施例のＩＧＢＴを図３と同様に示す断
面図である。

【図６】第３の実施例のＩＧＢＴを図３と同様に示す断
面図である。

【符号の説明】

１１ 半導体基体 １６ 第１のコレクタ領域 １７ 第２のコレクタ領域 １８ ｎ⁺ 形の第３のコレクタ領域 １９ ドリフト領域 ２０ ベース領域 ２１ エミッタ領域

【手続補正書】

【提出日】平成１１年４月９日（１９９９．４．９）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０００５

【補正方法】変更

【補正内容】

【0005】

【０００５】

【課題を解決するための手段】上記課題を解決し、上記
目的を達成するための本発明は、実施例を示す図面の符
合を参照して説明すると、第１及び第２の主面１１ａ、
１１ｂを有する半導体基体１１と、前記半導体基体１１
の前記第１の主面１１ａ上に選択的に設けられた絶縁膜
１５と、前記半導体基体１１の前記第１の主面１１ａ上
に設けられたエミッタ電極１２と、前記絶縁膜１５の上
に設けられたゲート電極１３と、前記半導体基体１１の
前記第２の主面１１ｂに設けられたコレクタ電極１４と
を備えた絶縁ゲート形バイポーラトランジスタであっ
て、前記半導体基体１１が、第１導電形の第１のコレク
タ領域１６と、第１導電形であり且つ前記第１のコレク
タ領域１６よりも低い不純物濃度を有している第２のコ
レクタ領域１７又は１７′と、第１導電形と反対の第２
導電形の第３のコレクタ領域１８と、第２導電形のドリ
フト領域１９と、第１導電形のベース領域２０と、第２
導電形のエミッタ領域２１とを有し、前記エミッタ領域
２１は前記半導体基体１１の前記第１の主面１１ａに露
出するように配置され、前記ベース領域２０は前記エミ
ッタ領域２１の前記第１の主面１１ａに露出している部
分以外の部分を包囲するように前記エミッタ領域２１に
隣接配置され、前記ドリフト領域１９は前記ベース領域
２０の前記第１の主面１１ａに露出している部分以外の
部分を包囲するように前記ベース領域２０に隣接配置さ
れ、前記第１及び第３のコレクタ領域１６、１８は前記
半導体基体１１の前記第２の主面１１ｂに露出するよう
に配置され、前記第２のコレクタ領域１７又は１７′は
前記半導体基体１１の前記第２の主面１１ｂに露出しな
いように前記ドリフト領域１９と前記第１及び第３のコ
レクタ領域１６、１８との間に配置され且つ前記第１の
コレクタ領域１６に接続され、前記第１のコレクタ領域
１６が露出している前記第２の主面１１ｂを基準にした
前記第１のコレクタ領域１６の深さは前記第２及び第３
のコレクタ領域１７又は１７′、１８の深さよりも浅く
設定され、前記エミッタ電極１２は前記エミッタ領域２
１と前記ベース領域２０とに接続され、前記絶縁膜１５
は前記半導体基体１１の前記第１の主面１１ａ上の少な
くとも前記ベース領域２０の前記エミッタ領域２１と前
記トリフト領域１９との間の表面を覆うように配置さ
れ、前記ゲート電極１３は前記ベース領域２０の前記エ
ミッタ領域２１と前記トリフト領域１９との間の部分の
表面を前記絶縁膜１５を介して覆うように配置され、前
記コレクタ電極１４は前記第１及び第３のコレクタ領域
１６、１８に接続されている絶縁ゲート形バイポーラト
ランジスタに係わるものである。なお、請求項２に示す
ように第１のコレクタ領域１６がドリフト領域１９に隣
接するように第２のコレクタ領域１７′を形成すること
ができる。また、請求項３に示すように第３のコレクタ
領域１８に凹部１８ａを設けることができる。

【手続補正３】

【補正対象書類名】 明細書

【補正対象項目名】 0006

【補正方法】 変更

【補正の内容】

【0006】

【０００６】

【発明の効果】各請求項の発明によれば、第１のコレク
タ領域１６の不純物濃度が第２のコレクタ領域１７又は
１７´の不純物濃度よりも高く、且つ第２のコレクタ領
域１７又は17´がコレクタ電極１４に直接に接続されず
に第１のコレクタ領域１６を介して接続されている。従
って、第１のコレクタ領域１６に基づいてドリフト領域
１９に対して良好に少数キャリアを注入することができ
る。この結果、比較的小さい面積の第１のコレクタ領域
１６で多くの少数キャリアの注入が可能になる。このよ
うに第２の主面１１ｂにおける第１のコレクタ領域１６
の面積を小さくすることができると、逆に第３のコレク
タ領域１８の面積を大きくすることができる。このよう
に、第３のコレクタ領域１８の面積を大きくすると、ス
イッチオフ時においてキャリアが第３のコレクタ領域１
８を通って良好に流れ、テール電流が抑制され、スイッ
チング損失が低減する。従って、第１のコレクタ領域１
６からの少数キャリアの注入によるオン電圧低減の効果
と、第３のコレクタ領域１８によるテ−ル電流抑制に基
づくスイッチング損失の低減効果との両方を良好に得る
ことができる。また、請求項２及び３の発明によれば、
第１及び第２のコレクタ領域１６、17´からの少数キャ
リアの注入量を調整し、オン電圧の低減化とスイッチン
グ損失の低減化のバランスの調整を容易に行うことがで
きる。 ─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１１年８月６日（１９９９．８．６）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０００５

【補正方法】変更

【補正内容】

【０００５】

【課題を解決するための手段】上記課題を解決し、上記
目的を達成するための本発明は、実施例を示す図面の符
合を参照して説明すると、第１及び第２の主面１１ａ、
１１ｂを有する半導体基体１１と、前記半導体基体１１
の前記第１の主面１１ａ上に選択的に設けられた絶縁膜
１５と、前記半導体基体１１の前記第１の主面１１ａ上
に設けられたエミッタ電極１２と、前記絶縁膜１５の上
に設けられたゲート電極１３と、前記半導体基体１１の
前記第２の主面１１ｂに設けられたコレクタ電極１４と
を備えた絶縁ゲート形バイポーラトランジスタであっ
て、前記半導体基体１１が、第１導電形の第１のコレク
タ領域１６と、第１導電形であり且つ前記第１のコレク
タ領域１６よりも低い不純物濃度を有している第２のコ
レクタ領域１７又は１７′と、第１導電形と反対の第２
導電形の第３のコレクタ領域１８と、第２導電形のドリ
フト領域１９と、第１導電形のベース領域２０と、第２
導電形のエミッタ領域２１とを有し、前記エミッタ領域
２１は前記半導体基体１１の前記第１の主面１１ａに露
出するように配置され、前記ベース領域２０は前記エミ
ッタ領域２１の前記第１の主面１１ａに露出している部
分以外の部分を包囲するように前記エミッタ領域２１に
隣接配置され、前記ドリフト領域１９は前記ベース領域
２０の前記第１の主面１１ａに露出している部分以外の
部分を包囲するように前記ベース領域２０に隣接配置さ
れ、前記第１及び第３のコレクタ領域１６、１８は前記
半導体基体１１の前記第２の主面１１ｂに露出するよう
に配置され、前記第２のコレクタ領域１７又は１７′は
前記半導体基体１１の前記第２の主面１１ｂに露出しな
いように前記ドリフト領域１９と前記第１及び第３のコ
レクタ領域１６、１８との間に配置され且つ前記第１の
コレクタ領域１６に接続され、前記第１のコレクタ領域
１６が露出している前記第２の主面１１ｂを基準にした
前記第１のコレクタ領域１６の深さは前記第２のコレク
タ領域１７又は１７′の深さよりも浅く設定され、前記
コレクタ電極（１４）に対する前記第３のコレクタ領域
(１８)の接触面積が前記コレクタ電極(１４)に対する前
記１のコレクタ領域(１６)の接触面積よりも広く設定さ
れ、前記エミッタ電極１２は前記エミッタ領域２１と前
記ベース領域２０とに接続され、前記絶縁膜１５は前記
半導体基体１１の前記第１の主面１１ａ上の少なくとも
前記ベース領域２０の前記エミッタ領域２１と前記トリ
フト領域１９との間の表面を覆うように配置され、前記
ゲート電極１３は前記ベース領域２０の前記エミッタ領
域２１と前記トリフト領域１９との間の部分の表面を前
記絶縁膜１５を介して覆うように配置され、前記コレク
タ電極１４は前記第１及び第３のコレクタ領域１６、１
８に接続されている絶縁ゲート形バイポーラトランジス
タに係わるものである。なお、請求項２に示すように第
１のコレクタ領域１６がドリフト領域１９に隣接するよ
うに第２のコレクタ領域１７′を形成することができ
る。また、請求項３に示すように第３のコレクタ領域１
８に凹部１８ａを設けることができる。

【手続補正３】

【補正対象書類名】 明細書

【補正対象項目名】 0006

【補正方法】 変更

【補正の内容】

【０００６】

【発明の効果】請求項１の発明によれば、第１のコレク
タ領域１６の不純物濃度が第２のコレクタ領域１７の不
純物濃度よりも高く、且つ第２のコレクタ領域１７がコ
レクタ電極１４に直接に接続されずに第１のコレクタ領
域１６を介して接続されているので、第１のコレクタ領
域１６に基づいてドリフト領域１９に対して良好に少数
キャリアが注入され、オン電圧の低減効果が得られる。
また、第３のコレクタ領域１８のコレクタ電極１４に対
する接触面積が第１のコレクタ電極１６のコレクタ電極
１４に対する接触面積よりも大きくなっているので、ス
イッチオフ時において空乏層のキャリアが第３のコレク
タ領域１８を通ってコレクタ電極１４に良好に流れ、テ
ール電流が抑制され、スイッチング損失が低減する。従
って、第１のコレクタ領域１６からの少数キャリアの注
入によるオン電圧低減の効果と、第３のコレクタ領域１
８によるテ−ル電流抑制に基づくスイッチング損失の低
減効果との両方を良好に得ることができる。また、請求
項２及び３の発明によれば、第１及び第２のコレクタ領
域１６、17´からの少数キャリアの注入量を調整し、オ
ン電圧の低減化とスイッチング損失の低減化のバランス
の調整を容易に行うことができる。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 第１及び第２の主面（１１ａ、１１ｂ）
   を有する半導体基体（１１）と、前記半導体基体（１
   １）の前記第１の主面（１１ａ）上に選択的に設けられ
   た絶縁膜（１５）と、前記半導体基体（１１）の前記第
   １の主面（１１ａ）上に設けられたエミッタ電極（１
   ２）と、前記絶縁膜（１５）の上に設けられたゲート電
   極（１３）と、前記半導体基体（１１）の前記第２の主
   面（１１ｂ）に設けられたコレクタ電極（１４）とを備
   えた絶縁ゲート形バイポーラトランジスタであって、 前記半導体基体（１１）が、第１導電形の第１のコレク
   タ領域（１６）と、第１導電形であり且つ前記第１のコ
   レクタ領域（１６）よりも低い不純物濃度を有している
   第２のコレクタ領域（１７又は１７´）と、第１導電形
   と反対の第２導電形の第３のコレクタ領域（１８）と、
   第２導電形のドリフト領域（１９）と、第１導電形のベ
   ース領域（２０）と、第２導電形のエミッタ領域（２
   １）とを有し、 前記エミッタ領域（２１）は前記半導体基体（１１）の
   前記第１の主面（１１ａ）に露出するように配置され、 前記ベース領域（２０）は前記エミッタ領域（２１）の
   前記第１の主面（１１ａ）に露出している部分以外の部
   分を包囲するように前記エミッタ領域（２１）に隣接配
   置され、 前記ドリフト領域（１９）は前記ベース領域（２０）の
   前記第１の主面（１１ａ）に露出している部分以外の部
   分を包囲するように前記ベース領域（２０）に隣接配置
   され、 前記第１及び第３のコレクタ領域（１６、１８）は前記
   半導体基体（１１）の前記第２の主面（１１ｂ）に露出
   するように配置され、 前記第２のコレクタ領域（１７又は１７´）は前記ドリ
   フト領域（１９）と前記第３のコレクタ領域（１８）と
   の間に配置され且つ前記第１のコレクタ領域（１６）に
   接続され、前記第１のコレクタ領域（１６）が露出して
   いる前記第２の主面（１１ｂ）を基準にした前記第１の
   コレクタ領域（１６）の深さは、前記第２及び第３のコ
   レクタ領域（１７又は１７´、１８）の深さよりも浅く
   設定され、 前記エミッタ電極（１２）は前記エミッタ領域（２１）
   と前記ベース領域（２０）とに接続され、 前記絶縁膜（１５）は前記半導体基体（１１）の前記第
   １の主面（１１ａ）上の少なくとも前記ベース領域（２
   ０）の前記エミッタ領域（２１）と前記ドリフト領域
   （１９）との間の表面を覆うように配置され、 前記ゲート電極（１３）は前記ベース領域（２０）の前
   記エミッタ領域（２１）と前記ドリフト領域（１９）と
   の間の部分の表面を前記絶縁膜（１５）を介して覆うよ
   うに配置され、 前記コレクタ電極（１４）は前記第１及び第３のコレク
   タ領域（１６、１８）に接続されていることを特徴とす
   る絶縁ゲート形バイポーラトランジスタ。
2. 【請求項２】 前記第２のコレクタ領域（１７´）は、
   前記第１のコレクタ領域（１６）が前記ドリフト領域
   （１９）に隣接することを許すように選択的に形成され
   ていることを特徴とする請求項１記載の絶縁ゲート形バ
   イポーラトランジスタ。
3. 【請求項３】 前記第３のコレクタ領域（１８）の前記
   第２の主面（１１ｂ）に露出する面に凹部（１８ａ）が
   設けられていることを特徴とする請求項２記載の絶縁ゲ
   ート形バイポーラトランジスタ。