DE102013009985A1 - IGBT-Leistungstransistor für hohe Spannungen in grabenisolierter SOI-Technologie und Verfahren zu seiner Herstellung - Google Patents

IGBT-Leistungstransistor für hohe Spannungen in grabenisolierter SOI-Technologie und Verfahren zu seiner Herstellung Download PDF

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Abstract

Es werden ein IGBT-Leistungstransistor für hohe Spannungen (typ. >300 V) in grabenisolierter SOI-Technologie und ein Verfahren zu der Herstellung desselben beschrieben. Die Vorteile liegen in der Anordnung und Herstellungseise von Kurzschlussgebieten im Kollektorbereich, wodurch mit minimalem technologischen Aufwand (Design-Änderungen) ohne Änderung der Herstellungsschritte der CMOS-Technologie IGBT-Bauelemente mit optimierten Daten hinsichtlich der Verringerung entweder der Schaltverluste oder der Durchgangsverluste hergestellt werden können. Diese Vorteile sind auch nutzbar bei der Herstellung von integrierten Schaltungen, in denen beide Varianten von IGBT-Bauelementen vorhanden sind.

Description

  • Die Erfindung betrifft einen Leistungstransistor für hohe Spannungen (typ. >300 V) in grabenisolierter SOI-Technologie, der ohne Änderungen im Ablauf der Herstellungsschritte mit geringen Design-Änderungen hinsichtlich Durchgangsverlusten oder Schaltverlusten optimiert werden kann.
  • Aufgrund des überquadratischen Anstiegs des Durchgangswiderstandes mit der angestrebten Durchbruchspannung Ron = W/e·μ·ND = 8,3·10–9 VBR2,5 (Ron: Durchgangswiderstand; W: Weite der Raumladungszone; e: Elementarladung, μ: Beweglichkeit, ND: Dotierung Driftgebiet und VBR: Durchbruchspannung) haben unipolare Transistoren (z. B. die in der Leistungselektronik verwendeten vertikalen DMOS-Transistoren) bei hohen Durchbruchspannungen einen übermäßig hohen Durchgangswiderstand und damit sehr hohe Verlustleistungen. Dies kann verbessert werden durch die zusätzliche Injektion von Minoritätsladungsträgern wie es in den bei 600 V Durchbruchspannung und darüber oftmals verwendeten IGBT-Bauelementen der Fall ist. Allerdings geschieht dies zu Lasten der Schaltzeiten, da die zusätzlich injizierten Ladungsträger beim Ausschalten erst rekombinieren müssen. Diese Bauelemente sind daher für sehr schnelle Schaltanwendungen aufgrund ihrer hohen Schaltverluste zunächst ungeeignet. Bei Verwendung bereits anderweitig im BCD-Prozess genutzter Prozessebenen, beispielsweise die PMOS-n-Wanne als IGBT-buffer oder die hochdotierten PMOS-Source/Drain-Dotierungen als IGBT-Kollektorgebiet, besitzt der IGBT für ein schnelles Abschalten ungeeignete Dotierungsprofile.
  • Es ist eine Reihe von technologischen Maßnahmen zur Reduzierung der Abschaltzeit und der damit verbundenen Verluste beim Abschalten von IGBT-Bauelementen bekannt. Durch die Erzeugung von Kristalldefekten, beispielsweise mittels einer hochenergetischen Bestrahlung mit Protonen, und der damit verbundenen Reduzierung der Ladungsträgerlebensdauer bzw. der Erhöhung der Rekombinationsrate kann der IGBT schneller abschalten, beschrieben in JP2010109031 oder in JP3171777 . Sehr ähnlich ist das Prinzip, die Ladungsträgerlebensdauer durch eine Germaniumdotierung zu reduzieren und damit ein schnelleres Abschalten des IGBT zu erreichen, wie in JP2002222951 veröffentlicht. In der Schrift US2012313141 ist eine Modifikation einer Transistorstruktur im Kollektorbereich beschrieben. Zusätzlich eingebrachte hoch n-dotierte Gebiete, als laterale p+/n+-Abfolge mit einem gemeinsamen Kontakt zu beiden Gebieten oder als vertikale Abfolge von einem n+-Gebiet an der Oberfläche und einem darunterliegenden p+-Gebiet mit einem gemeinsamen, versenkten Kontakt zu beiden Gebieten erlauben ein niederohmiges Abfließen von Elektronen zum Kollektoranschluss und damit ein schnelleres Abschalten des IGBT. Ein ähnliches Prinzip ist in JP5347413 aufgezeigt: Der Kollektoranschluss besteht abwechselnd aus n+ und p+ dotierten Gebieten, die alle gemeinsam kurzgeschlossen sind. Auch in JP2000004017 oder JP2008218812 ermöglichen kurzgeschlossene n+ dotierte Gebiete auf der Kollektoranschlussseite einen Elektronenabfluss und damit eine reduzierte Emission von Löchern in das Driftgebiet und damit ein schnelleres Abschalten. Die Injektion von zusätzlichen Minoritätsladungsträgern von der Oberfläche her durch eine Schottkydiode, als eine weitere Möglichkeit die Emittereffizienz zu reduzieren, um damit einen schnelleren IGBT zu erzeugen, ist aus der Schrift JP2003174168 bekannt. Weiter sind Methoden bekannt, die im durchgeschaltetem Zustand nötigen, im Abschaltzeitpunkt aber störenden Ladungsträger durch zusätzliche Gates abfließen zu lassen: In der US2009008674 z. B. ist das durch eine Kollektorkonstellation mit einem p-Kanal-Verarmungstransistor im Kollektorstrompfad realisiert, der bei positiver Gatespannung (eingeschalteter IGBT) ausgeschaltet ist, und damit die Minoritätsladungsträger in der Driftzone hält, der beim Abschalten des IGBT, d. h. bei Gatespannung Null, jedoch einen Löcherstrom und damit ein Abfließen der Minoritätsladungsträger zum Kollektor zulässt. Ein ähnliches Prinzip mit einer Kurzschlusselektrode als zusätzlichen Schalter im Kollektorstrompfad ist in JP3148873 sowie in JP4144289 gezeigt. Die US5485022 enthält die Ausbildung des rückseitigen Kollektoranschlusses eines vertikalen IGBT nicht mehr als großflächig sondern nur noch in Form schmaler Streifen. Damit werden weniger Minoritätsladungsträger in die Driftregion emittiert und der IGBT kann schneller abschalten. Ein in eine trenchisolierte SOI-Technologie integrierter IGBT ist in DE 10 2008 028 452 gezeigt. Wenige n+-dotierte Gebiete anstelle von p-Gebieten im Kollektorbereich unterbrechen die ringförmigen p+-Gebiete und dienen dort als Anschlussgebiete für einen Elektronenstrom. Der Nachteil dieser bekannten Lösungen ist die Notwendigkeit zusätzlicher Verfahrensschritte bei der Herstellung der hochsperrenden IGBT-Bauelemente und besonders für die Herstellung hinsichtlich Durchgangsverlusten bzw. Schaltverlusten optimierten Bauelementen, welche die Herstellungstechnologie aufwändiger machen, die Fehlerquote und so die Kosten erhöhen, d. h. negative Auswirkungen auf Ausbeute und Zuverlässigkeit mit sich bringen.
  • Es ist Aufgabe der Erfindung, ausgehend von dem vorstehend erläuterten Stand der Technik einen veränderten Aufbau von IGB-Transistoren zu finden und ein Verfahren zur Herstellung von lateralen, in eine grabenisolierte SOI-Technologie integrierte IGB-Transistoren vorzuschlagen, welche den zusätzlichen technologischen Aufwand in Form von zusätzlichen Verfahrensschritten vermeiden und solche IGB-Transistoren herzustellen gestatten, die optimierbar sind zwischen niedrigen Durchgangsverlusten und relativ hohen Schaltverlusten einerseits sowie moderaten Durchgangsverlusten und niedrigen Schaltverlusten andererseits.
  • Gelöst wird diese Aufgabe mit den in den Ansprüchen 1 und 2 angegebenen Merkmalen. Vorteilhafte Ausgestaltungen der Gegenstände des Anspruchs 2 sind in den Unteransprüchen angegeben.
  • Die Gegenstände der Ansprüche 1 und 3 weisen die Vorteile auf, dass zur Herstellung der IGB-Transistoren nur Dotierungsgebiete, d. h. Prozessebenen verwendet werden, die bereits anderweitig – z. B. zur Realisierung von CMOS-NMOS- und PMOS-Transistoren – existieren und keine für einen IGBT optimalen Dotierungshöhen und -profile haben. Eine Optimierung in Richtung statischen oder dynamischen Verhaltens erfordert keine Änderung in den technisch-physikalischen Parametern des Herstellungsprozesses, sondern erfolgt nur mit einer einfachen Layout-Änderung in einer einzigen Fotomaske. So können auch innerhalb eines einzelnen Schaltkreises unterschiedlich optimierte IGB-Transistoren realisiert werden. Der beschriebene Stand der Technik erfüllt diese Anforderungen nicht. Im beschriebenen Stand der Technik ist eine Änderung des Prozessablaufs, z. B. durch eine Änderung der Protonendosis bei einer Bestrahlung oder durch eine Änderung der Dotierungskonzentrationen im Kollektorbereich nötig. Damit können auf einer Siliziumscheibe entweder schnell abschaltende IGB-Transistoren oder solche mit geringen Durchlassverlusten hergestellt werden. Wird ein schnelleres Abschalten durch zusätzliche Schalttransistoren in der Kollektorzuführung erreicht, sind sehr aufwendige Layout-Änderungen nötig. Auch ein schnelles Abschalten durch eingebrachte Kurzschlüsse zu erzeugen, könnte bei den bekannten Lösungen nur durch Layout-Änderungen in mehreren Fotomasken, und damit ebenfalls sehr aufwändig, modifiziert werden. Nach dem Stand der Technik ist es nicht möglich, eine Kollektorstruktur mit zu hoher Emittereffizienz durch reine Layout-Maßnahmen zu optimieren und variabel hinsichtlich statischer Verluste einerseits und dynamischer Verluste andererseits zu gestalten.
  • Die Erfindung wird nun anhand eines Ausführungsbeispiels unter Zuhilfenahme der Zeichnungen erläutert. Es zeigen schematisch dargestellt als Halbschnitt- oder Schnittbildern
  • 1 einen in eine grabenisolierte SOI-Technologie integrierten lateralen IGBT sowie dessen Emitterzellenaufbau nach dem Stand der Technik,
  • 2 die Dotierungsgebiete im Bereich des Kollektors bis zum Isolationsgraben
  • 3 den Bereich der Dotierungsgebiete wie in 2 mit der Zwischenisolatorschicht, in der Durchbrüche zum Kollektor vorhanden sind,
  • 4 den Bereich wie in 3, wobei zusätzliche Durchbrüche in der Zwischenisolatorschicht für spätere Kurzschlusskontakte vorhanden sind,
  • 5 den Bereich wie 4, wobei die zusätzlichen Durchbrüche in der Zwischenisolatorschicht mit einem bestimmten gegenseitigen Abstand vorhanden sind,
  • 6 den Bereich wie in 5 mit der Kollektormetallisierungsschicht und
  • 7 ein Diagramm: Durchgangsverluste und Schaltverluste in Abhängigkeit von Anzahl der Kurzschlusskontakte.
  • Der in 1 dargestellte, grabenisolierte IGBT basiert auf einer SOI-Scheibe. Auf der Trägerscheibe der SOI-Scheibe (1) befinden sich die vergrabene Oxidschicht (2), und die aktive Schicht (3) der SOI-Scheibe. Letztere ist in lateraler Richtung durch den umlaufenden Isolationsgraben (4) isoliert. Im Inneren des durch die vergrabene Oxidschicht (2) und den Isolationsgraben (4) allseits isolierten Gebietes der aktiven Schicht der SOI-Scheibe (3) befinden sich angrenzend an den Isolationsgraben (4) eine vertikale hochdotierte Schicht (5) mit gleichem Ladungsträgertyp wie die aktive Schicht (3) und angrenzend an die Isolationsschicht (2) eine vergrabene hochdotierte Schicht (6) ebenfalls mit gleichem Ladungsträgertyp wie die aktive Schicht (3). Der IGBT kann mehrere Emitterzellen (11) haben. Die einzelne Emitterzelle (11) besteht aus dem IGBT-Wannengebiet (7) mit einer Dotierung des entgegengesetzten Ladungsträgertyps wie die aktive Schicht (3), dem Emitter (9) gleichen Ladungsträgertyps wie die aktive Schicht (3), dem Gate (10) und der Metallisierung des Emitter- und Bodyanschlusses (13). In der 2 ist der Aufbau des Kollektorgebietes unterhalb der Siliziumoberfläche detaillierter dargestellt. Das eigentliche Kollektorgebiet ist von den Emitterzellen (11) durch das Feldoxid (20) getrennt und besteht an der Oberfläche aus einem hochdotierten Kollektorgebiet (22) mit einem der aktiven Schicht (3) entgegengesetzten Ladungsträgertyp, einem hochdotierten Anschlussgebiet (26) mit gleichem Ladungsträgertyp wie die aktive Schicht (3), einem hochdotierten Gebiet (24) mit einem der aktiven Schicht (3) entgegengesetzten Ladungsträgertyp, der hochdotierten vertikalen Schicht (5) vom gleichen Ladungsträgertyp wie die aktive Schicht (3) und dem Isolationsgraben (4). Das hochdotierte Kollektorgebiet (22), und das hochdotierte Anschlussgebiet (26) sind dabei durch ein CMOS-Wannengebiet (28) mit einem der aktiven Schicht (3) gleichen Ladungsträgertyp, jedoch höherer Konzentration in Richtung Emitter und nach unten umschlossen. Die Zwischenisolatorschicht (32) zwischen der Siliziumoberfläche und der ersten Metallschicht ist mit einer Reihe von Kontaktlöchern (30) zum Kollektorgebiet (22) versehen, wie das in 3 dargestellt ist. Zur Realisierung von hochohmigen Kurzschlüssen zwischen dem elektrischen Kollektoranschluss und der hochdotierten vertikalen Schicht (5) sind die in 4 gezeigten Kontaktlöcher (40) in die Zwischenisolatorschicht eingebracht, die zur definierten Einstellung des Grades der Kurzschließung z. B. vorbestimmte Abstände (50) aufweisen (siehe 5). Die Kurzschließung erfolgt durch die Kontaktmetallisierung (60) (Metallschicht 1), wie das in 6 dargestellt ist. Durch die laterale Ausdehnung des hochdotierten Gebietes (24) hat dieser Kurzschluss jedoch einen gewissen vorbestimmten elektrischen Widerstand. 7 zeigt grob das Verhalten der Durchgangsverluste und der Schaltverluste in Abhängigkeit von der Anzahl der Kurzschlusskontakte.
  • Der Kollektorbereich des lateralen integrierten IGB-Transistors wird unter Verwendung von bereits genutzten Prozessebenen so gestaltet, dass einzig durch die Anzahl, Größe und gegenseitigen Abstände von Kontaktlöchern, d. h. nur mittels Änderungen in einer ohnehin notwendigen Fotomaske, der IGBT optimiert werden kann. Ein bekannter und beschriebener Zusammenhang zwischen der Anzahl der zusätzlichen Kontakte und den Durchgangsverlusten bzw. den Schaltverlusten ermöglicht dem Designer je nach Bedarf eine entsprechende Optimierung.
  • Durch die räumliche Trennung des MOS-Majoritätsladungsträgerstrompfades, aus der Emitterzelle (11) nach unten in die vergrabene hoch dotierte Schicht (6), in dieser horizontal in Richtung Isolationsgraben (4) und dort vertikal durch die vertikale hochdotierte Schicht (5) wieder nach oben, vom Minoritätsladungsträgerpfad aus dem vorwärtsgepolten Kollektor pn-Übergang durch die oberflächennahe Driftregion in das IGBT-Wannengebiet (7) bzw. zur Metallisierung des Emitters (13), ist es möglich, den MOS-Elektronenstrom am Kollektor zu beeinflussen ohne den Minoritätsstrompfad zu beeinträchtigen. Dazu ist die gestaffelte Abfolge von Dotierungsgebieten im Kollektorbereich nötig. Diese besteht im Fall eines n-Kanal IGBT-Bauelementes aus einem emitterseitig an das Feldoxid (20) angrenzenden hochdotierten p-Kollektorgebiet (22), einem in Richtung der Grabenisolation folgenden hochdotierten n-Anschlussgebiet (26) für die vertikale hochdotierte n-Schicht (5), gefolgt von einem hochdotierten p-Gebiet (24) und letztlich der hochdotierten vertikalen n-Schicht (5). Eine n-Wanne (28) umgibt dabei das hochdotierte p-Kollektorgebiet (22), das hochdotierte n-Anschlussgebiet (26) und teilweise das hochdotierte p-Gebiet (24). Alle diese Dotierungsgebiete werden bereits für andere Bauelemente, z. B. für einen Niedervolt-PMOS-Transistor verwendet. Zusätzlich zu den normalen Kollektorkontaktöffnungen (30) in die Zwischenisolatorschicht (32) über die Kontaktlöcher (40) eingebrachte Kontakte zum hochdotierten n-Anschlussgebiet (26) für die vertikale hochdotierte n-Schicht (5) und zum hochdotierten p-Gebiet (24) erzeugen einen hochohmigen Strompfad für den MOS-Majoritätsladungsträgerstrom in den n-dotierten Gebieten und ermöglichen ein Abfließen des MOS-Majoritätsladungsträgerstroms in den Kollektoranschluss (12) vor Erreichen des eigentlichen Kollektorgebietes (22). Durch die definierte Ausdehnung des hochdotierten p-Gebietes (24) erfolgt dieser Anschluss mit einem definierten Widerstand in der n-Wanne (28). Damit reduziert sich die Vorwärtsspannung des Kollektor-pn-Überganges und es werden weniger Minoritätsladungsträger in die Driftregion emittiert. Durch die Anzahl dieser Kontakte pro Kollektorweite kann die Minoritätsladungsträgeremission gesteuert werden. Werden mehr Kontakte eingefügt, erfolgt eine starke Reduzierung des Majoritätsladungsträgerstroms bzw. eine starke Reduzierung der Minoritätsladungsträgeremission. Es kommt zu einer Reduzierung der Plasmadichte in der Driftregion und damit zu einer moderaten Verschlechterung der Vorwärtsverluste. Die Reduzierung der Plasmadichte bewirkt jedoch ein deutlich schnelleres Abschalten des Transistors und damit eine starke Reduzierung der Schaltverluste
  • Bezugszeichenliste
    • 1
    Trägerscheibe der SOI Scheibe
    2
    vergrabene Oxidschicht der SOI Scheibe
    3
    aktive Schicht der SOI Scheibe
    4
    Isolationsgraben
    5
    vertikale hochdotierte Schicht neben dem Isolationsgraben; gleicher Ladungsträgertyp wie 3
    6
    vergrabene hoch dotierte Schicht; gleicher Ladungsträgertyp wie 3
    7
    IGBT-Wannengebiet; entgegengesetzter Ladungsträgertyp wie 3
    8
    Kollektorgebiet
    9
    Emitter; gleicher Ladungsträgertyp wie 3
    10
    Gate
    11
    Emitterzelle
    12
    Metallisierung Kollektoranschluss
    13
    Metallisierung Emitter- und Bodyanschluss
    20
    Feldoxid
    22
    hochdotiertes Kollektorgebiet; entgegengesetzter Ladungsträgertyp wie aktive Schicht 3
    24
    hochdotiertes Gebiet; entgegengesetzter Ladungsträgertyp wie aktive Schicht 3
    26
    hochdotiertes Anschlussgebiet der vertikalen hochdotierten Schicht; gleicher Ladungsträgertyp wie 3
    28
    CMOS-Wannengebiet; gleicher Ladungsträgertyp wie 3
    30
    Kontaktloch zum Kollektorgebiet 22
    32
    Zwischenisolator zwischen Silizium und erster Metallschicht
    40
    Kontaktloch zur Kurzschlussherstellung
    50
    Abstand zwischen den Kontaktlöchern 40
    60
    Kollektormetallisierung (erste Metallschicht)
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2010109031 [0003]
    • JP 3171777 [0003]
    • JP 2002222951 [0003]
    • US 2012313141 [0003]
    • JP 5347413 [0003]
    • JP 2000004017 [0003]
    • JP 2008218812 [0003]
    • JP 2003174168 [0003]
    • US 2009008674 [0003]
    • JP 3148873 [0003]
    • JP 4144289 [0003]
    • US 5485022 [0003]
    • DE 102008028452 [0003]

Claims (6)

  1. IGBT-Leistungstransistor für hohe Spannungen, hergestellt in grabenisolierter SOI-Technologie, liegend in einem auf der SOI-Trägerscheibe (1) befindlichen abgegrenzten Bereich der aktiven Schicht der SOI-Scheibe (3), der in vertikaler Richtung durch die vergrabene Oxidschicht (2) der SOI-Scheibe und in lateraler Richtung durch den umlaufenden Isolationsgraben (4) elektrisch isoliert ist und in dessen Innenbereich sich eine vertikale hochdotierte Schicht (5) und eine vergrabene hochdotierte Schicht (6) beide mit gleichem Ladungsträgertyp wie die aktive Schicht (3) anschließen, wobei der IGBT mehrere Emitterzellen (11) haben kann, jeweils bestehend aus dem IGBT-Wannengebiet (7) mit einer Dotierung des entgegengesetzten Ladungsträgertyps wie die aktive Schicht (3), dem Emittergebiet (9) mit gleichem Ladungsträgertyp wie die aktive Schicht (3), der Gate-Elektrode (10) und der Metallisierung des Emitter- und Bodyanschlusses (13), dadurch gekennzeichnet, dass im Kollektorbereich, welcher durch das Feldoxid (20) von den Emitterzellen (11) getrennt ist, ein dem IGBT-Wannengebiet (7) im Ladungsträgertyp der Dotierung entgegengesetztes Wannengebiet (28), d. h. mit dem Ladungsträgertyp der aktiven Schicht (3) vorhanden ist, welches an die hochdotierte vertikale Schicht (5) mit gleichem Ladungsträgertyp wie die aktive Schicht (3) angrenzt und unter dem Feldoxid (20) endet und weiterhin ein hochdotiertes Kollektorgebiet (22) mit einem der aktiven Schicht (3) entgegengesetzten Ladungsträgertyp, ein daran in Richtung Isolationsgraben (4) angrenzendes hochdotiertes Anschlussgebiet (26) mit gleichem Ladungsträgertyp wie die aktive Schicht (3) und daran angrenzend ein hochdotiertes Gebiet (24) mit einem der aktiven Schicht (3) entgegengesetzten Ladungsträgertyp, welches in die vertikale hochdotierte Schicht (5) mit gleichem Ladungsträgertyp wie die aktive Schicht (3) hineinragt, vorhanden sind, darüber sich die Zwischenisolatorschicht (32) befindet, die Kontaktlöcher (30), liegend über dem hochdotierten Kollektorgebiet (22) mit einem der aktiven Schicht (3) entgegengesetzten Ladungsträgertyp und Kontaktlöcher (40), liegend anteilig über dem hochdotierten Gebiet (24) mit entgegengesetztem Ladungsträgertyp wie die aktive Schicht (3) und anteilig über dem hochdotierten Anschlussgebiet (26) mit dem gleichen Ladungsträgertyp wie Schicht (3), aufweist und der Kollektoranschluss (12) hochohmig mit der vertikalen hochdotierten Schicht (5) mittels der Kontaktmetallisierung (60) elektrisch kurzgeschlossen ist und der Widerstand dieses Kurzschlusses über die Dotierkonzentration der CMOS Wanne (28) und die laterale Ausdehnung des hochdotierten Gebietes (24) vom Feldoxid in Richtung Isolationsgraben vorbestimmt ist und der Durchgangsverlust bzw. Schaltverlust eines IGBT jeweils durch die Größe, die Anzahl der Kontaktlöcher und die gegenseitigen Abstände bezogen auf jeweils eine Reihe der Kontaktlöcher (30) und (40) eingestellt ist.
  2. Verfahren zur Herstellung von IGBT-Leistungstransistoren für hohe Spannungen in grabenisolierter SOI-Technologie, die hinsichtlich statischer und dynamischer Verluste variabel sind, liegend in einem abgegrenzten Bereich der aktiven Schicht der SOI-Scheibe (3), der in vertikaler Richtung durch die vergrabene Oxidschicht der SOI-Scheibe (2) und in lateraler Richtung durch den umlaufenden Isolationsgraben (4) elektrisch isoliert ist, in dessen Randbereich angrenzend an die vergrabene Oxidschicht der SOI-Scheibe (2) und den in lateraler Richtung umlaufenden Isolationsgraben (4) eine vertikale hochdotierte Schicht (5) und eine vergrabene hochdotierte Schicht (6) mit gleichem Ladungstyp wie die aktive Schicht (3) erzeugt werden, die mit dem Kollektorgebiet (8) in elektrischer Verbindung stehen, wobei die IGBT-Bauelemente mit mehrere Emitterzellen (11) versehen werden können, bestehend aus dem/einem IGBT-Wannengebiet (7) mit einer Dotierung des entgegengesetzten Ladungsträgertyps wie die aktive Schicht (3), dem Emittergebiet (9) gleichen Ladungsträgertyps wie die aktive Schicht (3), dem Gate (10) und der Metallisierung des Emitter- und Bodyanschlusses (13), dadurch gekennzeichnet, dass im Kollektorbereich, welcher durch das Feldoxid (20) von den Emitterzellen (11) getrennt liegend ausgebildet wird, wobei ein bei der Herstellung von CMOS-Transistoren bereits verwendetes Wannengebiet (28) mit gleichem Ladungsträgertyp wie die aktive Schicht (3) erzeugt wird, welches an die hochdotierte vertikale Schicht (5) mit gleichem Ladungsträgertyp wie die Schicht (3) angrenzt und unter dem Feldoxid (20) endet und weiterhin an der Oberfläche vom Emitter aus gesehen aneinandergrenzend ein hochdotiertes Kollektorgebiet (22) mit einem der aktiven Schicht (3) entgegengesetzten Ladungsträgertyp zusammen mit der Source/Drain-Dotierung der CMOS-Transistors im CMOS-Teil, ferner zusammen mit der Source/Drain-Dotierung der CMOS-Transistoren ein hochdotiertes Anschlussgebiet (26) der vertikalen hochdotierten Schicht (5) mit gleichem Ladungsträgertyp wie die aktive Schicht (3) und zusammen mit der Source/Drain-Dotierung der CMOS-Transistoren und mit der gleichen Fotomaske wie die Schicht (22) ein hochdotiertes Gebiet (24) mit entgegengesetztem Ladungsträgertyp wie die aktive Schicht (3), welches in die vertikale hochdotierte Schicht (5) mit gleicher Ladungsträgerart wie die aktive Schicht (3) hineinragt, erzeugt werden, wonach die Zwischenisolatorschicht (32) abgeschieden und bei dem folgenden Maskenschritt mit Kontaktlöchern (30), liegend über der hochdotierten Kollektorschicht (22) mit entgegengesetztem Ladungsträgertyp wie die aktive Schicht (3) und gleichzeitig mit Kontaktlöchern (40) mit vorbestimmten gegenseitigen Abständen, liegend anteilig über dem hochdotierten Gebiet (24) mit entgegengesetztem Ladungsträgertyp wie die aktive Schicht (3) und anteilig über dem hochdotierten Anschlussgebiet (26) mit dem gleichen Ladungsträgertyp wie Schicht (3), versehen wird, wonach die die Kontaktlöcher (30) und die Kontaktlöcher (40) füllende Metallschicht (60) abgeschieden wird, wodurch ein hochohmiger elektrischer Kurzschluss zwischen dem Kollektoranschluss und der vertikalen hochdotierten Schicht (5) hergestellt wird, wobei mit dem Abstand (50) der Kontaktlöcher (40) der Grad des Kurzschließens bestimmt wird.
  3. Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass mit dem Grad des Kurzschließens die Durchgangsverluste und Schaltverluste gezielt eingestellt werden.
  4. Verfahren nach Anspruch 3 bis 5, dadurch gekennzeichnet, dass bei Vorhandensein mehrerer IGBT-Bauelemente in einer integrierten Schaltung sowohl solche optimiert auf minimalen Durchgangsverlust als auch solche optimiert auf minimalen Schaltverlust gleichzeitig in einem Prozess mit derselben Maskenebene erzeugt werden.
  5. Verfahren nach einem der Ansprüche 3 bis 6, dadurch gekennzeichnet, dass zur Herstellung der IGBT-Bauelemente unter der Verwendung von bereits in einer SOI-BCD-Technologie vorhandenen Prozessebenen erfolgt.
  6. Verfahren nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet, dass die Einstellung des hochohmigen Kurzschlusses durch die laterale Ausdehnung des hochdotierten Gebietes (24) mit entgegengesetztem Ladungsträgertyp wie die aktive Schicht (3) in Richtung Isolationsgraben eingestellt wird.
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Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03148873A (ja) 1989-11-06 1991-06-25 Fuji Electric Co Ltd 横型伝導度変調ｍｏｓｆｅｔ
JPH03171777A (ja) 1989-11-30 1991-07-25 Toshiba Corp 半導体装置
JPH04144289A (ja) 1990-10-05 1992-05-18 Fuji Electric Co Ltd 絶縁ゲート型バイポーラトランジスタ
JPH05347413A (ja) 1992-06-12 1993-12-27 Toshiba Corp 半導体装置の製造方法
US5485022A (en) 1993-07-12 1996-01-16 Kabushiki Kaisha Toshiba High switching speed IGBT
US5728607A (en) * 1996-11-20 1998-03-17 Lucent Technologies Inc. Method of making a P-channel bipolar transistor
JP2000004017A (ja) 1998-04-24 2000-01-07 Sanken Electric Co Ltd 絶縁ゲ−ト形バイポ−ラトランジスタ
JP2002222951A (ja) 2000-12-16 2002-08-09 Koshun Kagi Kofun Yugenkoshi 絶縁ゲート型バイポーラトランジスタ（ｉｇｂｔ）素子のスイッチング速度の制御方法、その構造及び製造方法
JP2003174168A (ja) 2001-12-05 2003-06-20 Shindengen Electric Mfg Co Ltd 絶縁ゲート型バイポーラトランジスタ及びその製造方法
EP1863081A2 (de) * 2006-03-10 2007-12-05 Hitachi, Ltd. Halbleiterschaltvorrichtung mit hoher Durchbruchspannung aus dielektrisch getrenntem Material und Verfahren zu ihrer Herstellung
JP2008218812A (ja) 2007-03-06 2008-09-18 Toyota Central R&D Labs Inc Ｉｇｂｔ
US20090008674A1 (en) 2007-07-05 2009-01-08 Florin Udrea Double gate insulated gate bipolar transistor
DE102008028452A1 (de) 2008-06-14 2009-12-24 X-Fab Semiconductor Foundries Ag Leistungstransistor für hohe Spannungen in SOI-Technologie
JP2010109031A (ja) 2008-10-29 2010-05-13 Sanken Electric Co Ltd 半導体装置及びその製造方法
US20120313141A1 (en) 2010-12-23 2012-12-13 Force Mos Technology Co. Ltd. Fast switching hybrid igbt device with trenched contacts

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5347413A (en) 1976-10-13 1978-04-27 Tatsu Amaike Manufacture of mixtures for natural soneelike plates

Patent Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03148873A (ja) 1989-11-06 1991-06-25 Fuji Electric Co Ltd 横型伝導度変調ｍｏｓｆｅｔ
JPH03171777A (ja) 1989-11-30 1991-07-25 Toshiba Corp 半導体装置
JPH04144289A (ja) 1990-10-05 1992-05-18 Fuji Electric Co Ltd 絶縁ゲート型バイポーラトランジスタ
JPH05347413A (ja) 1992-06-12 1993-12-27 Toshiba Corp 半導体装置の製造方法
US5485022A (en) 1993-07-12 1996-01-16 Kabushiki Kaisha Toshiba High switching speed IGBT
US5728607A (en) * 1996-11-20 1998-03-17 Lucent Technologies Inc. Method of making a P-channel bipolar transistor
JP2000004017A (ja) 1998-04-24 2000-01-07 Sanken Electric Co Ltd 絶縁ゲ−ト形バイポ−ラトランジスタ
JP2002222951A (ja) 2000-12-16 2002-08-09 Koshun Kagi Kofun Yugenkoshi 絶縁ゲート型バイポーラトランジスタ（ｉｇｂｔ）素子のスイッチング速度の制御方法、その構造及び製造方法
JP2003174168A (ja) 2001-12-05 2003-06-20 Shindengen Electric Mfg Co Ltd 絶縁ゲート型バイポーラトランジスタ及びその製造方法
EP1863081A2 (de) * 2006-03-10 2007-12-05 Hitachi, Ltd. Halbleiterschaltvorrichtung mit hoher Durchbruchspannung aus dielektrisch getrenntem Material und Verfahren zu ihrer Herstellung
JP2008218812A (ja) 2007-03-06 2008-09-18 Toyota Central R&D Labs Inc Ｉｇｂｔ
US20090008674A1 (en) 2007-07-05 2009-01-08 Florin Udrea Double gate insulated gate bipolar transistor
DE102008028452A1 (de) 2008-06-14 2009-12-24 X-Fab Semiconductor Foundries Ag Leistungstransistor für hohe Spannungen in SOI-Technologie
JP2010109031A (ja) 2008-10-29 2010-05-13 Sanken Electric Co Ltd 半導体装置及びその製造方法
US20120313141A1 (en) 2010-12-23 2012-12-13 Force Mos Technology Co. Ltd. Fast switching hybrid igbt device with trenched contacts

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Chen, W. et al.: Fast Speed Lateral IGBT with Buried N-region Controlled Anode on SOI Substrate. In: IEEE International Conference of Electron Devices and Solid-State Circuits, 2009, 2009, 372. *
Lerner, R. et al.: Device Engineering for a Modular 650 V Transistor Assortment. In: Semiconductor Conference Dresden (SCD), 2011, 2011, 1. *

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