CN107742642A - 绝缘栅双极晶体管及其终端结构的制作方法、ipm模块以及空调器 - Google Patents
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- 238000002360 preparation method Methods 0.000 title claims abstract description 20
- 229910052796 boron Inorganic materials 0.000 claims description 20
- 238000005468 ion implantation Methods 0.000 claims description 9
- 239000004065 semiconductor Substances 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 8
- 238000002513 implantation Methods 0.000 claims description 7
- 238000009413 insulation Methods 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 description 7
- 238000009826 distribution Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 230000000052 comparative effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 239000000243 solution Substances 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 3
- 238000002474 experimental method Methods 0.000 description 3
- 238000011160 research Methods 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
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- General Physics & Mathematics (AREA)
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Abstract
本发明公开一种绝缘栅双极晶体管及其终端结构的制作方法、IPM模块以及空调器。具体地，所述终端结构的制作方法依次包括在绝缘栅双极晶体管的终端区刻蚀出场限环结构，以形成离子注入窗口；对所述场限环结构进行P型离子注入；对P型离子注入后的场限环结构进行推井，推井温度为1050℃～1150℃，推井时间为30分钟～80分钟。本发明技术方案通过不改变终端结构以及体积的条件下，提高了绝缘栅双极晶体管的耐压能力通过对终端的场限环的推井条件进行优化，从而提高了所述绝缘栅双极晶体管的耐压能力。
Description
技术领域
本发明涉及半导体领域，特别涉及一种绝缘栅双极晶体管及其终端结构的制作方法、IPM模块以及空调器。
背景技术
绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，简称绝缘栅双极晶体管)是由双极型三极管(BJT)和绝缘栅型场效应管(MOSFET)组成的复合全控型电压驱动式功率半导体器件，兼有MOSFET器件的高输入阻抗和电力晶体管(即巨型晶体管，简称GTR)的低导通压降两方面的优点，由于绝缘栅双极晶体管具有驱动功率小而饱和压降低的优点，目前绝缘栅双极晶体管作为一种新型的电力电子器件被广泛应用到各个领域。
绝缘栅双极晶体管是在一硅片上并联上万个相同的单元组成，各单元间表面电压大致相同，但是绝缘栅双极晶体管的主结的结深较浅，典型的结深值为4-7um。在这么浅的结深下，绝缘栅双极晶体管器件如果没有加任何终端保护措施，击穿电压将要比理想情况下即平行平面结的耐压值低50％。因此，终端结构设计成为绝缘栅双极晶体管耐压设计的一项关键性技术。
在绝缘栅双极晶体管的终端结构设计中，常采用场限环来降低结曲率效应引起表面电场的集中，进而提高击穿电压。场限环的主要优点是：结构简单，在扩散形成主结的同时，在其周围做同样掺杂的环，不必添加另外的工艺。场限环的基本结构如图1所示。当加在主结上的电压逐渐增大，主结的耗尽区也逐渐往外扩展，电压增大到主结的雪崩电压之前，两个结(主结以及场限环)的耗尽区就已经汇合，起到增大结曲率半径的作用，提高击穿电压。
绝缘栅双极晶体管终端的场限环涉及两方面的技术，一是场限环的自身结构，二是场限环的制作工艺。研究人员一直在寻找如何对绝缘栅双极晶体管终端的几何结构以及制作工艺进行优化，以提高绝缘栅双极晶体管的耐压能力。
发明内容
本发明的主要目的是提出一种绝缘栅双极晶体管的终端结构的制作方法以及绝缘栅双极晶体管，旨在提高绝缘栅双极晶体管终端结构的耐压能力。
为实现上述目的，本发明提出的一种绝缘栅双极晶体管的终端结构的制作方法，其包括以下步骤：
在绝缘栅双极晶体管的终端区刻蚀出场限环结构，以形成离子注入窗口；
对所述场限环结构进行P型离子注入；
对P型离子注入后的场限环结构进行推井，推井温度为1050℃～1150℃，推井时间为30分钟～80分钟，以形成场限环。
优选地，所述P型离子为硼离子。
优选地，所述P型离子的注入剂量为1*1014/cm2-5*1014/cm2。
优选地，所述P型离子注入能量为60Kev～110Kev。
优选地，在所述绝缘栅双极晶体管的终端区刻蚀出场限环结构，以形成离子注入窗口的步骤后还包括以下步骤：
采用热氧化的方式，在所述场限环结构上形成场氧化层。
本发明还提出一种绝缘栅双极晶体管，所述绝缘栅双极晶体管包括所述的绝缘栅双极晶体管的终端结构的制作方法制作出的终端区。
所述绝缘栅双极晶体管具有半导体衬底，所述半导体衬底沿其厚度方向依次形成有集电极区、漂移区、有源区以及终端区；所述终端区包围所述有源区。
优选地，所述终端区多个间隔排列的场限环，以及包围所述场限环的场截止环。
优选地，所述场限环的数量为3～20个。
本发明还提出一种空调器，其所述空调器包括所述的绝缘栅双极晶体管，和/或所述的IPM模块。
本发明技术方案基于研发人员在制作所述绝缘栅双极晶体管时发现，在形成场限环的过程中，所述P型离子注入到场限环结构后的推井温度的不同，会使得最终形成的场限环具有不同的阻断能力。进一步通过对离子注入后的场限环结构的推井时间进行试验，测得当对P型离子注入后的推井温度为1050℃～1150℃，推井时间为30分钟～80分钟时，所述绝缘栅双极晶体管的耐压值较高。本发明技术方案实现了在不改变终端结构以及体积的条件下，通过对终端的场限环制作过程中推井条件进行优化，从而提高了所述绝缘栅双极晶体管的耐压能力。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。
图1为现有技术中绝缘栅双极晶体管终端区的基本结构；
图2为本发明种绝缘栅双极晶体管的一部分的纵剖面；
图3为缘栅双极晶体管的终端结构的制作方法的流程图。
附图标号说明：
| 标号 | 名称 | 标号 | 名称 |
| 10 | 终端区 | 22 | 发射极区 |
| 11 | 主结 | 23 | 沟槽栅极区 |
| 12 | 场限环 | 30 | 漂移区 |
| 21 | 阱区 |
本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明，若本发明实施例中有涉及方向性指示(诸如上、下、左、右、前、后……)，则该方向性指示仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。
另外，若本发明实施例中有涉及“第一”、“第二”等的描述，则该“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。
本发明提出一种绝缘栅双极晶体管的终端结构的制作方法以及一种绝缘栅双极晶体管。
请参阅图2所示，其为本发明在一个实施例中的绝缘栅双极晶体管的一部分的纵剖面图。所述绝缘栅双极晶体包括半导体衬底，所述半导体衬底沿其厚度方向依次形成有集电极区、漂移区30及有源区。所述有源区包括沟槽栅极区23、阱区21以及发射极区22，所述发射极区22嵌入设置在所述阱区21中，所述沟槽栅极区23自所述发射极区22延伸至所述漂移区30，所述阱区21连接所述发射极区22和所述漂移区30。所述终端区10包围所述有源区，通过所述终端区10能够对有源区进行有效地保护，所述有源区和所述终端区10的具体配合关系为本领域技术人员所熟知，在此不再赘述。
所述绝缘栅双极晶体管具有由所述的绝缘栅双极晶体管的终端结构的制作方法制作出的终端区10。所述终端区10包括多个间隔排列的场限环12，以及包围所述场限环12的场截止环。所述场限环12的个数优选为3～20，这样可以使绝缘栅双极晶体管具有较好的阻断性能，以及较低的成本。在此所述场限环12和截止环均呈圆形。本方案中的场限环12为P型场限环12。所述场限环12的具体结构可以采用本技术领域常用的结构形式，例如，本方案的场限环12设置在绝缘栅双极晶体管的漂移区，且设置在发射极的外围。
请参阅图3，本发明所提出的绝缘栅双极晶体管的终端结构的制作方法，具体是所述绝缘栅双极晶体管终端结构的场限环的制作方法，其包括如下步骤：
在绝缘栅双极晶体管的终端区10刻蚀出场限环结构，以形成离子注入窗口；
对所述场限环结构进行P型离子注入；
对P型离子注入后的场限环结构进行推井，推井温度为1050℃～1150℃，推井时间为30分钟～80分钟，以形成场限环。
本方案中，所述场限环结构可以是环形的，此时并没形成所述场限环12，该场限环结构为P型离子的注入窗口。在步骤S2中，通过对场限环结构内注入P型离子，并经过步骤S3进行推井后，才形成所述场限环12。
本方案研发人员在制作所述绝缘栅双极晶体管时发现，在形成场限环的过程中，所述P型离子注入到场限环结构后的推井温度的不同，会使得最终形成的场限环具有不同的阻断能力。因此基于该发现，本方案研发人员进一步对所述P型离子注入到场限环结构后的推井温度做了实验，以测试当推井温度在某一范围内时，所形成的场限环12具有较好的阻断能力。所述终端结构的制作方法如下：
在绝缘栅双极晶体管的终端刻蚀出场限环结构；并对所述场限环结构进行硼离子注入，硼离子的注入剂量为2*1014/cm2，离子注入能量为70Kev；再对硼离子注入后的场限环12进行推井。以下第一对比例～第六对比例中，每个对比例中的推井温度均不相同，并且通过实验测得每一对比例中，在一特定的推井温度下，绝缘栅双极晶体管的击穿电压值。
表1
需要理解的是，绝缘栅双极晶体管的耐压能力与硼离子的浓度分布有关，硼离子的浓度分布决定了场限环12与衬底之间形成的P-N结的形状，而绝缘栅双极晶体管的击穿电压与P-N结深度、曲率半径等相关，因此硼离子的浓度分布影响绝缘栅双极晶体管(P-N结)的耐压能力。从表一中的测量结果可以看出，所述推井时间所对应的绝缘栅双极晶体管的击穿电压成抛物线状，具体地，当推井时间在30分钟～80分钟的范围内时，所述绝缘栅双极晶体管的击穿电压的值较高，此时所述绝缘栅双极晶体管具有较好的耐压能力。这是由于通过对终端区10进行离子注入时的推井条件进行优化，找到硼离子的较佳浓度分布，从而提高了所述绝缘栅双极晶体管的耐压能力。
本发明技术方案通过离子注入后的推井时间进行试验，测得当对P型离子注入后的推井温度为1050℃～1150℃，推井时间为30分钟～80分钟时，所述绝缘栅双极晶体管的耐压值最高。本发明技术方案实现了在不改变终端结构以及体积的条件下，提高了绝缘栅双极晶体管的耐压能力，通过对终端的场限环制作过程中的推井条件进行优化，从而提高了所述绝缘栅双极晶体管的耐压能力。
本方案中所述场限环结构上还形成有场氧化层，形成所述场氧化层的具体工艺过程为本领域技术人员所熟知，在本实施例中，是清洗半导体衬底后，并在步骤S1后采用热氧化的方式，在所述场限环结构上形成场氧化层。热氧化的温度可以为1000℃～1100℃。在步骤S2中，在所述氧化层上进行刻蚀，以形成离子注入窗口，离子注入窗口贯通所述场氧化层，进一步地再利用所述离子注入窗口进行P型离子的注入，推井后形成所需要的主结11、场限环11。
基于上述实施例，所述对所述场限环结构进行P型离子注入的步骤包括：
在硅片正面进行氧化形成场氧化层，涂覆光刻胶，进行曝光、显影、刻蚀，形成场限环的离子注入窗口，再进行P型离子注入。
进一步地，本方案中，所述P型离子的注入剂量为1*1014/cm2-5*1014/cm2。在制作所述绝缘栅双极晶体管的终端结构时，在一定的区间内，硼离子的注入剂量与硼离子的最高激活率呈正比关系，本方案经过实验测得，当硼离子的注入剂量在1*1014/cm2-5*1014/cm2内时，所述硼离子的注入剂量与最高激活率具有较好的线性关系，而当所述硼离子的注入剂量大于5*1014/cm2时，所述硼离子的激活率处于饱和水平。
对于硼离子来说，在其注入过程中，硼离子获得能量实现替位掺杂实现激活，因此当离子注入能量必须达到一定的值。本方案中，设置所述离子注入能量为60Kev～110Kev。优选地，所述离子注入能量为70Kev。当离子注入能量小于60Kev时，无法很好的对深处的硼离子进行有效地激活；当离子注入能量大于110Kev时，实验中测得硼离子的分布不理想，且过大的离子注入能量易损坏硼离子的晶格。
本发明所述的绝缘栅双极晶体管，其发射极区22的掺杂类型为N型掺杂，集电极区的掺杂类型为P型掺杂，阱区21的掺杂类型为P型掺杂。
本发明还提出一种IPM模块，该IPM模块包括所述的绝缘栅双极晶体管，该绝缘栅双极晶体管的具体结构参照上述实施例，由于IPM模块采用了上述所有实施例的全部技术方案，因此至少具有上述实施例的技术方案所带来的所有有益效果，在此不再一一赘述。本领域技术人员可以理解的是，所述IPM模块可以包括4个所述绝缘栅双极晶体管，也可以包括6个所述绝缘栅双极晶体管，所述绝缘栅双极晶体管之间的连接管关系在此不再赘述。
本发明还提出一种空调器，所述空调器包括所述的绝缘栅双极晶体管，和/或所述的IPM模块。所述绝缘栅双极晶体管和/或所述IPM模块可以用于空调器的主电路或控制电路上，在此不做具体限定。
以上所述仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是在本发明的发明构思下，利用本发明说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本发明的专利保护范围内。
Claims (10)
1.一种绝缘栅双极晶体管的终端结构的制作方法，其特征在于，包括以下步骤：
在绝缘栅双极晶体管的终端区刻蚀出场限环结构，以形成离子注入窗口；
对所述场限环结构进行P型离子注入；
对P型离子注入后的场限环结构进行推井，推井温度为1050℃～1150℃，推井时间为30分钟～80分钟，以形成场限环。
2.如权利要求1所述的绝缘栅双极晶体管的终端结构的制作方法，其特征在于，所述P型离子为硼离子。
3.如权利要求1所述的绝缘栅双极晶体管的终端结构的制作方法，其特征在于，所述P型离子的注入剂量为1*1014/cm2-5*1014/cm2。
4.如权利要求1所述的绝缘栅双极晶体管的终端结构的制作方法，其特征在于，所述P型离子注入能量为60Kev～110Kev。
5.如权利要求1所述的绝缘栅双极晶体管的终端结构的制作方法，其特征在于，在所述在绝缘栅双极晶体管的终端区刻蚀出场限环结构，以形成离子注入窗口的步骤之后还包括以下步骤：
采用热氧化的方式，在所述场限环结构上形成场氧化层。
6.一种绝缘栅双极晶体管，其特征在于，所述绝缘栅双极晶体管包括如权利要求1至5任意一项所述的绝缘栅双极晶体管的终端结构的制作方法制作出的终端区；
所述绝缘栅双极晶体管具有半导体衬底，所述半导体衬底沿其厚度方向依次形成有集电极区、漂移区、有源区以及终端区；所述终端区包围所述有源区。
7.如权利要求6所述的绝缘栅双极晶体管，其特征在于，所述终端区多个间隔排列的场限环，以及包围所述场限环的场截止环。
8.如权利要求6所述的绝缘栅双极晶体管，其特征在于，所述场限环的数量为3～20个。
9.一种IPM模块，其特征在于，所述IPM模块包括如权利要求6至8任意一项所述的绝缘栅双极晶体管。
10.一种空调器，其特征在于，所述空调器包括如权利要求6至8任意一项所述的绝缘栅双极晶体管，和/或包括如权利要求9所述的IPM模块。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710873262.2A CN107742642A (zh) | 2017-09-22 | 2017-09-22 | 绝缘栅双极晶体管及其终端结构的制作方法、ipm模块以及空调器 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710873262.2A CN107742642A (zh) | 2017-09-22 | 2017-09-22 | 绝缘栅双极晶体管及其终端结构的制作方法、ipm模块以及空调器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN107742642A true CN107742642A (zh) | 2018-02-27 |
Family
ID=61236272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710873262.2A Pending CN107742642A (zh) | 2017-09-22 | 2017-09-22 | 绝缘栅双极晶体管及其终端结构的制作方法、ipm模块以及空调器 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107742642A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113903667A (zh) * | 2021-09-08 | 2022-01-07 | 上海先进半导体制造有限公司 | 场限环结构的制备方法及系统 |
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