JPS6194363A - 半導体装置 - Google Patents
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- JPS6194363A JPS6194363A JP21568984A JP21568984A JPS6194363A JP S6194363 A JPS6194363 A JP S6194363A JP 21568984 A JP21568984 A JP 21568984A JP 21568984 A JP21568984 A JP 21568984A JP S6194363 A JPS6194363 A JP S6194363A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置に係わ９、特に、逆阻止形でライフ
タイムキラーを添加しなくても高速でゲートターンオフ
できるスイッチング素子（例えばゲートターンオフサイ
リスタ、靜ｔ＝導型サイリスタ等）に関する。
タイムキラーを添加しなくても高速でゲートターンオフ
できるスイッチング素子（例えばゲートターンオフサイ
リスタ、靜ｔ＝導型サイリスタ等）に関する。
ゲートターンオフサイリスタ（以下ＧＴＯと略記）には
特開昭５７−１７８３６９号公報の第１図と第４図、お
よび第２図にそれぞれ示されるように、アノードエミッ
タ接合をアノード電極で短絡しない型のものと、短絡す
る型のものがある。前者は、逆阻止機能を有するが、高
速化のためライフタイムキラーを半導体基体全体に添加
しておシ、阻止状態でのもれ電流が大きい問題がある。
特開昭５７−１７８３６９号公報の第１図と第４図、お
よび第２図にそれぞれ示されるように、アノードエミッ
タ接合をアノード電極で短絡しない型のものと、短絡す
る型のものがある。前者は、逆阻止機能を有するが、高
速化のためライフタイムキラーを半導体基体全体に添加
しておシ、阻止状態でのもれ電流が大きい問題がある。
また、後者は、ライフタイムキラーを添加しなくとも高
速動作をし、もれ電流が小さい利点はあるが、逆阻止機
能を持っていない。即ち、従来のいずれの型のＧＴＯも
一長一短があった。
速動作をし、もれ電流が小さい利点はあるが、逆阻止機
能を持っていない。即ち、従来のいずれの型のＧＴＯも
一長一短があった。
同様なことは、静電誘導型サイリスタでも云える。
それゆえ、本発明の目的は、逆阻止機能を有し、ライフ
タイムキラーを添加しなくとも高速で動作し、もれ電流
の小さいゲートターンオフ機能を有する半導体装置を提
供することにおる。
タイムキラーを添加しなくとも高速で動作し、もれ電流
の小さいゲートターンオフ機能を有する半導体装置を提
供することにおる。
な方向で、不純物濃度勾配を持ち、それによってこの不
純物濃度勾配のある領域でアノード電極に向かう拡散電
流を生じ、アノード電極にキャリアが掃き出される構造
となっていることにある。
純物濃度勾配のある領域でアノード電極に向かう拡散電
流を生じ、アノード電極にキャリアが掃き出される構造
となっていることにある。
本発明では、ターンオフ時に、拡散電流でアノード電極
へキャリアが掃き出され、ゲート電極からキャリアが引
き抜かれることと相俟って、キャリアは急速に減少する
から、ライフタイムキラーを添加する必要はなく、また
、アノード側エミツタ層を短絡する必要もない。
へキャリアが掃き出され、ゲート電極からキャリアが引
き抜かれることと相俟って、キャリアは急速に減少する
から、ライフタイムキラーを添加する必要はなく、また
、アノード側エミツタ層を短絡する必要もない。
従って、逆阻止機能を有し、もれ電流も小さく高速動作
が得られるのである。
が得られるのである。
第１図は本発明の一実施例を示し、（ａ）はカソード側
平面、（ｂ）は（ａ）のＩ−Ｉ切断線に沿った縦断面、
（Ｃ）は（ａ）の■−■切断線に沿った横断面である。
平面、（ｂ）は（ａ）のＩ−Ｉ切断線に沿った縦断面、
（Ｃ）は（ａ）の■−■切断線に沿った横断面である。
１はシリコン基体で、相互に導電型が異なる４枚の半導
体層、即ち、下側主表面から上側主表面に同って順に９
１４２２層２、ｎベース層３、ｎベース層４そしてｎエ
ミツタ層５を有している。
体層、即ち、下側主表面から上側主表面に同って順に９
１４２２層２、ｎベース層３、ｎベース層４そしてｎエ
ミツタ層５を有している。
ｎエミツタ層５は短冊状に分割さＡ、ｎベース層４で取
囲まれている。９１４２２層２にはアノード電極６、ｎ
ベース層４にはｎエミツタ層５をほぼ取囲むようにゲー
ト電極８、そして、ｎエミツタ層５にはカソード電極７
が低抵抗接触されている。９は上側主表面に設けられた
シリコン酸化膜で中央接合Ｊ２、カソード側エミッタ接
合Ｊ３の表面安定化膜である。第１図（ａ）ではこのシ
リコン酸化膜は省略されている。カソード電極７の一部
５０幅方向中央直下で厚さが最も薄くなっている。
囲まれている。９１４２２層２にはアノード電極６、ｎ
ベース層４にはｎエミツタ層５をほぼ取囲むようにゲー
ト電極８、そして、ｎエミツタ層５にはカソード電極７
が低抵抗接触されている。９は上側主表面に設けられた
シリコン酸化膜で中央接合Ｊ２、カソード側エミッタ接
合Ｊ３の表面安定化膜である。第１図（ａ）ではこのシ
リコン酸化膜は省略されている。カソード電極７の一部
５０幅方向中央直下で厚さが最も薄くなっている。
第２図は第１図（Ｃ）の右側半分の構造を示してお夛、
計算により設計したモデルＧＴＯの寸法および半導体基
体１内、特に、９１４２２層２、ｐベースｔｒｉ４にお
ける不純物濃度分布を示している。
計算により設計したモデルＧＴＯの寸法および半導体基
体１内、特に、９１４２２層２、ｐベースｔｒｉ４にお
ける不純物濃度分布を示している。
モデルＧＴＯの半分の幅ｔ１は５０μｍ、ｎエミツタ層
５０半分の幅ｔｚは１０μｍＸ ９１４２２層２を選択
拡散で形成する時のボロンのデポジション領域の幅ｔｓ
ｒｌ：５μｍ１それによってできる９１４２２層２の最
大深さｔ４は６０μｍ１ｐペ一ス層４の拡散深さｔ６は
６０μｍ、ｎベース層３の最小厚さｔ５は２８０μｍで
ある。
５０半分の幅ｔｚは１０μｍＸ ９１４２２層２を選択
拡散で形成する時のボロンのデポジション領域の幅ｔｓ
ｒｌ：５μｍ１それによってできる９１４２２層２の最
大深さｔ４は６０μｍ１ｐペ一ス層４の拡散深さｔ６は
６０μｍ、ｎベース層３の最小厚さｔ５は２８０μｍで
ある。
９１４２２層２、ｐベース層４０表面最大不純物濃度ｆ
７ Ｘ １０１７ａｔｏｍｓ ／（７１１３とし、ボ
ロンの横方向拡散は縦方向拡散の８０％まで生ずるもの
とした。父、ボロンをデポジションしない幅をチャネル
幅Ｘ ＠ ｈ −ｐ冨とすれば１／２・Ｘａｈ、ｐｘ
は４５μｍである。図中の点線は９１４２２層２、ｎ
ベース層４中での不純物濃度分布を示し目安となる数字
の単位はａ ｔ ｏｍｓ ／（７Ｂ３である。
７ Ｘ １０１７ａｔｏｍｓ ／（７１１３とし、ボ
ロンの横方向拡散は縦方向拡散の８０％まで生ずるもの
とした。父、ボロンをデポジションしない幅をチャネル
幅Ｘ ＠ ｈ −ｐ冨とすれば１／２・Ｘａｈ、ｐｘ
は４５μｍである。図中の点線は９１４２２層２、ｎ
ベース層４中での不純物濃度分布を示し目安となる数字
の単位はａ ｔ ｏｍｓ ／（７Ｂ３である。
ｎベース層３の不純物濃度は３ Ｘ １０” ａｔｏｍ
ｓである。
ｓである。
不純物濃度がＮ（ｘ、ｙ）である点（ｘ、ｙ）でのライ
フタイムはτ（ＸＩ Ｖ）＝ （３Ｘ１０１３／Ｎ（ｘ
、ｙ）） Ｘ４０μｓ とした。
フタイムはτ（ＸＩ Ｖ）＝ （３Ｘ１０１３／Ｎ（ｘ
、ｙ）） Ｘ４０μｓ とした。
アノード側エミッタ接合Ｊ１は連続しており、アノード
電極６で短絡されていないから、アノード電極６に対し
、カソード電極７が正電位となる逆電圧が印加された状
態では、充分、電圧を担持し、逆阻止機能を持つ。
電極６で短絡されていないから、アノード電極６に対し
、カソード電極７が正電位となる逆電圧が印加された状
態では、充分、電圧を担持し、逆阻止機能を持つ。
ターンオン動作は、従来のＧＴＯと同様、順阻止状態、
即ち、カソード電極７に対しアノード電極６に正電位と
なる電圧が加わっている状態で、ゲート電極８にカソー
ド電極７に対し正電位となる電圧を加えて、ターンオン
される。
即ち、カソード電極７に対しアノード電極６に正電位と
なる電圧が加わっている状態で、ゲート電極８にカソー
ド電極７に対し正電位となる電圧を加えて、ターンオン
される。
導通（オン）状態では、第２図に示すように、ｐエミッ
タ層２内でアノード電極と平行な方向で不純物濃度勾配
があるから、キャリア（正孔、電子）は不純物濃度の低
い方向に拡散によシ流れ、アノード電極６に至る。即ち
、オン状態でも、正石−の一部は了ノート′甫圧６に滞
■出式れでぃスーターンオフは第３図に測定回路を示す
ように、カソード電極７に対しゲート電極８が負となる
電位の電圧をターンオフ信号として加え、ゲート電極８
からもキャリアを引き抜くことによって行われる。
タ層２内でアノード電極と平行な方向で不純物濃度勾配
があるから、キャリア（正孔、電子）は不純物濃度の低
い方向に拡散によシ流れ、アノード電極６に至る。即ち
、オン状態でも、正石−の一部は了ノート′甫圧６に滞
■出式れでぃスーターンオフは第３図に測定回路を示す
ように、カソード電極７に対しゲート電極８が負となる
電位の電圧をターンオフ信号として加え、ゲート電極８
からもキャリアを引き抜くことによって行われる。
第３図はターンオフＩ＃性のチャネル幅Ｘｓｈ、ｐｇ依
存性を示している。
存性を示している。
第３図その結果は第２図に示すモデル素子を用いたもの
である。Ｘ、ｈ、Ｐに＝０μｍは従来のＧＴＯ。
である。Ｘ、ｈ、Ｐに＝０μｍは従来のＧＴＯ。
Ｘａｂ＝ｐｚ ＝ ８０ 、９０ μｍ のものは本
発明になるＧＴＯの特性である。
発明になるＧＴＯの特性である。
第３図では、オン電圧Ｖ’ｒを０．１〜０．２ｖ程度高
くするだけで、ライフタイムキラーを添加しなくてもア
ノード電流ｉ、の減衰を従来のＧＴＯＫ較べて１／３〜
１１５に早くでき、ターンオフが早くな）、高速動作が
可能なことを示している。
くするだけで、ライフタイムキラーを添加しなくてもア
ノード電流ｉ、の減衰を従来のＧＴＯＫ較べて１／３〜
１１５に早くでき、ターンオフが早くな）、高速動作が
可能なことを示している。
そこで、ターンオフ動作が早くなる理由について具体的
に説明する。
に説明する。
第４図は、上記寸法、不純物濃度を持つモデル素子での
キャリアの掃き出し状況を示している。
キャリアの掃き出し状況を示している。
図中、横軸は第２図の左端付置、部ち、ｎエミツタ層５
の中心を零とし、アノード電極６と平行な横方向の位置
、縦軸は、その各位置でアノード電極６へ拡散により掃
き出されている正孔、を子を電流密度（Ａ／ｄ）で示し
ている。実線は電子の拡散電流、点線は正孔の拡散電流
を示す。また、チャネル幅Ｘｅｈ、ｐｖが９０μｍの場
合は本発明になるモデル素子のもの、チャネル幅Ｘ ｓ
ｈ 、ｐｇが零μｍの場合はアノード電極と平行な横
方向で不純物濃度勾配がなくアノード側エミッタ接合を
アノード電極で短絡しない従来のＧＴＯのものを指す。
の中心を零とし、アノード電極６と平行な横方向の位置
、縦軸は、その各位置でアノード電極６へ拡散により掃
き出されている正孔、を子を電流密度（Ａ／ｄ）で示し
ている。実線は電子の拡散電流、点線は正孔の拡散電流
を示す。また、チャネル幅Ｘｅｈ、ｐｖが９０μｍの場
合は本発明になるモデル素子のもの、チャネル幅Ｘ ｓ
ｈ 、ｐｇが零μｍの場合はアノード電極と平行な横
方向で不純物濃度勾配がなくアノード側エミッタ接合を
アノード電極で短絡しない従来のＧＴＯのものを指す。
この従来のＧＴＯでは、アノード側エミッタ接合が平坦
に作られ、不純物濃度はカソード側に向って低くなって
いるだけであるため、正孔の拡散電流はカソード側に向
って流れるだけである。従って、アノード電極へ向う正
孔の拡散電流はなく、図中には示されていない。
に作られ、不純物濃度はカソード側に向って低くなって
いるだけであるため、正孔の拡散電流はカソード側に向
って流れるだけである。従って、アノード電極へ向う正
孔の拡散電流はなく、図中には示されていない。
同様な理由で、最低不純物濃度の部分がアノード電極と
平行な方向で平面的に連続していると、ここでは正孔の
掃き出しがなくなる。従って、不純物濃度が最小（最低
）となる部分では平面的に同一不純物濃度となる部分が
できるだけ小さく、同一不純物濃度として連続していな
い非連続とすることが良い。
平行な方向で平面的に連続していると、ここでは正孔の
掃き出しがなくなる。従って、不純物濃度が最小（最低
）となる部分では平面的に同一不純物濃度となる部分が
できるだけ小さく、同一不純物濃度として連続していな
い非連続とすることが良い。
第４図の結果は、ターンオフ動作開始後、アノード電流
ｉＡがＩＯＡ／ｃｒ１１となる時点でのものであり、本
発明になるモデル素子では、最大約７Ａ／ ｃＡの拡散
電流がアノード電極６へ掃き出されていることが分る。
ｉＡがＩＯＡ／ｃｒ１１となる時点でのものであり、本
発明になるモデル素子では、最大約７Ａ／ ｃＡの拡散
電流がアノード電極６へ掃き出されていることが分る。
尚、ｎエミツタ層中央直下で正孔の拡散電流が減少して
いるのは、不純物濃度が低く、正孔量も少ないためであ
る。
いるのは、不純物濃度が低く、正孔量も少ないためであ
る。
以上の様に、ｐエミッタ層２内でアノード電極６と平行
な方向で不純物濃度勾配があシ、正孔。
な方向で不純物濃度勾配があシ、正孔。
電子がアノード電極へ多量に掃き出されていることによ
ってターンオフ時に、半導体基体ｌにライフタイムキラ
ーを添加しなくてもターンオフは早くなる。
ってターンオフ時に、半導体基体ｌにライフタイムキラ
ーを添加しなくてもターンオフは早くなる。
第５図はターンオフ時間がチャネル幅Ｘａｈ、ｐｚによ
ってどのように変化するかを示したものである。
ってどのように変化するかを示したものである。
図中、Ｗｌは１／２・Ｘ ＊ ｈ 、ｐ冨、また、Ｗｌ
は第２ 図のｔ３に相当する。縦軸は第４図の測定回路
でのターンオフ時間である。実線はＷｌの値を４５μｍ
の一定値としてＷｌを変えた場合の特性、点線はＷｓ
＋Ｗｚを５０μｍの一定としてＷｌの値を変えた時の特
性である。いずれの特性でも、Ｗｌを大きくするとター
ンオフ時間が増大することを示している。従って、ター
ンオフ時間を短かくするためには、できるだけＷｌに小
さくする必要がある。図中のＷ１＝０のデータは、横方
向に不純物濃度勾配を持たない従来のＧＴＯのターンオ
フ時間を示し、具体的にｌ−１：１６μｓである。少な
くとも８μｓ以下とするには、ｗ、／Ｗ、は２倍以下に
する必要がある。
は第２ 図のｔ３に相当する。縦軸は第４図の測定回路
でのターンオフ時間である。実線はＷｌの値を４５μｍ
の一定値としてＷｌを変えた場合の特性、点線はＷｓ
＋Ｗｚを５０μｍの一定としてＷｌの値を変えた時の特
性である。いずれの特性でも、Ｗｌを大きくするとター
ンオフ時間が増大することを示している。従って、ター
ンオフ時間を短かくするためには、できるだけＷｌに小
さくする必要がある。図中のＷ１＝０のデータは、横方
向に不純物濃度勾配を持たない従来のＧＴＯのターンオ
フ時間を示し、具体的にｌ−１：１６μｓである。少な
くとも８μｓ以下とするには、ｗ、／Ｗ、は２倍以下に
する必要がある。
本発明では半導体基体１にライフタイムキラーを添加し
ていない。そのことによって、逆阻止状態では、ライフ
タイムキラー添加に起因するもれ電流は小さい。
ていない。そのことによって、逆阻止状態では、ライフ
タイムキラー添加に起因するもれ電流は小さい。
以上の様に、本発明によれば、ライフタイムキラーを添
加しなくても、従来より低いもれ電流で逆阻止愼能を有
し、高速動作が可能なＧＴＯが得られる。
加しなくても、従来より低いもれ電流で逆阻止愼能を有
し、高速動作が可能なＧＴＯが得られる。
次に本発明の実施例である試作ＧＴＯによる実測データ
を示す。
を示す。
第６図は試作ＧＴＯの一部縦断面を示す。
第１図と同一部分には同一符号を付けた。
第６図で１０．１１はｎベース層３に設けられたｎ型高
不割物濃度層、即ち、チャネルストツノく１２．１３は
チャネルストツノ＜１０．１１に設けた電極、１４は下
側主表面にも設けたシリコン酸化膜、１５はゲート電極
８のためのｐｆｊｌ高不純物濃度層、即ち、コンタクト
層である。
不割物濃度層、即ち、チャネルストツノく１２．１３は
チャネルストツノ＜１０．１１に設けた電極、１４は下
側主表面にも設けたシリコン酸化膜、１５はゲート電極
８のためのｐｆｊｌ高不純物濃度層、即ち、コンタクト
層である。
ｎエミツタ層２の最大深さく第２図のｌａ）を６０μｍ
ｓｐベース層４の深さく第２図のｔ６）を５６μｍ、ｎ
エミツタ層５０幅を３００μｍ１コンタクト層１５０幅
を２００μｍとし、また、ｐベース層４からチャネルス
トッパ１０までの上側主表面での間隔を３５０μｍとし
、ｎエミツタ層５の長さを５．５−とじたもの８本を７
．５■×６．２順のシリコン基体ＩＫ設けた。尚ｎベー
ス層３のキャリアライフタイムは４０μｓ程度であ広こ
のＧＴＯの定格実効電流は５０Ａである。
ｓｐベース層４の深さく第２図のｔ６）を５６μｍ、ｎ
エミツタ層５０幅を３００μｍ１コンタクト層１５０幅
を２００μｍとし、また、ｐベース層４からチャネルス
トッパ１０までの上側主表面での間隔を３５０μｍとし
、ｎエミツタ層５の長さを５．５−とじたもの８本を７
．５■×６．２順のシリコン基体ＩＫ設けた。尚ｎベー
ス層３のキャリアライフタイムは４０μｓ程度であ広こ
のＧＴＯの定格実効電流は５０Ａである。
各種のｎベース層３の厚さく第２図のＡｓ ）Ｗ、ＢＸ
ｎエミッタ層５の厚さＷａｎに対し、チャネル幅Ｘ＊ｈ
、ｐ児を変えるとアノード電流５０Ａの時のオン電圧Ｖ
ｔ、及びアノード電流２ＯＡをゲート電圧−１２Ｖでタ
ーンオフした時の蓄積時間（ターンオフ電流が流れ始め
てからアノード電流が減少し始めるまでの時間）ｔｌｌ
、とテール時間（アノード電流が減少し始めてからテー
ル電流が零になるまでの時間） ｔｓａ＋＋がどのよう
に変化するかを第７図に示した。
ｎエミッタ層５の厚さＷａｎに対し、チャネル幅Ｘ＊ｈ
、ｐ児を変えるとアノード電流５０Ａの時のオン電圧Ｖ
ｔ、及びアノード電流２ＯＡをゲート電圧−１２Ｖでタ
ーンオフした時の蓄積時間（ターンオフ電流が流れ始め
てからアノード電流が減少し始めるまでの時間）ｔｌｌ
、とテール時間（アノード電流が減少し始めてからテー
ル電流が零になるまでの時間） ｔｓａ＋＋がどのよう
に変化するかを第７図に示した。
ｎエミツタ層２が最大深さを持っている幅（ボロンゾロ
領域の幅） Ｘｐｗはチャネル幅Ｘａｈ−ｐｍが８６μ
ｍ、９０μｍのものでＸＦＰ＋ ＝ ２０ ａ ｍｚＸ
＊ｈ、ｐ岡が零のものと２００μｍのものは従来のＧＴ
Ｏで前者が逆阻止ＷＧＴＯ，後者がアノード側エミッタ
接合短絡型ＧＴＯである。
領域の幅） Ｘｐｗはチャネル幅Ｘａｈ−ｐｍが８６μ
ｍ、９０μｍのものでＸＦＰ＋ ＝ ２０ ａ ｍｚＸ
＊ｈ、ｐ岡が零のものと２００μｍのものは従来のＧＴ
Ｏで前者が逆阻止ＷＧＴＯ，後者がアノード側エミッタ
接合短絡型ＧＴＯである。
第７図によれば、本発明の試作ＧＴＯは従来の逆阻止型
ＧＴＯに較べて、テイル時間は著しく短縮されており、
’ベース層の厚さＶ ｅ ｒｒが小さくなるに従って、
テイル時間は短かくなる。また、オン電圧Ｖ？と蓄積時
間ｔａはほぼ同じである。尚、この本発明の試作ＧＴＯ
の順逆両阻止電圧は１２００Ｖで６９、接合温度１２５
Ｃでのもれ電流は０．４ｍＡで全添加型の従来のＧＴＯ
の１／１０以下であった。
ＧＴＯに較べて、テイル時間は著しく短縮されており、
’ベース層の厚さＶ ｅ ｒｒが小さくなるに従って、
テイル時間は短かくなる。また、オン電圧Ｖ？と蓄積時
間ｔａはほぼ同じである。尚、この本発明の試作ＧＴＯ
の順逆両阻止電圧は１２００Ｖで６９、接合温度１２５
Ｃでのもれ電流は０．４ｍＡで全添加型の従来のＧＴＯ
の１／１０以下であった。
以上の説明でｎエミツタ層２内にアノード電極６と平行
な方向で不純物濃度勾配を設けるためにボロン選択拡散
を用い、アノード側エミッタ接合ＪＲを波形としている
が、例えばイオンインプラ技術等によシ、アノード側エ
ミッタ接合Ｊ１は平担であるが、不純物濃度勾配を内蔵
するような形成方法を用いてもよく、その形成法は制限
されない。また、アノード側エミッタ接合Ｊ１を波形に
する場合でも、短冊状のｎエミツタ層の直下で、つても
さしつかえはなく、要は不純物濃度勾配が形成されて、
正孔の掃き出しが生ずる構成になっていれば良いのであ
る。
な方向で不純物濃度勾配を設けるためにボロン選択拡散
を用い、アノード側エミッタ接合ＪＲを波形としている
が、例えばイオンインプラ技術等によシ、アノード側エ
ミッタ接合Ｊ１は平担であるが、不純物濃度勾配を内蔵
するような形成方法を用いてもよく、その形成法は制限
されない。また、アノード側エミッタ接合Ｊ１を波形に
する場合でも、短冊状のｎエミツタ層の直下で、つても
さしつかえはなく、要は不純物濃度勾配が形成されて、
正孔の掃き出しが生ずる構成になっていれば良いのであ
る。
尚、不純物濃度勾配を設けるに際し、高速化のためｎエ
ミツタ層が薄く、かつ、不純物濃度が低くなると、ｎエ
ミツタ層でのパンチスルー電圧が低くなシ、ｐエミッタ
層自体で阻止できる逆電圧が低くなるから、チャネル部
でピンチオフを生ずるようアノード側エミッタ接合の傾
斜を急にする等の高い電圧を阻止できる手段も合せ用い
ると良い。
ミツタ層が薄く、かつ、不純物濃度が低くなると、ｎエ
ミツタ層でのパンチスルー電圧が低くなシ、ｐエミッタ
層自体で阻止できる逆電圧が低くなるから、チャネル部
でピンチオフを生ずるようアノード側エミッタ接合の傾
斜を急にする等の高い電圧を阻止できる手段も合せ用い
ると良い。
第８図は、ｎエミツタ層を形成する際の拡散工種前のボ
ロンのデポジション領域のパターン例の一部を示してい
る。図中、ノ・ツチングを付けて示した領域Ｄｓがボロ
ンのデポジション領域である。
ロンのデポジション領域のパターン例の一部を示してい
る。図中、ノ・ツチングを付けて示した領域Ｄｓがボロ
ンのデポジション領域である。
ｎエミツタ層の全面でデポジション領域Ｄｌの幅ＸＰ究
とチャネル幅Ｘ ＠ ｈ 、ｐ里がほぼ等しくなるよう
にして、ｐエミッタ層全面でキャリアの注入、掃き出し
が一様に生じるようになっている。また、周・辺をｎエ
ミツタ層で取り囲むようにすることによできる。
とチャネル幅Ｘ ＠ ｈ 、ｐ里がほぼ等しくなるよう
にして、ｐエミッタ層全面でキャリアの注入、掃き出し
が一様に生じるようになっている。また、周・辺をｎエ
ミツタ層で取り囲むようにすることによできる。
第９図は、第８図と同様、ボロンを円形同心状にデポジ
ションするパターン例の一部を示している。
ションするパターン例の一部を示している。
第１０図〜第１２図は、ｎエミツタ層を形成するための
リンのデポジションパターンＤｚとＩ）エミツタ層を形
成するためのボロンのデポジションパターンＤ１の関係
を示し、第１θ図は両パターンＤ、 、 Ｄ、が平行な
もの、第１１図と第１２１Ｍは両パターンＤＩ Ｉ Ｄ
ａが交叉している例を示す。
リンのデポジションパターンＤｚとＩ）エミツタ層を形
成するためのボロンのデポジションパターンＤ１の関係
を示し、第１θ図は両パターンＤ、 、 Ｄ、が平行な
もの、第１１図と第１２１Ｍは両パターンＤＩ Ｉ Ｄ
ａが交叉している例を示す。
これらの位置関係は、ｎエミツタ層全面でキャリアの注
入、掃き出しがほぼ一様に生ずるよう釦なっている。
入、掃き出しがほぼ一様に生ずるよう釦なっている。
ｎエミツタ層の配置に関して、円弧状配置、矢羽根状配
置、放射状配置、くシ形配置、背骨形配置と各種のもの
があるが、その配置には制限されない。
置、放射状配置、くシ形配置、背骨形配置と各種のもの
があるが、その配置には制限されない。
以上、ＧＴＯを例にとって説明したが、静電誘導型サイ
リスタにも適用できる。
リスタにも適用できる。
以上説明したように、本発明によれば、逆阻止機能を有
し、ライフタイムキラーを添加しなくても高速で動作し
、もれ電流の小さいゲートターンオフ機能を有する半導
体装置を得ることができる。
し、ライフタイムキラーを添加しなくても高速で動作し
、もれ電流の小さいゲートターンオフ機能を有する半導
体装置を得ることができる。
第１図は本発明の一実施例にあるＧＴＯを示しくａ）は
カソード側平面図、（ｂ）、 （Ｃ”）は（ａ）のＩ−
１，ＩＩ−■切断線に沿った縦断面図と横断面図、第２
図は本発明のモデル素子で第１図（Ｃ）の半分に相当す
る横断面図、第３図は第２図のモデル素子でのターンオ
フ状況を示す図、８４図は第２図のモデル素子でのキャ
リア掃き出し状況を示す図、第５図はターンオフ時間と
ｎエミツタ層の形状の関係を示す図、第６図は本発明に
なる試作ＧＴＯの部分的縦断面図、第７図は第６図め試
作ＧＴＯの特性結果を示す図、第８図、第９図はｎエミ
ツタ層を形成するためのボロンのデポジションパターン
例の一部を示す図、第１θ図〜第１２図は、それぞれｎ
エミツタ層、ｎエミツタ層を形成するためのボロン、リ
ンのデポジションパターン例の一部を示す図である。 １・・・半導体基体、２・・・ｎエミツタ層、３・・・
ｎペース層、４・・・ｐベース層、５・・・ｎエミツタ
層、６・・・アノード電極、７・・・カソード電極、８
・・・ゲート電極、Ｊｌ・・・アノード側エミッタ接合
、Ｊ２・・・中央接合、Ｊ３・・・カンード側エミッタ
接合。 拓 １ 国 （久） Ｑ −〉Ｌ ０ ５
ｔ。 七（μＳ） 第 ｋ図 ｏ ５゜ｎエミ
・ソ７ノ台中火ＪＩ下刃＼ら４丘貢１（λス剣、）拓
５ 図 ｘｃＦＬ、ＰＥ（μｍ’ 一拓８図 条 ’？ｌＸＩ 斎 ｔｏ図 不１１図
カソード側平面図、（ｂ）、 （Ｃ”）は（ａ）のＩ−
１，ＩＩ−■切断線に沿った縦断面図と横断面図、第２
図は本発明のモデル素子で第１図（Ｃ）の半分に相当す
る横断面図、第３図は第２図のモデル素子でのターンオ
フ状況を示す図、８４図は第２図のモデル素子でのキャ
リア掃き出し状況を示す図、第５図はターンオフ時間と
ｎエミツタ層の形状の関係を示す図、第６図は本発明に
なる試作ＧＴＯの部分的縦断面図、第７図は第６図め試
作ＧＴＯの特性結果を示す図、第８図、第９図はｎエミ
ツタ層を形成するためのボロンのデポジションパターン
例の一部を示す図、第１θ図〜第１２図は、それぞれｎ
エミツタ層、ｎエミツタ層を形成するためのボロン、リ
ンのデポジションパターン例の一部を示す図である。 １・・・半導体基体、２・・・ｎエミツタ層、３・・・
ｎペース層、４・・・ｐベース層、５・・・ｎエミツタ
層、６・・・アノード電極、７・・・カソード電極、８
・・・ゲート電極、Ｊｌ・・・アノード側エミッタ接合
、Ｊ２・・・中央接合、Ｊ３・・・カンード側エミッタ
接合。 拓 １ 国 （久） Ｑ −〉Ｌ ０ ５
ｔ。 七（μＳ） 第 ｋ図 ｏ ５゜ｎエミ
・ソ７ノ台中火ＪＩ下刃＼ら４丘貢１（λス剣、）拓
５ 図 ｘｃＦＬ、ＰＥ（μｍ’ 一拓８図 条 ’？ｌＸＩ 斎 ｔｏ図 不１１図
Claims (1)
- 【特許請求の範囲】 １、半導体基体が、一対の主表面間のある領域で導電型
が順次異なる４個の半導体層を有し、一方の最外層はそ
の隣接層に取り囲まれており、両層は、一方の主表面に
露出し、上記一方の最外層にはカソード電極、上記隣接
層には上記一方の最外層に近接してゲート電極そして他
方の主表面では他方の最外層にアノード電極が低抵抗接
触されている半導体装置において、他方の最外層は主動
作領域でアノード電極と平行な方向において不純物濃度
勾配を有することを特徴とする半導体装置。 ２、上記特許請求の範囲第１項において、他方の最外層
は、最も不純物濃度の低い部分では上記アノード電極と
平行な方向で不純物濃度が平面的に連続していないこと
を特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21568984A JPS6194363A (ja) | 1984-10-15 | 1984-10-15 | 半導体装置 |
| EP85112805A EP0178582A3 (en) | 1984-10-15 | 1985-10-09 | Reverse blocking type semiconductor device |
| US06/787,116 US4713679A (en) | 1984-10-15 | 1985-10-15 | Reverse blocking type semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21568984A JPS6194363A (ja) | 1984-10-15 | 1984-10-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6194363A true JPS6194363A (ja) | 1986-05-13 |
Family
ID=16676523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21568984A Pending JPS6194363A (ja) | 1984-10-15 | 1984-10-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6194363A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013149956A (ja) * | 2011-12-22 | 2013-08-01 | Ngk Insulators Ltd | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5651863A (en) * | 1979-10-03 | 1981-05-09 | Toshiba Corp | Gate turn-off thyrister |
-
1984
- 1984-10-15 JP JP21568984A patent/JPS6194363A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5651863A (en) * | 1979-10-03 | 1981-05-09 | Toshiba Corp | Gate turn-off thyrister |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013149956A (ja) * | 2011-12-22 | 2013-08-01 | Ngk Insulators Ltd | 半導体装置 |
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