JPS61218171A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は高速動作を行い、かつ高電圧に耐え得る半導体
装置に関する。

〔発明の背景〕

半導体基体中での正孔、電子の再結合を早め、高速動作
を行わせる手法として、半導体基体中に金等のライフタ
イムキラーを添加することが特公昭３６−７８２８号公
報で紹介された。しかしながら、ライフタイムキラーを
添加すると漏洩電流、特に高温下で漏洩電流が増加し、
高耐圧が確保できない問題があった。

ゲートターンオフサイリスタ等、特定のものでは、特開
昭５７−１７８３６９号公報に示されるように。

ｐｎ接合構造を改良して、高速化しているものもあるが
、やはり高耐圧化が達成されていない。

また、各種の半導体装置に適用できる技術は今まで紹介
されていなかった。

〔発明の目的〕

本発明の目的は、高耐圧でかつ高速動作が可能な半導体
装置を提供するにある。

〔発明の概要〕

本発明の特徴とするところは、ｐｎ接合を形成する２層
に主動作領域で半導体基体の主表面と平行な方向で不純
物濃度勾配を与え、ｐｎ層の上記主表面と平行な部分を
不純物濃度勾配が与えられた２層部分より狭くしたこと
にある。

〔発明の実施例〕

第１図は本発明をゲートターンオフサイリスタ（以下Ｇ
ＴＯと略記）に適用した一実施例を示し。

（ａ）はカソード側平面、（ｂ）は（ａ）のＩ−Ｉ切断
線に沿った縦断面、（Ｃ）は（ａ）の■−■切断線に沿
った横断面である。

１はシリコン基体で、相互に導電型が異なる４枚の半導
体層、即ち、下側主表面から上側主表面に向って順にｐ
エミッタ層２．ｎベース層３．Ｐベース層４そしてｎエ
ミツタ層５を有している。

ｎエミツタ層５は短冊状に分割され、ｐベース層４で取
囲まれている。ｐエミッタ層２にはアノード電極６、ｐ
ベース層４にはｎエミツタ層５をほぼ取囲むようにゲー
ト電極８．そして、ｎエミツタ層５にはカソード電極７
が低抵抗接触されている。９は上側主表面に設けられた
シリコン酸化膜で中央接合Ｊ２、カソード側エミッタ接
合Ｊ、の表面安定化膜である。第１図（ａ）ではこのシ
リコン酸化膜は省略されている。カソード電極７の一部
７ａはシリコン酸化膜９上にあって、指状部７ｂを橋絡
している。ｐエミッタ層２はｎエミツタ層５の幅方向中
央直下で厚さが最も薄くなっている。

第２図は第１図（ｃ）の右側半分の構造を示しており、
計算により設計したモデルＧＴＯの寸法および半導体基
体１内、特に、ｐエミッタ層２、ｐベース層４における
不純物濃度分布を示している。

モデルＧＴＯの半分の＄１　ｎ　１　は５０μｍ、ｎエ
ミツタ層５の半分の幅ａ３は１０μｍ、ｐエミッタ層２
を選択拡散で形成する時のボロンのデポジション領域の
幅Ｑ、は５μｍ、それによってできるｐエミッタ層２の
最大深さａ４は６０μｍ、ｐベース層４の拡散深さＱ、
は６０μｍ、ｎベース層３の最小厚さａ、は２８０μｍ
である。

ｐエミッタ層２、ｐベース層４の表面最大不純物濃度を
７　Ｘ　Ｉ　Ｏ”ａｔｏｍｓ　／ｊとし、ボロンノ横方
向拡散は縦方向拡散の８０％まで生ずるものとした。又
、ボロンをデポジションしない幅をチャネル幅Ｘ　ｍ　
ｈ　、ｒ　＊　とすれば１　／　２　・Ｘ、ｂ−ｖ−は
４５μｍである０図中の点線はｐエミッタ層２．Ｐベー
ス層４中での不純物濃度分布を示し目安となる数字の単
位はａｔｏｍｓ　／ｒｙｌである。

ｎベース層３の不純物濃度は３　Ｘ　１０”ａｔｏｍｓ
／ｄであり、またそのライフタイムは４０μｓである。

不純物濃度がＮ　（ｘｔ　ｙ）である点（ｘ＋ｙ）での
ライフタイムはτ　ＣＫｅ　ｙ）＝（３ｘｌＱ”／Ｎ　
（ｘｔ　ｙ）　）１１．４ｘ４０　μｓとした。

アノード側エミッタ接合Ｊ１は連続しており。

アノード電極６で短絡されていないから、アノード電極
６に対し、カソード電極７が正電位となる逆電圧が印加
された状態では、充分、電圧を担持し、逆阻止機能を持
つ。

ターンオン動作は、従来のＧＴＯと同様、順阻止状態、
即ち、カソード電極７に対しアノード電極６に正電位と
なる電圧が加わっている状態で。

ゲート電極８にカソード電極７に対し正電位となる電圧
を加えて、ターンオンされる。

導通（オン）状態では、第２図に示すように、ｐエミッ
タ層２内でアノード電極と平行な方向で不純物濃度勾配
があるから、キャリア（正孔、電子）は不純物濃度の低
い方向に拡散により流れ、アノード電極６に至る。即ち
、オン状態でも、正孔の一部はアノード電極６に掃き出
されている。

ターンオフは第３図に測定回路を示すように、カソード
電極７に対しゲート電極８が負となる電位の電圧をター
ンオフ信号として加え、ゲート電極８からもキャリアを
引き抜くことによって行われる。

第３図はターンオフ特性のチャネル幅ｘ、１、□依存性
を示している。

第３図での結果は第２図に示すモデル素子を用いたもの
であるｍ　Ｘ、、、、、＝０μｍは従来のＧＴＯ。

Ｘ。２．□＝８０．９０μｍのものは本発明になるＧＴ
Ｏの特性である。

第３図では、オン電圧Ｖ？を０．１〜０．２ｖ程度高く
するだけで、ライフタイムキラーを添加しなくてもアノ
ード電流ｉ、の減衰を従来のＧＴＯに較べて１７３〜１
１５に早くでき、ターンオフが早くなり、高速動作が可
能なことを示している。

そこで、ターンオフ動作が早くなる理由について具体的
に説明する。

第４図は、上記寸法、不純物濃度を持つモデル素子での
キャリアの掃き出し状況を示している。

図中、横軸は第２図の左端位置、即ち、ｎエミツタ層５
の中心を零とし、アノード電極６と平行な横方向の位置
、縦軸は、その各位置でアノード電極６へ拡散により掃
き出されている正孔、電子を電流密度（Ａ／ｄ）で示し
ている。実線は電子の拡散電流１点線は正孔の拡散電流
を示す、また。

チャネルｓｆ　ｘ　−ｈ　、□が９０μｍの場合は本発
明になるモデル素子のもの、チャネル＊Ｘ、、、□が零
μｍの場合はアノード電極と平行な横方向で不純物濃度
勾配がなくアノード側エミッタ接合をアノード電極で短
絡しない従来のＧＴＯのものを指す。

この従来のＧＴＯでは、アノード側エミッタ接合が平坦
に作られ、不純物濃度はカソード側に向って低くなって
いるだけであるため、正孔の拡散電流はカソード側に向
って流れるだけである。従って、アノード電極へ向う正
孔の拡散電流はなく。

図中には示されていない。

同様な理由で、最低不純物濃度の部分がアノード電極と
平行な方向で平面的に連続していると、ここでは正孔の
掃き出しがなくなる。従って、不純物濃度が最小（最低
）となる部分では平面的に同一不純物濃度となる部分が
できるだけ小さく。

同一不純物濃度として連続していない非連続とすること
が良い。

第４図の結果は、ターンオフ動作開始後、アノード電流
１１がＩＯＡ／ｌｊとなる時点でのものであり１本発明
になるモデル素子では、最大約７Ａ／ｄの拡散電流がア
ノード電極６へ掃き出されていることが分る。尚、ｎエ
ミツタ層中央直下で正孔の拡散電流が減少しているのは
、不純物濃度が低く、正孔量も少ないためである。

以上の様に、ｐエミッタ層２内で７ノード電極６と平行
な方向で不純物濃度勾配があり、正孔。

電子がアノード電極へ多量に掃き出されていることによ
ってターンオフ時に、半導体基体１にライフタイムキラ
ーを添加しなくてもターンオフは早くなる。

第５図はターンオフ時間がチャネル幅Ｘ、２．□によっ
てどのように変化するかを示したものである。

図中、Ｗｌは１／２・Ｘｍｈ、ｐ＊　＊また、Ｗ、、は
第２図の９３に相当する。縦軸は第４図の測定回路でタ
ーンオフ時間である。実線はＷ、の値を４５μｍの一定
値としてＷ、を変えた場合の特性、点線はＷ１＋Ｗ、を
５０μｍの一定としてＷ、の値を変えた時の特性である
。いずれの特性でも。

Ｗ、を大きくするとターンオフ時間が増大することを示
している。従って、ターンオフ時間を短かくするために
は、できるだけＷ、を小さくする必要があり、ｗ　１＞
ｗｘとすると良い０図中のＷ１＝０のデータは、横方向
に不純物濃度勾配を持たない従来のＧＴＯのターンオフ
時間を示し、具体的には１６μｓである。少なくとも８
μＳ以下とするには、ｗ　ｘ　／　ｗ　ｘは２倍以下に
する必要がある。

本発明では半導体基体１にライフタイムキラーを添加し
ていない、そのことによって、逆阻止状態では、ライフ
タイムキラー添加に起因するもれ電流は小さい。

以上の様に、本発明によれば、ライフタイムキラーを添
加しなくても、従来より低いもれ電流で逆阻止機能を有
し、高速動作が可能なＧＴＯが得られる。

次に本発明の実施例である試作ＧＴＯによる実測データ
を示す。

第６図は試作ＧＴＯの一部縦断面を示す。

第１図と同一部分には同一符号を付けた。

第６図で１０．１１はｎベース層３に設けられたｎ型高
不制物濃度層、即ち、チャネルストッパ１２．１３はチ
ャネルストッパ１０．１１に設けた電極、１４は下側主
表面にも設けたシリコン酸化膜、１５はゲートを極８の
ためのｐ型窩不純物濃度層、即ち、コンタクト層である
。

ｐエミツタ層２の最大深さく第２図のＱ、）を６０μｍ
、ｎベース層４の深さく第２図のＱ、）を５６μｍ、ｎ
エミツタ層５の幅を３００μｍ。

コンタクト層１５の幅を２００μｍとし、また。

ｎベース層４からチャネルストッパ１０までの上側主表
面での間隔を３５０μｍとし、ｎエミツタ層５の長さを
５．５■としたものを８本を７．５■×６．２膳のシリ
コン基体１に設けた。尚ｎベース層３のキャリアライフ
タイムは４０μｓ程度であり、このＧＴＯの定格実効電
流は５０Ａである。

各種のｎベース層３の厚さく第２図のｊｌｓ　）Ｗｏ、
ｎエミツタ層５の厚さＷ□に対し、チャネル幅Ｘ、、、
、、を変えるとアノード電流５０Ａの時のオン電圧ｖ１
．及びアノード電流２０Ａをゲート電圧−１２Ｖでター
ンオフした時の蓄積時間（ターンオフ電流が流れ始めて
からアノード電流が減少し始めるまでの時間）ｔ、、と
テール時間（アノード電流が減少し始めてからテール電
流が零になるまでの時間）　ｔｔａｔａがどのように変
化するかを第７図に示した。

ｐエミツタ層２が最大深さを持っている帽（ボロジデロ
領域の幅）又□はチャネル幅Ｘ　＊　ｋ　−？　ｌが８
６μｍ、９０ｕｍのものでｘ、、＝　２　Ｑ　ｐ　ｍ。

Ｘ＠に、□が零のものと２００μｍのものは従来のＧＴ
Ｏで前者が逆阻止型ＧＴＯ，後者が７ノ一ド側エミツタ
接合短絡型ＧＴＯである。

第７図によれば１本発明の試作ＧＴＯは従来の逆阻止型
ＧＴＯに較べて、ティル時間は著しく短縮されており、
ｎベース層の厚さｖｌ、が小さくなるに従って、テイル
時間は短かくなる。また、オン電圧ＶＷと蓄積時間ｔ、
はほぼ同じである。尚。

この本発明の試作ＧＴＯの順逆両阻止電圧は１２００Ｖ
であり、接合温度１２５℃でのもれ電流は０．４ｍＡで
全添加型の従来のＧＴＯの１／１ｏ以下であった。

以上の説明でｐエミッタ層２内にアノード電極６と平行
な方向で不純物濃度勾配を設けるためにボロン選択拡散
を用い、アノード側エミッタ接合Ｊ、を波形としている
が１例えばイオンインプラ技術等により、アノード側エ
ミッタ接合Ｊ工は平坦であるが、不純物濃度勾配を内蔵
するような形成方法を用いてもよく、その形成法は制限
されない。また、アノード側エミッタ接合Ｊ１を波形に
する場合でも、短冊状のｎエミツタ層の直下で。

半球状のものを多数縦横にならべたような形であっても
さしつかえはなく、要は、主動作領域で不純物濃度勾配
が形成されて、正孔の掃き出しが生ずる構成になってい
れば良いのである。

尚、不純物濃度勾配を設けるに際し、高速化のためｐエ
ミツタ層が薄く、かつ、不純物濃度が低くなると、Ｐエ
ミッタ層でのバンチスルー電圧が低くなり、ｐエミッタ
層自体で阻止できる逆電圧が低くなるから、チャネル部
でピンチオフを生ずるようアノード側エミッタ接合の傾
斜を急にする等の高い電圧を阻止できる手段も合せ用い
ると良い。

第８図は、ｐエミツタ層を形成する際の拡散工程前のボ
ロンのデポジション領域のパターン例の一部を示してい
る０図中、ハツチングを付けて示した領域Ｄ１　がボロ
ンのデポジション領域である。

ｐエミツタ層の全面でデポジション領域Ｄ１の幅Ｘ□と
チャネル幅Ｘｅｋ、Ｆ１がほぼ一定でかつＸ。

（Ｘ　＠　ｂ　−Ｐ　＊　を満足するようにして、ｐエ
ミッタ層全面でキャリアの注入、掃き出しが一様に生じ
るようになっている。また１周辺をｐエミツタ層で取り
囲むようにすることにより、半導体基体へのアノード側
エミツタ層の露出端部での耐圧を一様にし、高耐圧化を
図ることができる。

第９図は、第８図と同様、ボロンを円形同心状にデポジ
ションするパターン例の一部を示している。

第１０図〜第１２図は、ｎエミツタ層を形成するための
リンのデポジションパターンＤ２とｐエミツタ層を形成
するためのボロンのデポジションパターンＤ１の関係を
示し、第１０図は両パターンＤ１．Ｄ、が平行なもの、
第１１図と第１２図は両パターンＤ１．　Ｄ、が交叉し
ている例を示す、これらの位置関係は、ｐエミッタ層全
面でキャリアの注入、掃き出しがほぼ一様に生ずるよう
になつている。

ｎエミツタ層の配置に関して１円弧状配置、矢羽根状配
置、放射状配置、くシ形配置、背骨形配置と各種のもの
があるが、その配置には制限されない。

以上、ＧＴＯを例にとって説明したが１本発明はｐエミ
ツタ層からアノード電極へキャリアを速く掃き出すこと
ができる新規なｐエミッタ層構造に関する発明であり、
ｐエミツタ層を必要とする他の全ての半導体装置例えば
ダイオード、サイリスタ、静電誘導型サイリスタ及びＭ
ＯＳＦＥＴにｐエミッタを付加した導導度変調型ＭＯ８
ＦＥＴ　（ＣＯＭＦＥＴ）等にも適用できる。

〔発明の効果） 以上説明したように、本発明によれば、逆阻止ライフタ
イムキラーを添加しなくても高速で動作し、もれ電流が
小さく高耐圧の半導体装置を得ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例にあるＧＴＯを示しくａ）は
カソード側平面図、（ｂ）、（ｃ）は（ａ）の！−Ｉ、
ｎ−ｎ切断線に沿った縦断面図と横断面図、第２図は本
発明のモデル素子で第１図（ｃ）の半分に相当する横断
面図、第３図は第２図のモデル素子でのターンオフ状況
を示す図、第４図は第２図のモデル素子でのキャリア掃
き出し状況を示す図。 第５１！ｒはターンオフ時間とｐエミツタ層の形状の関
係を示す図、第６図は本発明になる試作ＧＴＯの部分的
縦断面図、第７図は第６図の試作ＧＴＯの特性結果を示
す図、第８＠、第９図はｐエミツタ層を形成するため□
のボロンのデポジションパターン例の一部を示す図、第
１０図〜第１２図は。 それぞれｐエミツタ層、ｎエミツタ層を形成するための
ボロン、リンのデポジションパターン例の一部を示す図
である。 １・・・半導体基体、２・・・ｐエミツタ層、３・・・
ｎペース層、４・・・ｐベース層、５・・・ｎエミッタ
層、６・・・７ノード電極、７・・・カソード電極、８
・・・ゲート電極、Ｊｌ・・・７ノード側エミッタ接合
、Ｊ３・・・中央接合、Ｊ３・・・カソード側エミッタ
接合。

Claims (1)

1. 【特許請求の範囲】 １、半導体基体が少くとも１個のｐｎ接合を備えた半導
   体装置において、ｐ層は主動作領域で半導体基体の主表
   面と平行な方向で不純物濃度勾配を有しており、ｐ層の
   上記主表面と平行な方向で、不純物濃度勾配を有しない
   部分は上記不純物濃度勾配を有しているｐ層部分より狭
   いことを特徴とする半導体装置。 ２、半導体基体が少くとも１個のｐｎ接合を備えた半導
   体装置において、ｐ層は主動作領域で半導体基体の主表
   面と平行な方向で不純物濃度勾配を有する部分と有しな
   い部分からなり、上記両部分の幅が主動作領域のほぼ全
   面で各々ほぼ一定であることを特徴とする特許請求の範
   囲第１項記載の半導体装置。