JPS5837963A - 埋込ゲ−ト型ゲ−トタ−ンオフサイリスタ - Google Patents
埋込ゲ−ト型ゲ−トタ−ンオフサイリスタInfo
- Publication number
- JPS5837963A JPS5837963A JP13664381A JP13664381A JPS5837963A JP S5837963 A JPS5837963 A JP S5837963A JP 13664381 A JP13664381 A JP 13664381A JP 13664381 A JP13664381 A JP 13664381A JP S5837963 A JPS5837963 A JP S5837963A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- gate
- buried gate
- electrode
- turn
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000012535 impurity Substances 0.000 claims description 3
- 229910052698 phosphorus Inorganic materials 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は埋込ゲート型ターンオフ（ＧＴＯ）サイリスタ
に関し、特に埋込ゲート層のパターンに関する。
に関し、特に埋込ゲート層のパターンに関する。
ＧＴＯサイリスタは、ゲートとカソード関に逆バイアス
電圧を印加することにより主電流（負荷電ｆｌ）をしゃ
断する自己消弧機能を有する。このターンオフ時には逆
バイアス電圧によりＰベース領域のキャリアが引き出さ
れ、その結果、電流による電圧降下を生じるため有効な
逆バイアス電圧はその電源電圧よりも小さくなってター
ンオフ１濤に比較的高い電圧源を特徴とする特をこＰベ
ース領域に高濃度不純物の雑種状や格子状の埋込ゲート
層（Ｐｔ＋）を設ける埋込ゲート型ＧＴＯサイリスタで
は上述の電圧降下が著しく、可制衡電流を向上させるの
を難しくする。
電圧を印加することにより主電流（負荷電ｆｌ）をしゃ
断する自己消弧機能を有する。このターンオフ時には逆
バイアス電圧によりＰベース領域のキャリアが引き出さ
れ、その結果、電流による電圧降下を生じるため有効な
逆バイアス電圧はその電源電圧よりも小さくなってター
ンオフ１濤に比較的高い電圧源を特徴とする特をこＰベ
ース領域に高濃度不純物の雑種状や格子状の埋込ゲート
層（Ｐｔ＋）を設ける埋込ゲート型ＧＴＯサイリスタで
は上述の電圧降下が著しく、可制衡電流を向上させるの
を難しくする。
本発明の目的は、逆バイアス電圧の低減、換言すれば可
制御電流の向上を図ることができる埋込ゲート型ＧＴＯ
サイリスタを提供するにある。
制御電流の向上を図ることができる埋込ゲート型ＧＴＯ
サイリスタを提供するにある。
第１図は埋込ゲート型ＧＴＯサイリスタの断面構造図（
ａ）とそのＡ−Ａ’線に沿った平面図（ｂ）を示す。
ａ）とそのＡ−Ａ’線に沿った平面図（ｂ）を示す。
Ｎ型シリコン基板Ｎ１の両面にＰ型のアノード・エミッ
タ層ＰＩ＋カンード・ベース層Ｐ、を形成し、Ｐ。
タ層ＰＩ＋カンード・ベース層Ｐ、を形成し、Ｐ。
ベース層中に所定のパターンでＰ型の高濃度不純物層Ｐ
、を埋込形成し、このＰ、 層上にエピタキシャル成
長法によりＰ「層を形成し、さらに選択拡散によってカ
ソード・エミツタ層Ｎ、及びターンオフ専用電極Ｇ、に
オンゲート電流を阻止するためのＮ３層を形成する。
、を埋込形成し、このＰ、 層上にエピタキシャル成
長法によりＰ「層を形成し、さらに選択拡散によってカ
ソード・エミツタ層Ｎ、及びターンオフ専用電極Ｇ、に
オンゲート電流を阻止するためのＮ３層を形成する。
そして、アルξ蒸着化よりカソード電極に、ターンオン
用内側ゲート電極Ｇ、とターンオフ専用外側ゲート電極
Ｇ、とアノード電極Ａを形成する。８１０！は接合表面
を保護するための酸化膜である。
用内側ゲート電極Ｇ、とターンオフ専用外側ゲート電極
Ｇ、とアノード電極Ａを形成する。８１０！は接合表面
を保護するための酸化膜である。
埋込ゲート層Ｐ、のパターンは同図（ｂ）＃こ示すよう
に円環状カソード・エミツタ層Ｎ！及びＮ３層に対向す
るよう円環状に構成され、Ｎ３層に対向する部分は帯状
に全面に形成され、Ｎ１層に対向する部分は放射状に等
角度配列のスリット８部分を有して主電流路が形成され
る。
に円環状カソード・エミツタ層Ｎ！及びＮ３層に対向す
るよう円環状に構成され、Ｎ３層に対向する部分は帯状
に全面に形成され、Ｎ１層に対向する部分は放射状に等
角度配列のスリット８部分を有して主電流路が形成され
る。
この構成において、カソードにとゲーＭ）＋間に順方向
にオンゲート電流を流すことによりターンオンさせる。
にオンゲート電流を流すことによりターンオンさせる。
このとき、矢印エムで示す主電流は埋込ゲート層ｐ、＋
の形成されないスリット部Ｓを通ってアノ−トムからカ
ソードＫに流れる。次に。
の形成されないスリット部Ｓを通ってアノ−トムからカ
ソードＫに流れる。次に。
ゲート電極Ｇ、とカソード電極に間にカソード接合を逆
バイアスするようにオフゲート電圧を印加することによ
りターンオフさせる。このとさ、生電流工、は各スリッ
トからＰ１＋層力向へ矢印エム〆のように引き出され、
さらに矢印工Ａ＃のようにＮ３層直下位置の方向へ流れ
、カソードベース１１層を通って矢印工、＃のようにＮ
、層を順方向ｌこ流れてゲート電極Ｇ、に運してオフゲ
ート電流になる。
バイアスするようにオフゲート電圧を印加することによ
りターンオフさせる。このとさ、生電流工、は各スリッ
トからＰ１＋層力向へ矢印エム〆のように引き出され、
さらに矢印工Ａ＃のようにＮ３層直下位置の方向へ流れ
、カソードベース１１層を通って矢印工、＃のようにＮ
、層を順方向ｌこ流れてゲート電極Ｇ、に運してオフゲ
ート電流になる。
この埋込ゲート型ＧＴＯサイリスタにおいては。
ゲート電極Ｇ、とカソード電極Ｘ間に印加した電圧の大
部分は埋込ゲート層Ｐ、のうちのスリン）８で挾まれる
領域ＰＲ部分にかけられる。この抵抗は第２図を参照し
て説明する。
部分は埋込ゲート層Ｐ、のうちのスリン）８で挾まれる
領域ＰＲ部分にかけられる。この抵抗は第２図を参照し
て説明する。
第２図において、スリットＳは幅ｄ、長さａ。
素子中心からの最大径（外寸法） １） ＃ Ｐ；層に
設けるスリットｌｌｎとすると、スリットＳを流れてい
た主電流が一様に埋込ゲート層ｐｉ側へ流れるときの半
径ｒからｒ＋Δτ間の抵抗ΔＲは次の（１）式で表わす
ことができる。
設けるスリットｌｌｎとすると、スリットＳを流れてい
た主電流が一様に埋込ゲート層ｐｉ側へ流れるときの半
径ｒからｒ＋Δτ間の抵抗ΔＲは次の（１）式で表わす
ことができる。
但し、ＰＢは埋込ゲート層のシート抵抗である。
−力、半径ｒの埋込層を通って渡れる電流の大ささ工（
ｒ）は次の（２）式で表わすことができる。
ｒ）は次の（２）式で表わすことができる。
エム ｒ−ｂ＋ａ
Ｉ（ｒｌ＝−・□ ・・・・・・・・・（２）Ｇ
ｎａ 但し、Ｇは主電流エムとゲート電流工Ｇの比である。
ｎａ 但し、Ｇは主電流エムとゲート電流工Ｇの比である。
上１！ （１）と（２）式からｒ ＝ｂ −ａからｒ
＝ ｂまでの電圧降下Ｖは次の（３）式で表わされる。
＝ ｂまでの電圧降下Ｖは次の（３）式で表わされる。
従って、ＰＲ部分の等価抵抗Ｒ，ｑ１は下記（４）式と
なるＯ Ｒθｑ＋ ＝ ”（エム／Ｇ） また、主電流がスリット８の最小径（内寸法）位置ｒ
＝ ｂ −ａに集中してそこから埋込ゲート層に流れ込
む場合の等価抵抗Ｒ６１，は幾何学的な値と等しく次の
（５）式になる。
なるＯ Ｒθｑ＋ ＝ ”（エム／Ｇ） また、主電流がスリット８の最小径（内寸法）位置ｒ
＝ ｂ −ａに集中してそこから埋込ゲート層に流れ込
む場合の等価抵抗Ｒ６１，は幾何学的な値と等しく次の
（５）式になる。
Ｒｅｑｔ ＝！−１ＬＩｎ（”−””’ ） −”
・・・（５）２ｙｒ （ｂ−ａ−ｎＶ２π） また、主電流が流れるスリットｓの全面積はＡは Ａ ＝ ｎ Ｘ ＆ Ｘ ａ
・・ ” ・・−＜６）になる。
・・・（５）２ｙｒ （ｂ−ａ−ｎＶ２π） また、主電流が流れるスリットｓの全面積はＡは Ａ ＝ ｎ Ｘ ＆ Ｘ ａ
・・ ” ・・−＜６）になる。
これらのことから−ＰＢ 、ｂａ ｄｅムが一定の条件
下でスリット数ｎを変えた場合の等価抵抗Ｒ＠１ ｑ
１ ＊Ｒ１！１（Ｉｔは第３図に示すように変化し、＠
価抵抗を最小にするｎの値が存在することが判った。
下でスリット数ｎを変えた場合の等価抵抗Ｒ＠１ ｑ
１ ＊Ｒ１！１（Ｉｔは第３図に示すように変化し、＠
価抵抗を最小にするｎの値が存在することが判った。
そこで１１本発明ζこあっては１等価抵抗Ｒ８（ｌ Ｉ
” ”Ｑ ｔが最小又は最小に近い値になるようスリッ
トの個数、大きさを設計した構造とすることにより、オ
フゲート電源電圧を低くして可制御電流の大きい素子を
得る。
” ”Ｑ ｔが最小又は最小に近い値になるようスリッ
トの個数、大きさを設計した構造とすることにより、オ
フゲート電源電圧を低くして可制御電流の大きい素子を
得る。
具体的設計としては、定常許容電流からスリット日の全
面積ム及びカソード幅ｄを決めることでｎ＝Ａ／ａｄ＝
に／ａ なる定ｌ！ｌ！にとなる。
面積ム及びカソード幅ｄを決めることでｎ＝Ａ／ａｄ＝
に／ａ なる定ｌ！ｌ！にとなる。
従って、上１’ （４１、（５１式を用いて”（１＋
”ｅｑｔが最小又は最小に近い値になるようｎ又はａを
求めることでスリット寸法が求められる。
”ｅｑｔが最小又は最小に近い値になるようｎ又はａを
求めることでスリット寸法が求められる。
本発明に基づいた設計例として、ｍ込ゲート層Ｐ！ の
スリット幅＋１ ＝ ３００７Ｊｍ 、 ’ｂ ＝＝
１７．５ｕ 、 Ｐａ ：０６５Ω、ム＝ ３ ａｔ／
ｌ 、 ｎ ＝ １７０個としたとき、カソードとゲー
ト間に４０７の逆バイアスを印加することにより１００
ＯＡの主電流をしゃ断することがでさた。
スリット幅＋１ ＝ ３００７Ｊｍ 、 ’ｂ ＝＝
１７．５ｕ 、 Ｐａ ：０６５Ω、ム＝ ３ ａｔ／
ｌ 、 ｎ ＝ １７０個としたとき、カソードとゲー
ト間に４０７の逆バイアスを印加することにより１００
ＯＡの主電流をしゃ断することがでさた。
以上のとおり１本発明は埋込ゲート層に形成するスリッ
ト形状９個数を適当にすることで埋込ゲート層の掃引抵
抗を低減し、ターンオフゲート電圧低波又は回訓ａ電流
を大きくして確実なるターンオフを可能にする効果があ
る。
ト形状９個数を適当にすることで埋込ゲート層の掃引抵
抗を低減し、ターンオフゲート電圧低波又は回訓ａ電流
を大きくして確実なるターンオフを可能にする効果があ
る。
第１図は埋込ゲート型ＧＴＯサイリスタの構造図。
第２図は本発明を説明するための埋込ゲート層構成図、
第３図は本発明を説明するためのＰＲ部分等価抵抗特性
図である。 Ｐ！＋・・・埋込ゲート層、８・・・スリット、Ｇ、・
・・オン用ゲート電極、Ｇ、・・・オフ専用ゲート電極
。
第３図は本発明を説明するためのＰＲ部分等価抵抗特性
図である。 Ｐ！＋・・・埋込ゲート層、８・・・スリット、Ｇ、・
・・オン用ゲート電極、Ｇ、・・・オフ専用ゲート電極
。
Claims (1)
- Ｐ、 Ｎ、Ｐ、 Ｍ、層を有し該Ｐ、ベース層中に埋込
ゲート層として高１１１Ｆ不純物層（Ｐｉ’ ）を所定
のパターンでスリットを有して埋込形成した埋込ゲート
型ゲートターンオフサイリスタにおいて、埋込ゲート層
は素子中心から放射状番こ等間隔配置するＩＩ＠の短柵
状スリットを有するパターンとし、スリットノ全面積Ａ
とスリット＠ａとスリット外径すとシート抵抗Ｐ８とス
リット勧ｎ又はスリット長さａとによって決まる埋込ゲ
ート層の掃引抵抗Ｒ＠ｑ、 ＠Ｒ＠ｑ＊ が最小又は
最小に近い値になるよう該埋込ゲート層を構成したこと
を特徴とする埋込ゲート型ゲートターンオフサイリスタ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13664381A JPS5837963A (ja) | 1981-08-31 | 1981-08-31 | 埋込ゲ−ト型ゲ−トタ−ンオフサイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13664381A JPS5837963A (ja) | 1981-08-31 | 1981-08-31 | 埋込ゲ−ト型ゲ−トタ−ンオフサイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5837963A true JPS5837963A (ja) | 1983-03-05 |
| JPS6362908B2 JPS6362908B2 (ja) | 1988-12-05 |
Family
ID=15180106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13664381A Granted JPS5837963A (ja) | 1981-08-31 | 1981-08-31 | 埋込ゲ−ト型ゲ−トタ−ンオフサイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5837963A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS621271A (ja) * | 1985-06-26 | 1987-01-07 | Hitachi Ltd | ゲ−トタ−ンオフサイリスタ |
| JPH01103871A (ja) * | 1987-10-16 | 1989-04-20 | Meidensha Corp | 埋込ゲート型半導体制御素子 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5527641A (en) * | 1978-08-18 | 1980-02-27 | Meidensha Electric Mfg Co Ltd | Semiconductor control element |
| JPS5537296U (ja) * | 1978-09-02 | 1980-03-10 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS513384A (en) * | 1974-06-28 | 1976-01-12 | Yamato Shokaki Kk | Hatsuhoseinoshukueki |
-
1981
- 1981-08-31 JP JP13664381A patent/JPS5837963A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5527641A (en) * | 1978-08-18 | 1980-02-27 | Meidensha Electric Mfg Co Ltd | Semiconductor control element |
| JPS5537296U (ja) * | 1978-09-02 | 1980-03-10 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS621271A (ja) * | 1985-06-26 | 1987-01-07 | Hitachi Ltd | ゲ−トタ−ンオフサイリスタ |
| JPH01103871A (ja) * | 1987-10-16 | 1989-04-20 | Meidensha Corp | 埋込ゲート型半導体制御素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6362908B2 (ja) | 1988-12-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6278140B1 (en) | Insulated gate thyristor | |
| JPH0397268A (ja) | 電力用半導体装置 | |
| JPS6358376B2 (ja) | ||
| US5874751A (en) | Insulated gate thyristor | |
| JPS6011815B2 (ja) | サイリスタ | |
| US5637910A (en) | Multi-emitter or a multi-base transistor | |
| JPH0138381B2 (ja) | ||
| WO1999056323A1 (fr) | Dispositif semi-conducteur et son procede de fabrication | |
| JPS5837963A (ja) | 埋込ゲ−ト型ゲ−トタ−ンオフサイリスタ | |
| JP2018006648A (ja) | 半導体装置 | |
| US5459338A (en) | Gate turn-off thyristor and power convertor using the same | |
| US4646122A (en) | Semiconductor device with floating remote gate turn-off means | |
| US3906545A (en) | Thyristor structure | |
| EP0736909A2 (en) | Insulated gate thyristor | |
| JP7227999B2 (ja) | Ｒｃ－ｉｇｂｔ半導体装置 | |
| JP2630088B2 (ja) | ゲートターンオフサイリスタ | |
| JPS5934147Y2 (ja) | ゲ−トタ−ンオフサイリスタ | |
| JP7538961B2 (ja) | 双方向サイリスタデバイス | |
| JP7565828B2 (ja) | ＳｉＣ－ＭＯＳＦＥＴ | |
| JPH0488677A (ja) | 半導体素子 | |
| JPS59163867A (ja) | ゲ−トタ−ンオフサイリスタ | |
| JPH0551186B2 (ja) | ||
| JPH11145448A (ja) | 半導体装置 | |
| JPS61214471A (ja) | ゲ−ト制御半導体装置 | |
| JP2722918B2 (ja) | ゲートターンオフサイリスタ及びこれを用いた電力変換装置 |