JPS5934147Y2 - ゲ−トタ−ンオフサイリスタ - Google Patents

Description

【考案の詳細な説明】 この考案はゲートターンオフサイリスタの改良に関する
。

第１図、および第２図は一般的なゲートターンオフサイ
リスタ（以下ＧＴＯと称す）の構成説明図で、第１図は
分割カソード型ＧＴＯを、第２図はゲート埋込型ＧＴＯ
を示し、第３図はＧＴＯのゲートターンオフ時における
ゲート・カソード間の等何回路を示す。

第１図および゛第２図において、Ｋ、に、、に２はカソ
ード電極、Ｇ１．Ｇ２．Ｇ３はゲート電極、ＮＥはＮエ
ミツタ層、Ｐ８はＰベース層、Ｎ８はＮベース層、ＰＥ
はＰエミッタ層、Ａはアノード電極Ｐ＋＋は埋込ゲート
である。

なお、Ｗｌは第１図におけるゲート電極Ｇ１．Ｇ２およ
びＧ２．Ｇ３間の幅、ｗ２は第２図における埋込ゲート
Ｐ＋＋間の幅、ｔはＰベース層Ｐ８の厚さ、ｒｌは第３
図に示す単位長当りのゲート抵抗、ｇ、はＰベース層Ｐ
Ｂの比抵抗、厚さｔおよび幅Ｗ１．Ｗ２等で決定される
抵抗である。

ここで幅Ｗ１．Ｗ２は長さ方向に一定で、かつＰベース
層Ｐ８の厚みｔシート抵抗等のばらつきを無視するとｒ
１＝ｒ２・・・・・・＝ｒｎ、ｇ１＝ｇ２＝・・・・・
・＝ｇ、となる。

上記のような条件のとき第１図のＧＴＯの場合、ゲート
抵抗ｒ、はＰベース層ＰＢの金属電極のため極めて小さ
く、ｒ＜ｇ＋である。

このため、ターンオフ時に第３図の抵抗ｇ１９ｇ２・・
・・・・ｇｎを流れるゲート引出し電流は殆んど差がな
く流れる。

すなわち、導通領域の収縮が一様に行なわれる。

しがし、第２図のＧＴＯの場合、ゲート部分は拡散ある
いはエピタキシャル成長等で形成された高濃度のアクセ
プタ不純物を包含したシリコン層であるがら、第１図の
ＧＴＯの金属電極の場合のゲート抵抗ｒ。

に比較して２桁以上も大きくなり、ｒｌ＜ｇ＋の条件は
満たされなくなる。

このため、ターンオフ時には抵抗ｇ１・・・・・・ｇｎ
を流れるゲート引出し電流はゲート引出し電極（図示省
略）に近い部分はど大きくなって、導通領域の収縮が一
様に行なわれなく不均一になってしまう。

このような不具合がある第２図のＧＴＯにおいては、表
面の電極形状が第１図に示すものより簡単に製作できる
とともに動作上の信頼性も高く、かつＧＴＯのターンオ
フ時にゲート・カソード間に印加するオフ用の逆電圧値
をも高くできる等の利点がある。

この考案は上記の事情に鑑みてなされたもので、埋込形
ゲートの特徴を有しかつゲートしゃ断電流耐量の向上を
図るようにしたゲートターンオフサイリスタを提供する
ことを目的とする。

以下第４図ａ、ｌ）を参照してこの考案の一実施例を説
明する。

第４図ａ、ｌ）は大容量ＧＴＯに適用した例を示すもの
で、第１図および第２図と同一部分は同一符号を付して
示す。

第４図ａ、ｌ）において、中央部にはゲート引出し電極
Ｇを円形状に形成する。

Ｐ＋＋□〜Ｐ＋＋１□は埋込ゲート部で、この埋込ゲー
ト部ｐ＋＋□〜ｐ＋＋□２は前記ゲート引出し電極Ｇか
ら放射状にかつ放射方向に向って次第に低抵抗となるよ
うに所定の間隔を置いて形成される。

前記埋込ゲート部Ｐ＋＋□〜Ｐ＋１□２の各間の領域Ｌ
Ｐ１〜ＬＰ１２（負荷電流通路部で実質的なカソード、
・エミッタ領域になる）は等幅形状に形成される。

この第４図ａ、１）においては、ゲート引出し電極Ｇか
ら離れるに従って埋込ゲート部Ｐ＋１、〜Ｐ＋＋１□が
広くなる（低抵抗になる）ようにしたので、第３図に示
した等価回路のゲート抵抗ｒ１および抵抗ｇ１はそれぞ
れ次のようになる。

ｒｌ〉ｒ２〉・・・・・・〉ｒｎ９ｇ１〉ｇ２〉・・・
・・・ｇｎとなる。

このため、各抵抗ｇｌを流れるゲート引出し電流がほぼ
等しくなってターンオフ時の導通領域の収縮が一様に行
なわれるようになる。

従ってゲートしゃ断電流耐量の向上を図ることができる
。

なお、第４図ａ、ｌ）の形状によるＧＴＯは外径２０〜
３０φ程度のＳｌに適用するが、更に大径のＳ。

に対しては第４図ａに示した形状のパターンを外方に重
複させて連結し、その連結部を低抵抗層で連結させるよ
うに形成する。

次に第４図ａ、ｂの実施例を具体化して実験した結果を
述べる。

埋込ゲート部Ｐ＋＋のシート抵抗約１．５．０ （ボロ
ンの選択拡散による）、Ｐベース層ＰＢは２００ Ｑ（
ガリウムの拡散層） ＋ ２５ Ｑ −ｃｍの比抵抗で
厚さ１５μのエピタキシャル成長層からなり、この同一
の拡散プロファイルをもつウェハーで、上記実施例の構
成を持つＧＴＯと構成を持たないＧＴＯを比較すると３
０ＯＡをしゃ断するターンオフタイムが前者のＧＴＯの
方が短くなった。

これは導通領域の収縮が一様で行なわれているためであ
る。

第５図は長方形あるいは矩形ペレットに形成される比較
的小電流容量のＧＴＯに適用する実施例の拡大図で、Ｐ
＋＋１・・・・・ｐ＋＋ｏは埋込ゲート部、Ｇはゲート
引出し電極で゛ある。

以上述べたようにこの考案によれば、埋込形ゲートでか
つそのゲートを電極から離れる従って次第に低抵抗とな
るように形成したので、ゲートしゃ断電流耐量の向上を
図ることができるとともにターンオフ時の逆電圧値を高
めることができ、しかも動作上の信頼性も高く、製作も
簡単である等の種々の効果がある。

【図面の簡単な説明】

第１図および第２図は一般的なＧＴＯの異なる例を示す
構成説明図、第３図はＧＴＯのゲートターンオフ時にお
けるゲート・カソード間の等他回路図、第４図ａ、ｌ）
はこの考案の一実施例を示す平面図および断面図、第５
図はこの考案の他の実施例を示す要部拡大図である。 Ｇ・・・・・・ゲート引出し電極、ｐ＋＋□〜Ｐ＋１．
２・・・・・・埋込ゲート部、Ｋ・・・・・・カソード
電極、ＬＰ１〜ＬＰ１□・・・・・・負荷電流通路部、
ＰＢ・・・・・・Ｐベース層、ＮＢ・・・・・・Ｎベー
ス層、ＰＥ・・・・・・Ｐエミッタ層、ＮＥ・・・・・
・Ｎエミツタ層。

Claims (1)

【実用新案登録請求の範囲】
1. 埋込ゲート部をゲート引出し電極から離れるにしたがい
   次第に低抵抗となるように形成したゲートターンオフサ
   イリスク。