JPWO2013132766A1 - 半導体装置の製造方法 - Google Patents

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Abstract

シリコン基板１に熱酸化を施して、第１の領域と第２の領域とにそれぞれ第１のゲート酸化膜１１を形成する工程と、第１のゲート酸化膜１１上にＣＶＤ酸化膜１１を形成する工程と、ＣＶＤ酸化膜１１と第１のゲート酸化膜１１とを介して、第１の領域と第２の領域とにそれぞれフッ素（Ｆ）を注入する工程と、第２の領域の第１のゲート酸化膜１１上からＣＶＤ酸化膜１１を除去する工程と、第２の領域から第１のゲート酸化膜１１を除去する工程と、シリコン基板１に熱酸化を施して、第２の領域に第２のゲート酸化膜２１を形成する工程と、を含む。

Description

本発明は、半導体装置の製造方法に関する。
シリコン基板に形成したＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor；以下、ＭＯＳトランジスタという。）において、ゲート酸化膜／シリコン基板界面の状態は、ＭＯＳトランジスタの特性を左右するため重要である。ゲート酸化膜／シリコン基板界面にキャリアトラップが存在すると、それに起因して移動度の低下や１／ｆノイズ増大等の不具合が発生する。従って、できるだけキャリアトラップの少ないゲート酸化膜／シリコン基板界面を形成することが求められる。
キャリアトラップの代表的なものとして界面準位がある。界面準位とは、半導体の表面において禁制帯中に発生する準位であり、結晶原子の未結合手（即ち、ダングリングボンド）に起因して発生するものである。そのため、界面準位を低減するためには、ダングリングボンドを終端することが必要となる。
ダングリングボンドを終端する方法としては、結合手を１つしか持たない水素やフッ素などをダングリングボンドに結合させる方法が一般的である。特許文献１には、ゲート電極となるポリシリコン膜中にフッ素をイオン注入し、後の熱処理によって、フッ素をゲート酸化膜中と、ゲート酸化膜／シリコン基板界面とに導入する方法が記載されている。また、別の方法として、特許文献２には、ゲート酸化膜を形成する前にイオン注入によってシリコン基板中にフッ素を打ち込み、ゲート酸化膜を形成する時の熱処理によって、フッ素をゲート酸化膜／シリコン基板界面とゲート酸化膜中とに導入する方法が記載されている。
特開２００４−２８１６９２号公報 特開２０１０−２７８２３号公報
ところで、特許文献１の方法では、ゲート酸化膜の膜厚が５[ｎｍ]以下程度と薄い場合、ゲート電極（ポリシリコン膜）に注入されたフッ素が、ゲート電極に既に導入されているボロンなどの他の不純物を巻き込みながらゲート酸化膜中に拡散し、ゲート酸化膜から、ゲート酸化膜／シリコン基板界面へと拡散する。このため、ゲート電極中に存在するフッ素以外の元素も、シリコン基板側に染み出す現象が起こる。それによって、ＭＯＳトランジスタの閾値電圧の変動や閾値電圧のばらつき増大など、種々の不具合を生じる可能性がある。
また、特許文献２の方法では、シリコン基板にフッ素を打ち込むため、ゲート電極からの不純物の染み出しを防止することはできる。しかしながら、ゲート酸化膜の膜厚が異なる２種類のＭＯＳトランジスタにおいては、ゲート酸化膜／シリコン基板界面へ導入されるフッ素の量が２つのＭＯＳトランジスタ間で大きく異なってしまうという課題があった。この課題について、図８（ａ）〜図１２（ｂ）を参照しながら説明する。
図８（ａ）〜図１２（ｂ）は、従来例に係る半導体装置の製造方法を工程順に示す断面図と、この断面図の第１、第２の領域におけるフッ素の深さ方向の濃度プロファイルを示す図である。図８〜図１２の各図（ｂ）は、本発明者がシミュレーションを実際に行って得たデータであり、その横軸はシリコン基板の表面からの深さ[μｍ]を示し、その縦軸はフッ素濃度[ｃｍ−３］を示す。
図８（ａ）では、シリコン基板１０１にＳＴＩ（Shallow Trench Isolation）層１０３を形成して、第１のＭＯＳトランジスタが形成される領域（以下、第１の領域）と、第２のＭＯＳトランジスタが形成される領域（以下、第２の領域）とを素子分離する。次に、シリコン基板１０１中にフッ素（Ｆ）をイオン注入する。このイオン注入の条件は、例えば、注入エネルギーが３０ｋｅＶ程度、ドーズ量が５ｅ１４[ｃｍ−２]程度である。第１の領域と第２の領域とに対して、フッ素は同一の条件で同時に注入される。このため、図８（ｂ）に示すように、第１の領域と第２の領域との間で、フッ素の濃度プロファイルはほぼ同一の形となる。
次に、図９（ａ）に示すように、シリコン基板１０１の表面を熱酸化して、第１の領域と第２の領域とにそれぞれ第１のゲート酸化膜１１１を形成する。この時、シリコン基板１０１に注入されていたフッ素は、第１のゲート酸化膜１１１／シリコン基板１０１界面と、第１のゲート酸化膜１１１の膜中とに取り込まれる。図９（ｂ）に示すように、シリコン基板１０１中のフッ素は、第１の領域、第２の領域の各々において、第１のゲート酸化膜１１１中及び第１のゲート酸化膜１１１／シリコン基板１０１界面付近に偏析する。
次に、図１０（ａ）に示すように、第１の領域を覆い、第２の領域の上方を開口する形状のレジストパターン１１５をシリコン基板１０１上に形成する。そして、このレジストパターン１１５をマスクに用いて、第１のゲート酸化膜１１１をウェットエッチングする。これにより、第２の領域から第１のゲート酸化膜１１１が除去され、第２の領域の表面が露出した状態となる。第２の領域では、フッ素を取り込んでいた第１のゲート酸化膜１１１が除去されるため、図１０（ｂ）に示すように、シリコン基板１０１の表面付近におけるフッ素濃度は著しく低下する。
次に、図１１（ａ）に示すように、レジストパターンを除去する。図１０（ｂ）及び図１１（ｂ）を比較して分かるように、レジストパターンを除去しても、フッ素の濃度プロファイルは変化しない。そして、図１２（ａ）に示すように、シリコン基板１０１の表面を再び熱酸化して、第２の領域に第２のゲート酸化膜１２１を形成する。このとき、シリコン基板１０１中のフッ素は、第２のゲート酸化膜１２１／シリコン基板１０１界面と、第２のゲート酸化膜１２１中とに取り込まれる。その結果、図１２（ｂ）に示すように、第２の領域において、フッ素は第２のゲート酸化膜１２１中及び第２のゲート酸化膜１２１／シリコン基板１０１界面付近に偏析する。
ここで、図１２（ｂ）に示すように、従来例では、第１の領域の第１のゲート酸化膜１１１／シリコン基板１０１界面（以下、第１の界面）付近におけるフッ素濃度よりも、第２の領域の第２のゲート酸化膜１２１／シリコン基板１０１界面（以下、第２の界面）におけるフッ素濃度の方が低くなってしまう。その理由は、シリコン基板１０１に注入されたフッ素は、その多くが熱酸化の工程（図９（ａ）参照）で第１のゲート酸化膜１１１中に導入されるからである。このフッ素を多く含む第１のゲート酸化膜１１１は、後の工程（図１０（ａ）参照）で、第２の領域から除去されてしまう。
このため、第２の領域に第２のゲート酸化膜１２１を形成する時には、シリコン基板１０１に残留しているフッ素の量は既に少なくなっており、シリコン基板１０１から、第２の界面に拡散するフッ素の量は少ない。それゆえ、第２の界面付近におけるフッ素濃度は、第１の界面付近におけるフッ素濃度よりも低くなる。第２の界面におけるフッ素濃度が低いと、第２の界面のダングリングボンドを十分に終端できない可能性がある。
そこで、この発明はこのような事情に鑑みてなされたものであって、ゲート酸化膜の膜厚又は膜種が異なる２種類のＭＯＳトランジスタの各々において、ゲート電極からゲート酸化膜／半導体基板界面に不純物が導入されることを防ぐと共に、当該界面においてフッ素を高濃度に保つことを可能とした半導体装置の製造方法を提供することを目的とする。
上記課題を解決するために、本発明の一態様に係る半導体装置の製造方法は、半導体基板の第１の領域に第１のＭＯＳトランジスタを有し、前記半導体基板の第２の領域に第２のＭＯＳトランジスタを有する半導体装置の製造方法であって、前記半導体基板に熱酸化を施して、前記第１の領域と前記第２の領域とにそれぞれ第１のゲート酸化膜を形成する工程と、前記第１のゲート酸化膜上に保護膜を形成する工程と、前記保護膜と前記第１のゲート酸化膜とを介して、前記第１の領域と前記第２の領域とにそれぞれフッ素を注入する工程と、前記フッ素が注入された後で、前記第２の領域の前記第１のゲート酸化膜上から前記保護膜を除去する工程と、前記第２の領域から前記第１のゲート酸化膜を除去する工程と、前記第１の領域に前記第１のゲート酸化膜が残され、且つ前記第２の領域から前記第１のゲート酸化膜が除去された状態で、前記半導体基板に熱酸化を施して、前記第２の領域に前記第１のゲート酸化膜とは膜厚又は膜種が異なる第２のゲート酸化膜を形成する工程と、を含むことを特徴とする。
このような製造方法であれば、ゲート電極を介することなく、半導体基板にフッ素を直接注入する。このため、ゲート電極に含まれる不純物（即ち、ドナー元素或いはアクセプター元素）がフッ素と共にゲート酸化膜中を拡散して、ゲート酸化膜/半導体基板界面に導入されることを防ぐことができ、当該界面にフッ素のみを導入することが容易となる。これにより、ＭＯＳトランジスタの閾値電圧の変動等を防ぐことができる。
また、上記のフッ素を注入する工程は、第１のゲート酸化膜を形成する工程（図２（ａ）参照）と、第２のゲート酸化膜を形成する工程（図７（ａ）参照）との間で行う。これにより、半導体基板に注入されたフッ素は、第１のゲート酸化膜を形成する時の熱ではなく、第２のゲート酸化膜を形成する時の熱によって拡散する。このため、第１の領域の第１のゲート酸化膜／半導体基板界面（即ち、第１の界面）におけるフッ素濃度を高く保つと共に、第２の領域の第２のゲート酸化膜／半導体基板界面（即ち、第２の界面）におけるフッ素濃度も高く保つことができる。これにより、第１の界面と第２の界面の各々において、ダングリングボンドを十分に終端することができ、界面準位を低減することが可能となる。なお、本発明の「半導体基板」としては、例えば、後述するシリコン基板１が該当する。「保護膜」としては、例えば、後述するＣＶＤ酸化膜１３が該当する。
また、上記の半導体装置の製造方法において、前記第１のゲート酸化膜を形成した後に低圧ＣＶＤ法にてシリコン酸化膜を保護膜として形成する工程を含む。このような製造方法であれば、フッ素をイオン注入する際に発生する第１のゲート酸化膜のダメージを防ぐことができる。
また、上記の半導体装置の製造方法において、前記第２の領域から前記第１のゲート酸化膜を除去する工程と、前記第２の領域に前記第２のゲート酸化膜を形成する工程との間に、前記第１の領域の前記第１のゲート酸化膜上から前記保護膜を除去する工程、をさらに含むことを特徴とする。このような製造方法であれば、第２のゲート酸化膜を形成する時には、第１のゲート酸化膜上には保護膜は存在しない。
また、上記の半導体装置の製造方法において、前記半導体基板はシリコン基板であり、前記第１のゲート酸化膜を形成する工程では、前記第１のゲート酸化膜としてシリコン酸化膜を形成し、前記保護膜を形成する工程では、前記保護膜として、低圧ＣＶＤ法でシリコン酸化膜を形成することを特徴とする。このような製造方法であれば、第１のゲート酸化膜は熱酸化で形成されたシリコン酸化膜（即ち、熱酸化膜）であり、保護膜は低圧ＣＶＤ法で形成されたシリコン酸化膜（即ち、ＣＶＤ酸化膜）である。フッ化水素酸（即ち、フッ酸）よるエッチングレートは、熱酸化膜よりもＣＶＤ酸化膜の方が十分に大きい。このため、第１のゲート酸化膜に対して、保護膜を選択性高くエッチングして除去することができる。保護膜を除去する際に、第１の領域の第１のゲート酸化膜が膜減りすることを抑制することができる。
本発明の一態様によれば、ゲート酸化膜の膜厚又は膜種が異なる２種類のＭＯＳトランジスタの各々において、ゲート電極からゲート酸化膜／半導体基板界面に不純物が導入されることを防ぐと共に、当該界面においてフッ素を高濃度に保つことができる。
実施形態に係る半導体装置の製造方法を説明するための図（その１）。 実施形態に係る半導体装置の製造方法を説明するための図（その２）。 実施形態に係る半導体装置の製造方法を説明するための図（その３）。 実施形態に係る半導体装置の製造方法を説明するための図（その４）。 実施形態に係る半導体装置の製造方法を説明するための図（その５）。 実施形態に係る半導体装置の製造方法を説明するための図（その６）。 実施形態に係る半導体装置の製造方法を説明するための図（その７）。 従来例に係る半導体装置の製造方法を説明するための図（その１）。 従来例に係る半導体装置の製造方法を説明するための図（その２）。 従来例に係る半導体装置の製造方法を説明するための図（その３）。 従来例に係る半導体装置の製造方法を説明するための図（その４）。 従来例に係る半導体装置の製造方法を説明するための図（その５）。
以下、本発明による実施形態を、図面を用いて説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
（１）製造方法
図１（ａ）〜図７（ｂ）は、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図と、この断面図の第１、第２の領域におけるフッ素の深さ方向の濃度プロファイルを示す図である。図１〜図７の各図（ｂ）は、本発明者がシミュレーションを実際に行って得たデータであり、その横軸はシリコン基板１の表面からの深さ［μｍ］を示し、その縦軸はフッ素濃度［ｃｍ−３］を示す。
図１（ａ）では、まず始めに、シリコン基板１を容易する。シリコン基板１は、例えばベアウエーハである。次に、シリコン基板１にフィールド酸化膜３を形成して、第１のＭＯＳトランジスタが形成される領域（以下、第１の領域）と、第２のＭＯＳトランジスタが形成される領域（以下、第２の領域）とを素子分離する。この実施形態では、フィールド酸化膜３として、例えばＳＴＩ（Shallow Trench Isolation）層を形成する。或いは、図示しないが、フィールド酸化膜３としてＬＯＣＯＳ（local oxidation of silicon）層を形成してもよい。ＬＯＣＯＳ層は、ＬＯＣＯＳ法で形成されるシリコン酸化膜のことである。本実施形態において、フィールド酸化膜３は、素子分離層として機能するのであればその形態は問わない。
次に図示しないが、ウェル拡散層を形成するために、又はＭＯＳトランジスタの閾値電圧を調節するために、シリコン基板１に不純物を１回乃至複数回イオン注入する。目的に応じて、ドナー元素或いはアクセプター元素をシリコン基板１にイオン注入する。
次に、図２（ａ）に示すように、シリコン基板１の表面を熱酸化して、第１の領域と第２の領域とにそれぞれ第１のゲート酸化膜１１を形成する。第１のゲート酸化膜１１は例えばシリコン酸化膜であり、その膜厚は例えば７[ｎｍ]程度である。
次に、図３（ａ）に示すように、低圧ＣＶＤ（chemical vapor deposition）法により、シリコン基板１上にシリコン酸化膜を堆積する。ここで、低圧ＣＶＤ法の「低圧」とは、成膜処理を行う反応室内の圧力が低圧であることを意味する。低圧の範囲は、例えば１０〜１００［Ｐａ］である。低圧ＣＶＤ法で堆積されたシリコン酸化膜（以下、ＣＶＤ酸化膜）１３によって、第１の領域の第１のゲート酸化膜１１と、第２の領域の第１のゲート酸化膜１１はそれぞれ覆われる。ＣＶＤ酸化膜１３の厚さは、例えば５〜１５［ｎｍ］程度である。なお、図１（ｂ）、図２（ｂ）、図３（ｂ）に示すように、この実施形態では、シリコン基板１を用意してからＣＶＤ酸化膜１３を形成するまでの間、シリコン基板１にはフッ素を注入していない。
次に、図４（ａ）に示すように、ＣＶＤ酸化膜１３及び第１のゲート酸化膜１１を介して、シリコン基板１中にフッ素（Ｆ）をイオン注入する。このイオン注入の条件は、例えば、注入エネルギーが３０ｋｅＶ程度、ドーズ量が５ｅ１４[ｃｍ−２]程度である。これにより、図４（ｂ）に示すように、第１の領域と第２の領域とにそれぞれ、フッ素の濃度プロファイルが形成される。なお、この実施形態において、フッ素は、シリコン基板１の第１の領域と第２の領域とに同一の条件で同時に注入される。このため、フッ素の濃度プロファイルは、第１の領域と第２の領域との間でほぼ同一の形となる。
次に、図５（ａ）に示すように、第１の領域を覆い、第２の領域の上方を開口する形状のレジストパターン１５をＣＶＤ酸化膜１３上に形成する。そして、このレジストパターン１５をマスクに用いて、ＣＶＤ酸化膜１３と第１のゲート酸化膜１１とをウェットエッチングして除去する。このウェットエッチングは、例えばフッ酸などを用いて行う。これにより、第１の領域には第１のゲート酸化膜１１とＣＶＤ酸化膜１３とが残される一方で、第２の領域からはＣＶＤ酸化膜１３と第１のゲート酸化膜１１とが除去され、第２の領域の表面が露出した状態となる。
なお、図５（ａ）に示す工程では、第１のゲート酸化膜１１とレジストパターン１５との間にＣＶＤ酸化膜１３が介在している。このため、第１のゲート酸化膜１１が、レジストパターン１５に含まれている有機物で汚染されることを防ぐことができる。また、フッ素は、シリコン基板１中に注入されている。このため、図４（ｂ）及び図５（ｂ）を比較して分かるように、第２の領域から第１のゲート酸化膜１１を除去しても、フッ素の濃度プロファイルは変化しない。
次に、図６（ａ）に示すように、レジストパターンを除去する。そして、第１の領域の第１のゲート酸化膜１１上に残されていたＣＶＤ酸化膜をウェットエッチングして除去する。このウェットエッチングは、例えばフッ酸などを用いて行う。これにより、第１の領域では、第１のゲート酸化膜１１が露出した状態となる。
なお、第１のゲート酸化膜１１は熱酸化で形成されたシリコン酸化膜（即ち、熱酸化膜）である。フッ酸よるエッチングレートは、熱酸化膜よりもＣＶＤ酸化膜の方が大きい。このため、図６（ａ）に示す工程では、第１のゲート酸化膜１１に対して、ＣＶＤ酸化膜１３を選択性高くエッチングして除去することができる。これにより、第１のゲート酸化膜１１の膜減りすることを抑制することができる。なお、図５（ｂ）及び図６（ｂ）を比較して分かるように、第１の領域からＣＶＤ酸化膜１３を除去しても、フッ素の濃度プロファイルは変化しない。
次に、図７（ａ）に示すように、シリコン基板１の表面を再び熱酸化して、第２の領域に第２のゲート酸化膜２１を形成する。第２のゲート酸化膜２１は例えばシリコン酸化膜であり、その膜厚は例えば３[ｎｍ]程度である。ここで、本実施形態では、第２のゲート酸化膜２１を形成する際の熱により、第１の領域と第２の領域とに注入されていたフッ素が同時に拡散する。そして、第１の領域に注入されていたフッ素の一部が、第１のゲート酸化膜１１／シリコン基板１界面と、第１のゲート酸化膜１１中とに取り込まれる。また、第２の領域に注入されていたフッ素の一部が、第２のゲート酸化膜２１／シリコン基板１界面と、第２のゲート酸化膜２１中とに取り込まれる。
このように、第１の領域と第２の領域とにそれぞれ注入されていたフッ素は、第１のゲート酸化膜１１を形成する時の熱ではなく、第２のゲート酸化膜を形成する時の熱によって拡散する。このため、図７（ｂ）に示すように、第２のゲート酸化膜２１を形成した後も、第２のゲート酸化膜２１中のフッ素濃度を高く保つことができる。
また、この第２のゲート酸化膜２１を形成する時には、第１のゲート酸化膜１１上にはＣＶＤ酸化膜１３（図５（ａ）参照）は存在しない。
なお、第２のゲート酸化膜２１を形成する時には、第１のゲート酸化膜１１の表面が露出している。このため、例えば、第２のゲート酸化膜２１を形成する時の熱酸化の条件（例えば、温度、時間）等によっては、第１のゲート酸化膜１１／シリコン基板１界面で熱酸化が進行する場合もある。その場合は、図示しないが、第１のゲート酸化膜１１は厚膜化する。
次に、図示しないが、ゲート電極となるポリシリコン膜を、シリコン基板１の全面に堆積させる。ポリシリコン膜の膜厚は、例えば２５０[ｎｍ]程度である。以降は、一般的な半導体製造プロセスを用いて、ゲート電極の形成工程、ソース／ドレイン領域の形成工程、配線及び層間絶縁膜の形成工程を行う。これらの工程を経ることで、シリコン基板１の第１の領域に第１のゲート酸化膜１１を有する第１のＭＯＳトランジスタが完成すると共に、シリコン基板１の第２の領域に第２のゲート酸化膜２１を有する第２のＭＯＳトランジスタが完成する。
（２）実施形態の効果
本発明の実施形態によれば、ゲート電極を介することなく、シリコン基板１にフッ素を直接注入する。このため、ゲート電極に含まれる不純物（即ち、ドナー元素或いはアクセプター元素）が、フッ素と共にゲート酸化膜中を拡散して、ゲート酸化膜／シリコン基板界面に導入されることを防ぐことができる。ゲート酸化膜／シリコン基板界面に、フッ素のみを導入することが容易となる。これにより、第１、第２のＭＯＳトランジスタの閾値電圧の変動等を防ぐことができる。
また、上記のフッ素を注入する工程は、第１のゲート酸化膜１１を形成する工程（図２（ａ）参照）と、第２のゲート酸化膜２１を形成する工程（図７（ａ）参照）との間で行う。これにより、シリコン基板１に注入されたフッ素は、第１のゲート酸化膜１１を形成する時の熱ではなく、第２のゲート酸化膜２１を形成する時の熱によって拡散する。このため、第１の領域の第１のゲート酸化膜１１／シリコン基板１界面（即ち、第１の界面）におけるフッ素濃度を高く保つと共に、第２の領域の第２のゲート酸化膜２１／シリコン基板１界面（即ち、第２の界面）におけるフッ素濃度も高く保つことができる。これにより、第１の界面と第２の界面の各々において、ダングリングボンドを十分に終端することができ、界面準位を低減することが可能となる。
（３）その他
なお、上記の実施形態では、第１のゲート酸化膜１１と第２のゲート酸化膜２１とがそれぞれシリコン酸化膜（ＳｉＯ２）である場合について説明した。しかしながら、本発明において、第１のゲート酸化膜１１と第２のゲート酸化膜２１は、必ずしもシリコン酸化膜に限定されるものではない。第１のゲート酸化膜１１と第２のゲート酸化膜２１は、例えばシリコン酸化窒化膜（ＳｉＯＮ）であってもよい。また、第１のゲート酸化膜１１の膜種と第２のゲート酸化膜２１の膜種は、同一種類に限定されるものでもない。例えば、第１のゲート酸化膜１１はシリコン酸化膜であり、第２のゲート酸化膜２１はシリコン酸化窒化膜であってもよい。このような場合も、上記の実施形態と同様の効果を奏する。
本発明の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらすすべての実施形態をも含む。さらに、本発明の範囲は、請求項により画される発明の特徴の組み合わせに限定されるものではなく、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画され得る。
１ シリコン基板
３ フィールド酸化膜
１１ 第１のゲート酸化膜
１３ ＣＶＤ酸化膜
１５ レジストパターン
２１ 第２のゲート酸化膜

Claims (3)

  1. 半導体基板の第１の領域に第１のＭＯＳトランジスタを有し、前記半導体基板の第２の領域に第２のＭＯＳトランジスタを有する半導体装置の製造方法であって、
    前記半導体基板に熱酸化を施して、前記第１の領域と前記第２の領域とにそれぞれ第１のゲート酸化膜を形成する工程と、
    前記第１のゲート酸化膜上に保護膜を形成する工程と、
    前記保護膜と前記第１のゲート酸化膜とを介して、前記第１の領域と前記第２の領域とにそれぞれフッ素を注入する工程と、
    前記フッ素が注入された後で、前記第２の領域の前記第１のゲート酸化膜上から前記保護膜を除去する工程と、
    前記第２の領域から前記第１のゲート酸化膜を除去する工程と、
    前記第１の領域に前記第１のゲート酸化膜が残され、且つ前記第２の領域から前記第１のゲート酸化膜が除去された状態で、前記半導体基板に熱酸化を施して、前記第２の領域に前記第１のゲート酸化膜とは膜厚又は膜種が異なる第２のゲート酸化膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
  2. 前記第２の領域から前記第１のゲート酸化膜を除去する工程と、前記第２の領域に前記第２のゲート酸化膜を形成する工程との間に、
    前記第１の領域の前記第１のゲート酸化膜上から前記保護膜を除去する工程、をさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記半導体基板はシリコン基板であり、
    前記第１のゲート酸化膜を形成する工程では、前記第１のゲート酸化膜としてシリコン酸化膜を形成し、
    前記保護膜を形成する工程では、前記保護膜として、低圧ＣＶＤ法でシリコン酸化膜を形成することを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
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