JP2006173439A

JP2006173439A - Ｍｏｓ型半導体装置の製法

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Publication number: JP2006173439A
Application number: JP2004365664A
Authority: JP
Inventors: Takayuki Kamiya; 孝行神谷
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2004-12-17
Filing date: 2004-12-17
Publication date: 2006-06-29
Anticipated expiration: 2024-12-17
Also published as: JP4462029B2

Abstract

【課題】低ノイズで特性変動の少ないＭＯＳ型半導体装置の製法を提供する。
【解決手段】シリコン基板１０の一方の主面には、ゲート絶縁膜１４、ゲート電極層１６、ソース領域２４及びドレイン領域２６を有するＭＯＳ型トランジスタを形成した後、このトランジスタを覆って層間絶縁膜２８を形成する。ホトリソグラフィ及びドライエッチング処理によりソース領域２４及びドレイン領域２６にそれぞれ対応する接続孔３２及び３４を絶縁膜２８に形成した後、接続孔３２及び３４をそれぞれ介してソース領域２４及びドレイン領域２６にフッ素イオンＦ^＋を注入する。この後、ソース領域２４及びドレイン領域２６中のフッ素を熱処理により電極層１６の下方で絶縁膜１４と基板１０との界面に拡散させてシリコンのダングリングボンドをフッ素原子で終端させる。
【選択図】図４

Description

この発明は、ＭＯＳ型トランジスタを有するＭＯＳ型ＩＣ（集積回路）等のＭＯＳ型半導体装置の製法に関し、特にゲート絶縁膜とシリコン基板との界面において界面準位をフッ素原子により不活性化する方法に関するものである。

一般に、ＭＯＳ型トランジスタにおいて、ゲート酸化膜直下のシリコン基板表面には、Ｓｉ−Ｓｉ又はＳｉ−Ｏのいずれの結合も形成されていない未結合のシリコン結合手がいわゆるダングリングボンドとして存在する。ダングリングボンドは、電荷のトラッピングと再放出とを行なう界面準位として振舞うため、ＭＯＳ型トランジスタではスレッショルド電圧の変動や電流ノイズの発生を招く原因となっており、存在しない方が望ましい。

従来、製造工程中に発生した界面準位を不活性化する方法としては、製造工程の最終段階において水素雰囲気中で低温の熱処理を行なう方法が知られている。界面準位は、ゲート酸化膜の形成段階で発生するものに加えて、その後のドライエッチング等の工程でのエッチングダメージやチャージアップダメージがシリコン基板に加わることで生成される。水素は、４００〜４５０℃の比較的低温でゲート酸化膜とシリコン基板との界面まで拡散により到達するので、配線材層のドライエッチング等が終った段階にて水素雰囲気中で熱処理を行なうことにより界面準位を水素によりＳｉ−Ｈの形で終端させて不活性化する。

しかしながら、水素を用いて界面準位を不活性化させる場合には、水素とシリコンとの結合エネルギーが比較的低いため、ＭＯＳ型トランジスタを使用している間に水素が離脱してしまい、トランジスタ特性が経時的に変動するという問題点があった。

そこで、他の従来法としては、水素よりもシリコンとの結合が安定しているフッ素（Ｆ）を用いて界面準位を不活性化する方法が提案されている（例えば、特許文献１，非特許文献１，２参照）。

図１２は、非特許文献１に示される方法と同種の界面準位不活性化法を示すものである。この方法では、シリコン基板１の表面にフィールド酸化膜２を形成した後、酸化膜２の素子孔内にゲート酸化膜３を形成する。酸化膜２，３を覆ってゲート電極用のポリシリコン層４を堆積した後、ポリシリコン層４にフッ素イオンＦ^＋を注入する。そして、ポリシリコン層４中のフッ素を熱処理により酸化膜３と基板１との界面に拡散させて界面準位をフッ素原子で終端させる。この後、ポリシリコン層４をパターニングしてゲート電極層を形成する。

図１３は、特許文献１又は非特許文献２に示される方法と同種の界面準位不活性化法を示すものである。この方法では、シリコン基板１の表面にフィールド酸化膜２及びゲート酸化膜３を形成した後、酸化膜２，３を覆ってゲート電極用のポリシリコン層を堆積する。このポリシリコン層をパターニングしてゲート電極層４Ｇを形成した後、フィールド酸化膜２とゲート電極層４Ｇとをマスクとする不純物イオン注入処理により低不純物濃度のソース，ドレイン領域５Ｓ，５Ｄを形成する。

次に、基板１の上面にＣＶＤ（ケミカル・ベーパー・デポジション）法によりシリコン酸化膜を堆積する。そして、シリコン酸化膜を異方性エッチング処理によりエッチバックすることによりゲート電極層４Ｇの一方側及び他方側にシリコン酸化膜の残存部からなるサイドスペーサ６Ｓ，６Ｄをそれぞれ形成する。この後、フィールド酸化膜２とゲート電極層４Ｇとサイドスペーサ６Ｓ，６Ｄとをマスクとする不純物イオン注入処理により高不純物濃度のソース，ドレイン領域７Ｓ，７Ｄを形成する。

非特許文献２に示される方法では、ゲート電極層４Ｇを形成した後、電極層４Ｇにフッ素イオンＦ^＋を注入する。この後、熱処理によりフッ素を電極層４Ｇの下方で酸化膜３と基板１との界面に拡散させて界面準位をフッ素原子で終端させる。一方、特許文献１に示される方法では、ソース，ドレイン領域７Ｓ，７Ｄを形成した後、基板全面にフッ素イオンＦ＋を注入する。この後、少なくともゲート電極層４Ｇ中のフッ素を熱処理により酸化膜３と基板１との界面に拡散させて界面準位をフッ素原子で終端させる。
特開２０００−２６９４９２号公報 "車載用ＥＣＵにおけるＭＯＳ型オペアンプの低ノイズ化"自動車技術会学術講演会前刷集９６１（１９９６−５）ｐｐ.１２５−１２８ "Improvement of SiO2/Si Interface Properties Utilizing Fluorine Ion Implantation and Drive-in Diffusion"Japanese Journal of Applied Physics，Vol.28，No.6，pp.1041−1045

図１２，１３に関して上記した従来技術によると、ゲート電極層４Ｇを形成する前又は形成した後の工程でフッ素イオン注入処理を行なっているため、その処理工程より前に発生した界面準の不活性化には効果があるものの、その処理工程より後のドライエッチング工程等のダメージにより発生する界面準位を不活性化することができなかった。このため、ＭＯＳ型トランジスタにおける特性変動の抑制やノイズ低減が必ずしも十分でなかった。

この発明の目的は、低ノイズで特性変動の少ない新規なＭＯＳ型半導体装置の製法を提供することにある。

この発明に係るＭＯＳ型半導体装置の製法は、
シリコン基板の一方の主面にゲート絶縁膜を介してゲート電極層を形成すると共に該ゲート電極層の一方側及び他方側で前記シリコン基板の一方の主面にソース領域及びドレイン領域をそれぞれ形成することにより前記ゲート絶縁膜、前記ゲート電極層、前記ソース領域及び前記ドレイン領域を有するＭＯＳ型トランジスタを形成する工程と、
前記シリコン基板の一方の主面に前記ＭＯＳ型トランジスタを覆って層間絶縁膜を形成する工程と、
前記ソース領域及び前記ドレイン領域にそれぞれ対応する第１及び第２の接続孔をホトリソグラフィ及びドライエッチング処理により前記層間絶縁膜に形成する工程と、
前記第１及び第２の接続孔をそれぞれ介して前記ソース領域及び前記ドレイン領域にフッ素イオンを注入する工程と、
前記ソース領域及び前記ドレイン領域に含まれるフッ素を熱処理により前記ゲート電極層の下方で前記ゲート絶縁膜と前記シリコン基板との界面に拡散させて界面準位をフッ素原子で終端させる工程と、
前記第１及び第２の接続孔をそれぞれ介して前記ソース領域及び前記ドレイン領域に接続されるように第１及び第２の配線層を前記層間絶縁膜の上に形成する工程と
を含むものである。

この発明のＭＯＳ型半導体装置の製法によれば、ソース領域及びドレイン領域にそれぞれ対応する第１及び第２の接続孔を層間絶縁膜に形成した後、第１及び第２の接続孔をそれぞれ介してソース領域及びドレイン領域にフッ素イオンを注入する。そして、ソース領域及びドレイン領域に含まれるフッ素を熱処理によりゲート電極層の下方でゲート絶縁膜とシリコン基板との界面に拡散させ、界面準位をフッ素原子で終端させて不活性化する。

このように、接続孔の形成後にフッ素イオン注入及び熱処理を行なうと、ゲート電極層形成時のドライエッチングダメージで発生した界面準位のみならず、接続孔形成時のドライエッチングダメージで発生した界面準位をも不活性化することができる。また、配線層の形成前にフッ素拡散のための熱処理を行なうので、熱処理温度としては、１０００℃程度までの比較的高い温度を設定可能であり、ソース領域及びドレイン領域のイオン注入部からゲート電極層の直下領域までフッ素を容易に拡散により到達させることができる。

この発明のＭＯＳ型半導体装置の製法において、前記第１及び第２の接続孔を形成する工程では、前記第１及び第２の接続孔をいずれも外方に進むにつれて開口サイズが増大するように形成するようにしてもよい。このようにすると、フッ素イオンを注入する際にソース領域及びドレイン領域においてそれぞれ第１及び第２の接続孔の底部周辺に位置し且つゲート電極層に近い部分にもむらなくフッ素イオンを注入することができる。このため、ゲート電極層の直下領域にフッ素を拡散させるのが一層容易となる。また、第１及び第２の接続孔をそれぞれ覆うように形成される第１及び第２の配線層についても段差被覆性が向上する。

この発明によれば、層間絶縁膜にソース，ドレイン配線用の接続孔を形成した後、フッ素イオン注入及び熱処理により界面準位を不活性化するようにしたので、ＭＯＳ型トランジスタにおける特性変動の抑制やノイズ低減を実用上十分に達成できる効果が得られる。

図１〜５は、この発明の一実施形態に係るＭＯＳ型ＩＣの製法を示すもので、各々の図に対応する工程（１）〜（５）を順次に説明する。

（１）シリコン基板１０の一方の主面には、周知の選択酸化法によりシリコン酸化膜からなるフィールド絶縁膜１２を形成する。絶縁膜１２は、基板１０の一方の主面に設けた凹部にＣＶＤ法等によりシリコン酸化膜を堆積することによっても形成可能である。絶縁膜１２の素子孔１２ａ内のシリコン領域の表面には、周知の熱酸化法によりシリコン酸化膜からなるゲート絶縁膜１４を形成する。

次に、基板上面にフィールド絶縁膜１２及びゲート絶縁膜１４を覆って電極材層を形成する。そして、この電極材層をホトリソグラフィ及びドライエッチング処理によりパターニングして電極材層の残存部からなるゲート電極層１６をゲート絶縁膜１４の上に形成する。電極材層としては、ドープトポリシリコン層又はポリサイド層（ポリシリコン層上にＴｉ，Ｗ又はＭｏ等の高融点金属のシリサイド層を重ねた積層）等を用いることができる。

次に、フィールド絶縁膜１２とゲート電極層１６とをマスクとする不純物イオン注入処理により低不純物濃度のソース，ドレイン領域２０，２２を素子孔１２ａ内のシリコン領域に形成する。そして、基板１０の上面にＣＶＤ法によりシリコン酸化膜を堆積した後、このシリコン酸化膜を異方性エッチング処理によりエッチバックすることによりゲート電極層１６の一方側及び他方側にシリコン酸化膜の残存部からなるサイドスペーサ１８ａ及び１８ｂを形成する。この後、フィールド絶縁膜１２とゲート電極層１６とサイドスペーサ１８ａ，１８ｂとをマスクとする不純物イオン注入処理により高不純物濃度のソース，ドレイン領域２４，２６を素子孔１２ａ内のシリコン領域に形成する。

上記のようにしてゲート絶縁膜１４と、ゲート電極層１６と、低不純物濃度のソース，ドレイン領域２０，２２と、高不純物濃度のソース，ドレイン領域２４，２６とを有するＭＯＳ型トランジスタが素子孔１２ａ内に形成される。ＭＯＳ型トランジスタとしては、Ｎチャンネル又はＰチャンネルのいずれの形式のものを形成してもよい。基板１０上には、Ｐチャンネル及びＮチャンネルのＭＯＳ型トランジスタを含むコンプリメンタリＭＯＳ型ＩＣを形成することもできる。

（２）基板１０の上面にフィールド絶縁膜１２及び素子孔１２ａ内のＭＯＳ型トランジスタを覆って層間絶縁膜２８を形成する。絶縁膜２８としては、ＣＶＤ法等によりシリコン酸化膜、ＰＳＧ（リンケイ酸ガラス）膜、ＢＰＳＧ（ボロン・リンケイ酸ガラス）膜等を形成したり、塗布法等により有機系又は無機系のシリコン酸化膜等を形成したりすることができ、必要に応じてＣＶＤ膜と塗布膜との積層膜を形成することもできる。

（３）層間絶縁膜２８の上にソース，ドレイン配線用の接続孔パターンを有するレジスト層３０をホトリソグラフィ処理により形成する。そして、レジスト層３０をマスクとする異方性ドライエッチング処理によりソース，ドレイン領域２４，２６にそれぞれ対応する接続孔３２，３４を層間絶縁膜２８に形成する。この後、レジスト層３０を除去する。

図６は、接続孔配置の一例を示すもので、図６のＡ−Ａ’線断面が図３に示す断面に対応する。図６の例では、ソース，ドレイン配線用の接続孔３２，３４をいずれもゲート電極層１６に沿って並んだ複数個（一例として４個）の孔として形成している。図７は、接続孔配置の他の例を示すもので、図７のＢ−Ｂ’線断面が図３に示す断面に対応する。図７の例では、ソース，ドレイン配線用の接続孔３２，３４をいずれもゲート電極層１６に沿って延長する細長い１個の孔として形成している。図６、７において、ゲート配線用の接続孔３６は、接続孔３２，３４と同時の選択エッチング処理により形成されるものである。

（４）接続孔３２，３４をそれぞれ介してソース，ドレイン領域２４，２６にフッ素イオンＦ^＋を注入する。このときのイオン注入条件は、加速エネルギー１５〜５０ｋｅＶ（好ましくは３０ｋｅＶ）、ドーズ量１×１０^１２〜５×１０^１５ｃｍ^−２（好ましくは１×１０^１５ｃｍ^−２）とすることができる。ソース，ドレイン領域２４，２６の接合深さＸｊを一例として０．２μｍとすると、フッ素イオンＦ^＋の注入深さは、Ｘｊ＝０．２μｍより浅く設定するのが好ましい。これは、ＰＮ接合又はその近傍にフッ素イオンＦ^＋を注入すると、接合リーク電流の増大を招くからである。

フッ素イオン注入の後は、ソース，ドレイン領域２４，２６中のフッ素をゲート電極層１６の直下でゲート絶縁膜１４と基板１０との界面に拡散させるために熱処理を行なう。このときの熱処理をＲＴＡ（Rapid Thermal Anneal）処理により行なう場合、熱処理条件は、一例として、温度１０００℃、時間５〜１５秒（好ましくは１０秒）とすることができる。熱処理条件の他の例としては、温度９００〜９５０℃、時間１５〜３０秒としてもよい。熱処理を炉アニール処理により行なう場合、熱処理条件は、温度８００〜９００℃、時間１０〜３０分とすることができる。熱処理の結果、ゲート電極層１６の直下においてゲート絶縁膜１４と基板１０との界面では界面準位がフッ素原子で終端され、不活性化される。このときに不活性化される界面準位としては、図１の工程においてゲート絶縁膜１４を形成するための酸化処理により生じたもの、図１の工程においてゲート電極層１６を形成するための電極材層エッチング処理により生じたもの、図３の工程において層間絶縁膜２８に接続孔３２〜３６を形成するためのエッチング処理により生じたものなどがある。

なお、フッ素イオンＦ^＋は、図６又は７に示した接続孔３６を介してゲート電極層１６にも注入されるので、電極層１６中のフッ素が熱処理により電極層１６の直下でゲート絶縁膜１４と基板１０との界面に供給される。しかし、このようにしてチャンネル部に供給されるフッ素の量はわずかである。チャンネル部に供給される大部分のフッ素は、前述したようにソース，ドレイン領域２４，２６からの拡散によって供給されるものである。

（５）例えばスパッタ法によりＡｌ合金等の配線材層を基板１０の上面に被着し、必要に応じてリフロー処理を施した後、ホトリソグラフィ及びドライエッチング処理により配線材層をパターニングして配線材層の残存部からなる配線層３８，４０を層間絶縁膜２８の上に形成する。配線層３８，４０は、それぞれ接続孔３２，３４を介してソース，ドレイン領域２４，２６に接続される。

図８，１０は、接続孔形成法の第１，第２の変形例をそれぞれ示すもので、図９，１１には、図８，１０の接続孔に配線層を形成した状態をそれぞれ示す。図８〜１１において図１〜５と同様の部分には同様の符号を付して詳細な説明を省略する。

図８の工程では、レジスト層３０をマスクとする等方性ウェット（又はドライ）エッチング処理により層間絶縁膜２８に凹部３４ａを形成する。凹部３４ａは、接続孔３４の上部開口となるもので、レジスト層３０の開口サイズより大きなサイズで形成される。引き続いてレジスト層３０をマスクとする異方性ドライエッチング処理により凹部３４ａに連続する接続孔３４を層間絶縁膜２８に形成する。接続孔３４は、上部の開口サイズがレジスト層３０の開口サイズとほぼ等しくなると共に下部の開口サイズがレジスト層３０の開口サイズより若干小さくなるように形成されるもので、凹部３４ａを含めた全体的な形状としては、外方に進むにつれて開口サイズが増大するような形状を有する。図３に示す接続孔３２も、上記した接続孔３４と同様に形成する。この後、レジスト層３０を除去する。

図４の工程では、図８に示すような形状を有する接続孔３２，３４をそれぞれ介してソース，ドレイン領域２４，２６にフッ素イオンＦ^＋を前述したと同様に注入する。このとき、ドレイン領域２６において接続孔３４の底部周辺に位置し且つゲート電極層１６に近い部分Ｒではむらなくフッ素イオンＦ^＋を注入することができる。このことは、ソース領域２４において接続孔３２の底部周辺に位置し且つゲート電極層１６に近い部分についても同様である。このため、この後フッ素拡散のための熱処理を前述したと同様に行なうと、ゲート電極層１６の直下領域にフッ素を容易に拡散させることができ、界面準位の不活性化を効率的に行なえる。なお、図３に示す接続孔３４にあっては、側壁が垂直に近いため、図８に示す接続孔３４に比べて図８の部分Ｒに対応する部分でフッ素イオンＦ^＋の注入むらが発生しやすい。このことは、図３に示す接続孔３２についても同様である。

熱処理の後、図９の工程では、図５に関して前述したと同様にして接続孔３４に配線層４０を形成する。また、接続孔３４と同様の形状の接続孔３２にも、同様にして配線層３８を形成する。この場合、接続孔３２，３４は、いずれも図９に示すような上部開口３４ａにおいて段差が緩和されているので、配線層の段差被覆性が良好となる。

図１０の工程では、レジスト層３０をマスクとする異方性ドライエッチング処理により層間絶縁膜２８に接続孔３４を形成する。この場合、レジスト層３０の開口端部がエッチングされて後退するような条件でエッチングを行なうと、接続孔３４は、外方に進むにつれて開口サイズが増大するように形成される。図３に示す接続孔３２も、上記した接続孔３４と同様に形成する。この後、レジスト層３０を除去する。

図４の工程では、図１０に示すような形状を有する接続孔３２，３４をそれぞれ介してソース，ドレイン領域２４，２６にフッ素イオンＦ^＋を前述したと同様に注入する。このとき、ドレイン領域２６において接続孔３４の底部周辺に位置し且つゲート電極層１６に近い部分Ｒではむらなくフッ素イオンＦ^＋を注入することができる。このことは、ソース領域２４において接続孔３２の底部周辺に位置し且つゲート電極層１６に近い部分についても同様である。このため、この後フッ素拡散のための熱処理を前述したと同様に行なうと、ゲート電極層１６の直下領域にフッ素を容易に拡散させることができ、界面準位の不活性化を効率的に行なえる。

熱処理の後、図１１の工程では、図５に関して前述したと同様にして接続孔３４に配線層４０を形成する。また、接続孔３４と同様の形状の接続孔３２にも、同様にして配線層３８を形成する。この場合、接続孔３２，３４は、いずれも上部開口において段差が緩和されているので、配線層の段差被覆性が良好となる。

この発明の一実施形態に係るＭＯＳ型ＩＣの製法におけるＭＯＳ型トランジスタ形成工程を示す断面図である。図１の工程に続く層間絶縁膜形成工程を示す断面図である。図２の工程に続く接続孔形成工程を示す断面図である。図３の工程に続くフッ素イオン注入工程を示す断面図である。図４の工程に続く配線形成工程を示す断面図である。図３のＭＯＳ型トランジスタにおける接続孔配置を示す上面図である。接続孔配置の変形例を示す上面図である。接続孔形成法の第１の変形例を示す断面図である。図８の接続孔に配線層を形成した状態を示す断面図である。接続孔形成法の第２の変形例を示す断面図である。図１０の接続孔に配線層を形成した状態を示す断面図である。従来の界面準位不活性化法の第１の例を示す断面図である。従来の界面準位不活性化法の第２の例を示す断面図である。

符号の説明

１０：シリコン基板、１２：フィールド絶縁膜、１４：ゲート絶縁膜、１６：ゲート電極層、１８ａ，１８ｂ：サイドスペーサ、２０，２２：低濃度ソース，ドレイン領域、２４，２６：高濃度ソース，ドレイン領域、２８：層間絶縁膜、３０：レジスト層、３２〜３６：接続孔、３８，４０：配線層。

Claims

シリコン基板の一方の主面にゲート絶縁膜を介してゲート電極層を形成すると共に該ゲート電極層の一方側及び他方側で前記シリコン基板の一方の主面にソース領域及びドレイン領域をそれぞれ形成することにより前記ゲート絶縁膜、前記ゲート電極層、前記ソース領域及び前記ドレイン領域を有するＭＯＳ型トランジスタを形成する工程と、
前記シリコン基板の一方の主面に前記ＭＯＳ型トランジスタを覆って層間絶縁膜を形成する工程と、
前記ソース領域及び前記ドレイン領域にそれぞれ対応する第１及び第２の接続孔をホトリソグラフィ及びドライエッチング処理により前記層間絶縁膜に形成する工程と、
前記第１及び第２の接続孔をそれぞれ介して前記ソース領域及び前記ドレイン領域にフッ素イオンを注入する工程と、
前記ソース領域及び前記ドレイン領域に含まれるフッ素を熱処理により前記ゲート電極層の下方で前記ゲート絶縁膜と前記シリコン基板との界面に拡散させて界面準位をフッ素原子で終端させる工程と、
前記第１及び第２の接続孔をそれぞれ介して前記ソース領域及び前記ドレイン領域に接続されるように第１及び第２の配線層を前記層間絶縁膜の上に形成する工程と
を含むＭＯＳ型半導体装置の製法。
前記第１及び第２の接続孔を形成する工程では、前記第１及び第２の接続孔をいずれも外方に進むにつれて開口サイズが増大するように形成する請求項１記載のＭＯＳ型半導体装置の製法。