JP2015090971A - 固体撮像素子およびその製造方法 - Google Patents

固体撮像素子およびその製造方法 Download PDF

Info

Publication number
JP2015090971A
JP2015090971A JP2013231535A JP2013231535A JP2015090971A JP 2015090971 A JP2015090971 A JP 2015090971A JP 2013231535 A JP2013231535 A JP 2013231535A JP 2013231535 A JP2013231535 A JP 2013231535A JP 2015090971 A JP2015090971 A JP 2015090971A
Authority
JP
Japan
Prior art keywords
insulating film
fluorine
region
gate electrode
solid
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2013231535A
Other languages
English (en)
Other versions
JP6234173B2 (ja
Inventor
西田　征男
Masao Nishida
征男 西田
山下　朋弘
Tomohiro Yamashita
朋弘 山下
有紀 山本
Arinori Yamamoto
有紀 山本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2013231535A priority Critical patent/JP6234173B2/ja
Priority to EP14188687.9A priority patent/EP2871677B1/en
Priority to TW103136700A priority patent/TWI639226B/zh
Priority to US14/523,865 priority patent/US9379150B2/en
Priority to KR1020140152207A priority patent/KR20150053237A/ko
Priority to CN201410641781.2A priority patent/CN104637964B/zh
Publication of JP2015090971A publication Critical patent/JP2015090971A/ja
Application granted granted Critical
Publication of JP6234173B2 publication Critical patent/JP6234173B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H01L27/14614—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor having a special gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14689—MOS based technologies

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】イメージセンサの性能向上を図る。
【解決手段】平面視において、増幅トランジスタのゲート電極ＧＥ１のうちのチャネル領域と重なる重複部分にフッ素が導入され、かつ、半導体基板１Ｓ内にフッ素が導入されていない。具体的には、図２０に示すように、ゲート電極ＧＥ１のうちのチャネル領域と平面的に重なる重複部分を開口するように、レジスト膜ＦＲ１のパターニングが行なわれる。そして、開口部ＯＰ１を形成したレジスト膜ＦＲ１をマスクにしたイオン注入法により、開口部ＯＰ１から露出するゲート電極ＧＥ１の内部にフッ素を注入する。
【選択図】図２０

Description

本発明は、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサに代表される固体撮像素子およびその製造方法に関する。
特開２００８−２１８８３６号公報（特許文献１）には、ゲート電極をニッケルフルシリサイド電極から構成する技術が記載されている。具体的に、この特許文献１には、ニッケルモノシリサイドの組成を有するニッケルフルシリサイド電極を形成するために、ゲート電極にシリサイド化反応抑制効果のあるフッ素を注入することが記載されている。
特開２００８−２１８８３６号公報
例えば、ＣＭＯＳイメージセンサに代表される固体撮像素子では、暗時においても画像が真黒にならない現象として把握されるベースラインノイズを低減することが大きな課題となっている。このベースラインノイズは、画素に含まれる「増幅トランジスタ」と呼ばれるｎチャネル型電界効果トランジスタで発生する１／ｆノイズ（フリッカーノイズ）と強い相関を持つことが知られている。したがって、ベースラインノイズを低減するためには、「増幅トランジスタ」で発生する１／ｆノイズを低減することが重要である。
この点に関し、１／ｆノイズを低減するためには、「増幅トランジスタ」のゲート絶縁膜に存在するダングリングボンド（未結合手）を減らすことが有効であることが知られており、ダングリングボンドを低減する一手法として、フッ素をダングリングボンドに結合させる方法がある。例えば、イオン注入法によって、「増幅トランジスタ」を含む固体撮像素子にフッ素を導入することが考えられる。
ところが、フッ素を含むイオンビームに含まれている汚染物質（コンタミネーション）による悪影響が懸念される。すなわち、汚染物質として、例えば、タングステン（Ｗ）に代表される金属原子が半導体基板に混入すると、固体撮像素子の暗時白点数や暗電流が増加するおそれがある。これは、半導体基板に入り込んだ金属原子が拡散することにより、光電変換部として機能するフォトダイオードに到達して欠陥準位が生成されることに起因すると考えられている。すなわち、欠陥準位が生成されると、フォトダイオードにおいて、この欠陥準位を介したリーク電流が増加し、このリーク電流の増加が暗時白点数や暗電流が増加に繋がると考えられる。
このように、「増幅トランジスタ」の１／ｆノイズを低減して、固体撮像素子のベースラインノイズを低減する観点からは、固体撮像素子にフッ素を導入することが有効である反面、フッ素を導入する際に一緒に導入される汚染物質によって、暗時白点数や暗電流の増加が引き起こされるおそれがある。つまり、固体撮像素子のベースラインノイズを低減し、かつ、暗時白点数や暗電流の増加を抑制する観点からは、単に、固体撮像素子にフッ素を導入する手法では充分ではなく、さらなる改善の余地が存在する。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態における固体撮像素子は、平面視において、増幅トランジスタのゲート電極のうちのチャネル領域と重なる重複部分にフッ素が導入されている。
また、一実施の形態における固体撮像素子の製造方法は、増幅トランジスタのゲート電極を形成する工程を実施した後、平面視において、ゲート電極のうちのチャネル領域と重なる重複部分にフッ素を導入する工程を備える。
一実施の形態によれば、固体撮像素子の性能向上を図ることができる。
イメージセンサにおいて、光を電気信号に変換する様子を示す模式図である。 イメージセンサにマイクロレンズを設けない場合の構成を概略的に示す図である。 フォトダイオードの前面にマイクロレンズを配置する例を示す模式図である。 カラーフィルタの１つである原色フィルタを示す図である。 カラーフィルタの１つである補色フィルタを示す図である。 ｐｎ接合によるダイオードのバンド構造を示す図である。 受光部のデバイス構造の一例を示す断面図である。 画素の回路構成を示す回路図である。 実施の形態１における画素の模式的なレイアウト構成を示す平面図である。 図９のＡ−Ａ線で切断した断面図である。 増幅トランジスタのゲート絶縁膜に存在するダングリングボンドにフッ素が結合する様子を模式的に示す図である。 イメージセンサに含まれる増幅トランジスタの製造工程の流れを説明するフローチャートである。 フッ素注入工程の挿入時期を変えた場合の検討結果を示すグラフである。 実施の形態１における半導体装置の製造工程を示す断面図である。 図１４に続く半導体装置の製造工程を示す断面図である。 図１５に続く半導体装置の製造工程を示す断面図である。 図１６に続く半導体装置の製造工程を示す断面図である。 図１７に続く半導体装置の製造工程を示す断面図である。 図１８に続く半導体装置の製造工程を示す断面図である。 図１９に続く半導体装置の製造工程を示す断面図である。 図２０に続く半導体装置の製造工程を示す断面図である。 図２１に続く半導体装置の製造工程を示す断面図である。 図２２に続く半導体装置の製造工程を示す断面図である。 図２３に続く半導体装置の製造工程を示す断面図である。 図２４に続く半導体装置の製造工程を示す断面図である。 変形例における半導体装置の製造工程を示す断面図である。 図２６に続く半導体装置の製造工程を示す断面図である。 実施の形態２における半導体装置の製造工程を示す断面図である。 図２８に続く半導体装置の製造工程を示す断面図である。 図２９に続く半導体装置の製造工程を示す断面図である。 変形例１における半導体装置の製造工程を示す断面図である。 変形例２における半導体装置の製造工程を示す断面図である。 実施の形態３におけるイメージセンサが形成されている半導体チップの模式的な構成を示す平面図である。 図３３に示す画素アレイ領域の複数の画素のそれぞれに形成されている増幅トランジスタの断面構成と、図３３に示す周辺回路領域の周辺回路に形成されているｐチャネル型電界効果トランジスタの断面構成を示す図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
（実施の形態１）
＜イメージセンサ（固体撮像素子）の概略構成＞
本実施の形態１では、画像を撮影するイメージセンサ（固体撮像素子）について図面を参照しながら説明する。まず、イメージセンサの概略構成について説明する。イメージセンサは、イメージセンサに入力された光を電気信号に変換する素子である。図１は、イメージセンサにおいて、光を電気信号に変換する様子を示す模式図である。例えば、図１に示すように、対象物から発せられた光はレンズＬに入射し結像する。このレンズＬの結像位置にイメージセンサＩＳが配置されており、レンズＬによって結像された画像がイメージセンサＩＳに照射される。イメージセンサＩＳでは、光が照射されると、その光を電気信号に変換する。そして、イメージセンサＩＳから出力された電気信号を信号処理することにより画像が生成される。このようにイメージセンサＩＳは、入射した光を電気信号に変換して出力する機能を有する。
イメージセンサＩＳの受光面ＲＣを拡大すると、イメージセンサＩＳの受光面ＲＣには、マイクロレンズＯＬ、カラーフィルタＣＦおよびフォトダイオードＰＤが配置されていることがわかる。つまり、イメージセンサＩＳは、マイクロレンズＯＬ、カラーフィルタＣＦおよびフォトダイオードＰＤを有していることがわかる。以下では、イメージセンサＩＳを構成するそれぞれの構成要素の機能について順次説明する。
＜マイクロレンズの構成および機能＞
まず、マイクロレンズＯＬについて説明する。図２はイメージセンサＩＳにマイクロレンズＯＬを設けない場合の構成を概略的に示す図である。図２に示すように、イメージセンサＩＳにマイクロレンズＯＬを設けない場合、イメージセンサＩＳに入射した光は、イメージセンサＩＳの受光面に配置されているフォトダイオードＰＤだけでなく、フォトダイオードＰＤの周辺領域にも照射される。すなわち、イメージセンサＩＳの受光面には、複数のフォトダイオードＰＤがアレイ上に配置されているが、個々のフォトダイオードＰＤは、一定の隙間を介して配置されている。したがって、イメージセンサＩＳに入射した光はすべてフォトダイオードＰＤに入射されるのではなく、フォトダイオードＰＤ間の隙間にも照射されることになる。
フォトダイオードＰＤに入射した光は、電気信号に変換することができるが、複数のフォトダイオードＰＤ間の隙間に入射した光は、フォトダイオードＰＤに照射されるものではないから、電気信号に変換することができない。つまり、複数のフォトダイオードＰＤ間の隙間に入射した光は無駄になることになる。したがって、イメージセンサＩＳに入射した光をなるべく多く電気信号に変換できるように構成することが望ましいが、イメージセンサＩＳにマイクロレンズＯＬを設けない場合は、イメージセンサＩＳで電気信号に変換されずに無駄になる光が多くなることがわかる。
これを解決する方法として、フォトダイオードＰＤを隙間無く配置することが考えられるが、個々のフォトダイオードＰＤで変換された電荷を転送するための走査回路などを設ける必要があるため、複数のフォトダイオードＰＤの間には必ず隙間が存在するのである。例えば、イメージセンサＩＳを１つの大きなフォトダイオードＰＤで形成する場合には、受光面での隙間を無くすことができるが、この場合は画像の分解能が得られないことになる。このため、画像の分解能を向上させるためには、互いに独立した複数の小さなフォトダイオードＰＤをできるだけ多く受光面に配置することが必要となる。この場合、各フォトダイオードＰＤからの電荷を独立して電気信号に変換することが必要となり、個々のフォトダイオードＰＤが電気的に独立するように一定間隔の隙間（絶縁領域）を設ける必要がある。したがって、個々のフォトダイオードＰＤ間には一定の隙間が生じるため、フォトダイオードＰＤ間の隙間を完全に無くすことは困難である。
そこで、イメージセンサＩＳに入射した光を効率よく電気信号に変換するため、イメージセンサＩＳにマイクロレンズＯＬを設けることが行なわれている。図３は、フォトダイオードＰＤの前面にマイクロレンズＯＬを配置する例を示す模式図である。図３に示すように、複数のフォトダイオードＰＤのそれぞれに対応してマイクロレンズＯＬが配置されている。すなわち、マイクロレンズＯＬは、フォトダイオードＰＤの数と同じ数だけ配置されていることになる。図３に示すように、イメージセンサＩＳに入射した光は、マイクロレンズＯＬに入射する。マイクロレンズＯＬに入射した光は、収束してフォトダイオードＰＤ上に照射される。このようにマイクロレンズＯＬは、イメージセンサＩＳに入射した光を収束させてフォトダイオードＰＤ上に照射する機能を有している。つまり、マイクロレンズＯＬが設けられていない場合には、フォトダイオードＰＤに入射せずにフォトダイオードＰＤ間の隙間に照射される光も、マイクロレンズＯＬを設けることにより、屈折してフォトダイオードＰＤに入射するようになるのである。すなわち、マイクロレンズＯＬは、入射光を収束させてフォトダイオードＰＤ上に照射されるようにする機能を有しているのである。したがって、イメージセンサＩＳにマイクロレンズＯＬを設けることにより、フォトダイオードＰＤ間の隙間に照射される光をフォトダイオードＰＤ上に集光することができることから、イメージセンサＩＳに入射する光を効率よく電気信号に変換することができる。
＜カラーフィルタの構成および機能＞
続いて、カラーフィルタＣＦについて説明する。そもそも、光を電気信号に変換するフォトダイオードＰＤは、色を識別する機能は持ち合わせておらず、光の明暗を区別できるだけである。したがって、フォトダイオードＰＤだけでは、イメージセンサで写した画像がすべてモノクロとなってしまう。そこで、イメージセンサでカラー画像を生成できるようにイメージセンサＩＳには、カラーフィルタＣＦが設けられているのである。人間の目も「赤」、「緑」、「青」の３原色しか感じることはできないが、これらの３原色の光量を調整することにより、あらゆる色を感じている。このことを「光の３原色による加色混合」という。例えば、「赤」と「緑」を同じ光量とすれば、「黄」となる。つまり、「赤」と「緑」を同じ光量とし、かつ、「青」の光量がない状態では、「青」の補色である黄色になる。そして、「赤」、「緑」、「青」を同じ光量とすると白色になる。一方、「赤」、「緑」、「青」のすべての光量がない場合には、黒色となる。この原理を利用したものが図４に示すカラーフィルタＣＦである。図４には、カラーフィルタＣＦの１つである原色フィルタが示されている。原色フィルタは、ＲＧＢ（Ｒｅｄ、Ｇｒｅｅｎ、Ｂｌｕｅ）の３原色を用いたフィルタである。この原色フィルタをフォトダイオードＰＤの前に置くことにより、それぞれの色に対応したフォトダイオードＰＤとすることができる。例えば、赤色フィルタを前面に置かれたフォトダイオードＰＤは赤色用の光量を検知するものとなり、緑色フィルタを前面に置かれたフォトダイオードＰＤは緑色用の光量を検知するものとなる。さらに、青色フィルタを前面に置かれたフォトダイオードＰＤは青色用の光量を検知するものとなる。そして、赤色用のフォトダイオードＰＤの光量、緑色用のフォトダイオードＰＤの光量および青色用のフォトダイオードＰＤの光量に応じて、様々な色を実現することができるのである。
なお、カラーフィルタＣＦを構成する赤色フィルタと、緑色フィルタと、青色フィルタとは、単純に配置されているのではなく、例えば、図４に示すベイヤー（Bayer）配列に代表される基本パターンを単位として配列されている。すなわち、カラーフィルタＣＦは、赤色フィルタと、緑色フィルタと、青色フィルタとを組み合わせた基本パターンの繰り返しにより構成されている。
このＲＧＢの３原色を使用した原色フィルタは、画像における色の再現性は良好であるが、イメージセンサＩＳの感度があまり良くなく暗い場所での撮影に弱いという副作用がある。このため、原色フィルタは感度のいい大型のイメージセンサＩＳに使用されることが多くなっている。
一方、カラーフィルタＣＦには、ＲＧＢの３原色を使用した原色フィルタの他に、補色フィルタと呼ばれるものもある。補色フィルタでは、例えば、図５に示すように、シアン（Ｃ）、マゼンダ（Ｍ）、イエロー（Ｙ）にグリーン（Ｇ）を加えた４種類の色で構成されている。ただし、補色フィルタを使用したイメージセンサでは、実際に人間が撮像した画像を見ることを考慮してＣＭＹＧからＲＧＢに変換する必要があるが、この変換の際、ノイズが生じるという問題がある。しかし、補色フィルタは、原色フィルタに比べて感度がいいという利点があるので、サイズ（寸法）が小さい（言い換えれば、感度が低いといえる）イメージセンサＩＳに使用されることが多くなっている。
＜フォトダイオード＞
次に、フォトダイオードＰＤの構成について説明する。フォトダイオードＰＤは、光を照射されると電荷を発生する光電変換部としての機能を有する。このような機能を有するフォトダイオードＰＤは、例えば、ｐｎ接合によるダイオードから構成することができる。図６は、ｐｎ接合によるダイオードのバンド構造を示す図である。図６に示すように、左側領域がｐ型半導体領域であり、右側領域がｎ型半導体領域である。そして、ｐ型半導体領域とｎ型半導体領域の境界が中央領域であり、空乏層となっている。このように構成されているｐｎ接合によるダイオードでは、例えば、空乏層にバンドギャップ以上のエネルギーを有する光（ｈν）が入射されると、この光が空乏層で吸収される。具体的には、光がバンドの価電子帯に存在する電子に吸収されることにより、この電子がバンドギャップ以上のエネルギーを獲得する。そして、バンドギャップ以上のエネルギーを獲得した電子は、バンドギャップを乗り越えてバンドの伝導帯に移動する。この結果、伝導帯に移動した電子ｅと、電子が伝導帯に移動したことにより価電子帯に生成される正孔ｈとによる正孔電子対が発生する。そして、生成された電子ｅおよび正孔ｈは、フォトダイオードＰＤに印加されている逆方向電圧ＶＧにより加速される。つまり、通常、フォトダイオードＰＤでは、ｐｎ接合によるダイオードに逆方向電圧ＶＧを印加して使用する。逆方向電圧ＶＧとは、ｐｎ接合による障壁が高くなる方向に印加される電圧である。具体的には、ｎ型半導体領域に正電圧を印加し、ｐ型半導体領域に負電圧を印加することになる。このように構成することにより、例えば、空乏層で発生した電子ｅと正孔ｈは、逆方向電圧ＶＧによる高電界で加速される。この結果、電子ｅと正孔ｈが再結合する割合を少なくすることができ、充分な電流を確保することができる。以上にようにして、フォトダイオードＰＤが構成されている。
＜受光部のデバイス構造＞
続いて、イメージセンサの受光部のデバイス構造について説明する。図７は、受光部のデバイス構造の一例を示す断面図である。図７において、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物（ドナー）を導入した半導体基板１Ｓが配置されており、この半導体基板１Ｓの表面（主面、素子形成面）に素子分離領域ＳＴＩが形成されている。この素子分離領域ＳＴＩにより活性領域（アクティブ領域）が区画され、区画された活性領域に受光部が形成されている。具体的に、半導体基板１Ｓには、ボロン（ホウ素）などのｐ型不純物（アクセプタ）を導入したｐ型ウェルＰＷＬが形成されており、このｐ型ウェルＰＷＬに内包されるように、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入したｎ型ウェルＮＷＬが形成されている。このｐ型ウェルＰＷＬ（ｐ−型半導体領域）とｎ型ウェルＮＷＬ（ｎ−型半導体領域）によって、フォトダイオード（ｐｎ接合ダイオード）が構成される。そして、さらに、ｎ型ウェルＮＷＬの表面の一部にｐ＋型半導体領域ＰＲが形成されている。このｐ＋型半導体領域ＰＲは、半導体基板１Ｓの表面に多数形成されている界面準位に基づく電子の発生を抑制する目的で形成されている領域である。すなわち、半導体基板１Ｓの表面領域では、界面準位の影響により、光が照射されていない状態でも電子が発生し、暗電流の増加を引き起こすことになる。このため、電子を多数キャリアとするｎ型ウェルＮＷＬの表面に、正孔を多数キャリアとするｐ＋型半導体領域ＰＲを形成することにより、光が照射されていない状態での電子の発生を抑制し、暗電流の増加を抑制している。
続いて、ｎ型ウェルＮＷＬの一部と平面的に重なるように、半導体基板１Ｓ上にゲート絶縁膜が形成されており、このゲート絶縁膜上にゲート電極が形成されている。そして、このゲート電極の両側の側壁にサイドウォールスペーサが形成されている。例えば、ゲート絶縁膜は、酸化シリコン膜から形成されるが、これに限らず、酸化シリコン膜よりも誘電率の高い高誘電率膜から形成してもよい。例えば、ゲート絶縁膜は、酸化ハフニウムに酸化ランタンを導入したハフニウム系絶縁膜から構成してもよい。また、ゲート電極は、例えば、ポリシリコン膜から形成することができ、サイドウォールは、例えば、酸化シリコン膜、窒化シリコン膜、あるいは、酸化シリコン膜と窒化シリコン膜の積層膜から形成することができる。
次に、ゲート電極に整合した半導体基板１Ｓ内には、ドレイン領域となるｎ＋型半導体領域ＮＲが形成されている。このｎ＋型半導体領域ＮＲは、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入した半導体領域から構成されている。
以上のようにして、半導体基板１Ｓ上にフォトダイオードと転送トランジスタＱが形成されている。具体的に、フォトダイオードは、ｐ型ウェルＰＷＬとｎ型ウェルＮＷＬによって形成されており、また、転送トランジスタＱは、上述したｎ型ウェルＮＷＬをソース領域とし、このｎ型ウェルＮＷＬと所定距離だけ離間した半導体基板１Ｓに形成されたｎ＋型半導体領域ＮＲをドレイン領域としている。そして、ソース領域とドレイン領域で挟まれた領域がチャネル形成領域となり、このチャネル形成領域上にゲート絶縁膜を介してゲート電極が形成されている。これにより、ソース領域、ドレイン領域、チャネル形成領域、ゲート絶縁膜およびゲート電極を備える転送トランジスタＱが形成されている。そして、半導体基板１Ｓの活性領域に形成されているフォトダイオードと転送トランジスタＱは、ｎ型ウェルＮＷＬを共有しており、電気的に接続されていることがわかる。
なお、転送トランジスタＱのドレイン領域（ｎ＋型半導体領域ＮＲ）の表面にシリサイド膜を形成することもできる。これにより、例えば、ドレイン領域とプラグＰＬＧとの接続抵抗を低減することができる。なお、シリサイド膜は、例えば、ニッケルプラチナシリサイド膜、ニッケルシリサイド膜、チタンシリサイド膜、コバルトシリサイド膜、あるいは、プラチナシリサイド膜などから形成することができる。
続いて、半導体基板１Ｓに形成されているフォトダイオードと転送トランジスタＱの上層に形成される配線構造について、図７を参照しながら説明する。図７において、フォトダイオードの表面（ｎ型ウェルＮＷＬおよびｐ＋型半導体領域ＰＲの表面）には、キャップ絶縁膜ＣＡＰが形成されている。このキャップ絶縁膜ＣＡＰは、半導体基板１Ｓの表面特性（界面特性）を良好に保つ機能を有しており、例えば、酸化シリコン膜や窒化シリコン膜から形成されている。このキャップ絶縁膜ＣＡＰ上には、反射防止膜ＡＲＦが形成されており、この反射防止膜ＡＲＦは、例えば、酸窒化シリコン膜から形成されている。
次に、ゲート電極および反射防止膜ＡＲＦ上を含む半導体基板１Ｓを覆うように、層間絶縁膜ＩＬ１が形成されており、この層間絶縁膜ＩＬ１を貫通してｎ＋型半導体領域ＮＲ（ドレイン領域）に達するプラグＰＬＧが形成されている。層間絶縁膜ＩＬ１は、例えば、ＴＥＯＳ（tetra ethyl ortho silicate）を原料とした酸化シリコン膜から形成され、プラグＰＬＧは、層間絶縁膜ＩＬ１に形成されたコンタクトホールに、例えば、チタン膜とチタン膜上に形成された窒化チタン膜（チタン膜／窒化チタン膜）からなるバリア導体膜と、バリア導体膜上に形成されたタングステン膜とを埋め込むことにより形成されている。
そして、プラグＰＬＧを形成した層間絶縁膜ＩＬ１上には、例えば、層間絶縁膜ＩＬ２が形成されており、この層間絶縁膜ＩＬ２に配線Ｌ１が形成されている。例えば、層間絶縁膜ＩＬ２は、例えば、酸化シリコン膜から形成されるが、これに限定されるものではなく、酸化シリコン膜よりも誘電率の低い低誘電率膜から形成することもできる。低誘電率膜としては、例えば、ＳｉＯＣ膜を挙げることができる。また、配線Ｌ１は、例えば、銅配線から形成されており、ダマシン法を使用することにより形成することができる。なお、配線Ｌ１は、銅配線に限定されるものではなく、アルミニウム配線から形成することもできる。続いて、配線Ｌ１を形成した層間絶縁膜ＩＬ２上には、例えば、酸化シリコン膜や低誘電率膜からなる層間絶縁膜ＩＬ３が形成されており、この層間絶縁膜ＩＬ３に配線Ｌ２が形成されている。さらに、配線Ｌ２を形成した層間絶縁膜ＩＬ３上には、層間絶縁膜ＩＬ４が形成されており、この層間絶縁膜ＩＬ４に遮光帯ＳＺが形成されている。
ここで、配線Ｌ１〜配線Ｌ２および遮光帯ＳＺは、フォトダイオードと平面的に重ならないように形成されており、フォトダイオードと平面的に重なる領域には、光透過部ＬＰＲが形成されている。これは、フォトダイオードに入射する光が配線Ｌ１〜配線Ｌ２および遮光帯ＳＺによって遮られないようにするためである。そして、光透過部ＬＰＲ上には、カラーフィルタＣＦを介してマイクロレンズＯＬが搭載されている。なお、遮光帯ＳＺは、互いに隣接するフォトダイオードに入射される光を分離するために設けられている。つまり、遮光帯ＳＺは、隣接する受光部間での漏れ光の入射を抑制する機能を有している。
受光部は上記にように構成されており、以下に、その動作について簡単に説明する。図７において、光が受光部に照射されると、まず、入射光は、マイクロレンズＯＬおよびカラーフィルタＣＦを通過する。その後、遮光帯ＳＺで区画された光透過部ＬＰＲを通り、さらに、可視光に対して透明な層間絶縁膜ＩＬ４〜ＩＬ１を通過した後、反射防止膜ＡＲＦに入射する。反射防止膜ＡＲＦでは、入射光の反射が抑制されて充分な光量の入射光がフォトダイオードに入射する。フォトダイオードでは、入射光のエネルギーがシリコンのバンドギャップよりも大きいため、光電変換により入射光が吸収されて正孔電子対が生成される。このとき生成された電子は、ｎ型ウェルＮＷＬに蓄積される。そして、適切なタイミングで、転送トランジスタＱをオンする。具体的には、転送トランジスタＱのゲート電極にしきい値電圧以上の電圧を印加する。すると、ゲート絶縁膜直下のチャネル形成領域にチャネル領域（ｎ型半導体領域）が形成され、転送トランジスタＱのソース領域（ｎ型ウェルＮＷＬ）とドレイン領域（ｎ＋型半導体領域ＮＲ）が電気的に導通することになる。この結果、ｎ型ウェルＮＷＬに蓄積された電子は、チャネル領域を通ってドレイン領域に達し、ドレイン領域から配線層を伝わって外部回路に取り出される。このようにして、受光部が動作する。
＜画素の回路構成＞
次に、イメージセンサを構成する複数の画素のそれぞれの回路構成について説明する。図８は、画素の回路構成を示す回路図である。図８において、画素には、フォトダイオードＰＤと、転送トランジスタＱと、リセットトランジスタＲＴｒと、増幅トランジスタＡＴｒと、選択トランジスタＳＴｒとが含まれている。フォトダイオードＰＤは、画素に入射する入射光を電荷に変換する光電変換部として機能し、転送トランジスタＱは、フォトダイオードＰＤで変換された電荷を転送する機能を有している。また、リセットトランジスタＲＴｒは、電荷をリセットするためのトランジスタとして機能し、増幅トランジスタＡＴｒは、転送トランジスタＱによって転送された電荷に基づく電圧信号を増幅する機能を有している。さらに、選択トランジスタＳＴｒは、増幅トランジスタＡＴｒで増幅された電圧信号を出力信号線ＯＳＬに出力する機能を有している。
図８において、フォトダイオードＰＤのアノードは、基準電位（ＧＮＤ）と接続されており、フォトダイオードＰＤのカソードは、転送トランジスタＱのソースと電気的に接続されている。そして、転送トランジスタＱのドレインは、リセットトランジスタＲＴｒのソースと電気的に接続され、リセットトランジスタＲＴｒのドレインは、電源電位（ＶＤＤ）と電気的に接続されている。また、転送トランジスタＱのドレインは、増幅トランジスタＡＴｒのゲート電極と電気的に接続されており、増幅トランジスタＡＴｒのドレインは、リセットトランジスタＲＴｒのドレインとともに電源電位（ＶＤＤ）と電気的に接続されている。すなわち、増幅トランジスタは、ソースフォロアとなるように配置されている。一方、増幅トランジスタＡＴｒのソースは、選択トランジスタＳＴｒと電気的に接続され、選択トランジスタＳＴｒは、出力信号線ＯＳＬと電気的に接続されている。ここで、増幅トランジスタに入力される入力電圧に対して、増幅トランジスタかた出力される出力電圧がほぼ１倍である場合も、本明細書でいる「増幅」に含まれるものとする。
イメージセンサの画素を構成する回路は、上記のように構成されており、以下に、その動作について簡単に説明する。まず、フォトダイオードＰＤによって、入射光から電荷が生成され、この電荷がフォトダイオードＰＤに蓄積される。そして、転送トランジスタＱをオンすると、フォトダイオードＰＤに蓄積されている電荷が転送トランジスタＱを介して、増幅トランジスタＡＴｒのゲート電極に転送される。その後、増幅トランジスタＡＴｒで電荷に基づく電圧信号が増幅される。そして、選択トランジスタＳＴｒをオンすると、増幅トランジスタＡＴｒで増幅された電圧信号が出力信号線ＯＳＬに出力される。このようにして、入射光に対応した電圧信号を画素から取り出すことができる。なお、リセットトランジスタＲＴｒをオンすることにより、フォトダイオードＰＤに蓄積された電荷は、出力信号線ＯＳＬではなく、電源電位側に取り出されてリセット動作が行なわれる。
＜画素のレイアウト構成＞
続いて、画素のレイアウト構成について説明する。図９は、本実施の形態１における画素の模式的なレイアウト構成を示す平面図である。図９においては、半導体基板の画素アレイ領域（撮像領域）に形成されている複数の画素のうちの１つの画素が示されている。図９に示すように、画素には、入射光を電荷に変換する光電変換部として機能するフォトダイオードＰＤと、フォトダイオードＰＤで発生した電荷を転送する転送トランジスタＱが一体的に配置されている。さらに、画素には、フォトダイオードＰＤおよび転送トランジスタＱと離間するようにして、リセット動作のためのリセットトランジスタＲＴｒと、電荷に基づく電圧信号（電気信号）を増幅する増幅トランジスタＡＴｒと、画素を選択する選択トランジスタＳＴｒとが一体的に配置されている。そして、図９において、フォトダイオードＰＤ、転送トランジスタＱ、リセットトランジスタＲＴｒ、増幅トランジスタＡＴｒ、および、選択トランジスタＳＴｒは、図８に示す回路を構成するようにレイアウト配置されている。
なお、増幅トランジスタＡＴｒに着目すると、図９において、ゲート電極ＧＥ１は、増幅トランジスタＡＴｒの構成要素であり、このゲート電極ＧＥ１のうち、平面視において、増幅トランジスタＡＴｒのチャネル領域と重なる領域が領域ＡＲとして示されている。
＜増幅トランジスタのデバイス構造＞
以下では、増幅トランジスタＡＴｒに着目して、この増幅トランジスタＡＴｒのデバイス構造について説明する。図１０は、図９のＡ−Ａ線で切断した断面図である。図１０において、半導体基板１Ｓの主面側（表面側）には、複数の素子分離領域ＳＴＩが形成されており、これらの素子分離領域ＳＴＩで区画されたアクティブ領域にｐ型半導体領域であるｐ型ウェルＰＷＬが形成されている。ｐ型ウェルＰＷＬには、互いに離間するように、ｎ型半導体領域であるソース領域ＳＲ１と、ｎ型半導体領域であるドレイン領域ＤＲ１とが形成されている。そして、互いに離間して形成されたソース領域ＳＲ１とドレイン領域ＤＲ１とに挟まれるように、ｐ型半導体領域であるチャネル領域ＣＨが形成されている。
チャネル領域ＣＨ上には、例えば、酸化シリコン膜や、酸化シリコン膜よりも誘電率の高い高誘電率膜からなるゲート絶縁膜ＧＯＸが形成されており、このゲート絶縁膜ＧＯＸ上にゲート電極ＧＥ１が形成されている。このゲート電極ＧＥ１は、例えば、ポリシリコン膜ＰＦ１とシリサイド膜ＳＬ１から構成されている。シリサイド膜ＳＬ１は、例えば、ニッケルプラチナシリサイド膜、ニッケルシリサイド膜、チタンシリサイド膜、コバルトシリサイド膜、あるいは、プラチナシリサイド膜などから形成することができる。
ゲート電極ＧＥ１の両側の側壁には、例えば、酸化シリコン膜からなるサイドウォールスペーサＳＷが形成されている。そして、ソース領域ＳＲ１は、ゲート電極ＧＥ１に整合して形成された低濃度不純物拡散領域ＥＸ１と、サイドウォールスペーサＳＷに整合して形成された高濃度不純物拡散領域ＮＲ１と、高濃度不純物拡散領域ＮＲ１の表面に形成されたシリサイド膜ＳＬ１から構成されている。同様に、ドレイン領域ＤＲ１は、ゲート電極ＧＥ１に整合して形成された低濃度不純物拡散領域ＥＸ１と、サイドウォールスペーサＳＷに整合して形成された高濃度不純物拡散領域ＮＲ１と、高濃度不純物拡散領域ＮＲ１の表面に形成されたシリサイド膜ＳＬ１から構成されている。
本実施の形態１における増幅トランジスタＡＴｒは、上記のように構成されており、この増幅トランジスタＡＴｒを覆うように、例えば、窒化シリコン膜からなる絶縁膜ＩＦ１が形成され、この絶縁膜ＩＦ１上に、例えば、酸化シリコン膜からなる絶縁膜ＩＦ２が形成されている。これらの絶縁膜ＩＦ１と絶縁膜ＩＦ２とにより、層間絶縁膜ＩＬ１が形成される。そして、層間絶縁膜ＩＬ１には、層間絶縁膜ＩＬ１を貫通して、ソース領域ＳＲ１、あるいは、ドレイン領域ＤＲ１に達するコンタクトホールＣＮＴが形成され、このコンタクトホールＣＮＴを埋め込むようにプラグＰＬＧが形成されている。プラグＰＬＧは、例えば、コンタクトホールＣＮＴの内壁に形成されたチタン／窒化チタン膜と、コンタクトホールＣＮＴを埋め込むタングステン膜とから構成することができる。
プラグＰＬＧを形成した層間絶縁膜ＩＬ１上には、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ２が形成されており、この層間絶縁膜ＩＬ２に配線Ｌ１が形成されている。この配線Ｌ１は、プラグＰＬＧと電気的に接続されるように形成される。さらに、この配線Ｌ１の上方には、多層配線構造が形成されるが、その説明は省略する。以上のようにして、半導体基板１Ｓ上に増幅トランジスタＡＴｒが形成され、この増幅トランジスタＡＴｒの上方に配線Ｌ１が形成されていることになる。
＜実施の形態１の特徴＞
ここで、本実施の形態１の特徴は、平面視において、増幅トランジスタＡＴｒのゲート電極ＧＥ１のうちのチャネル領域ＣＨと重なる重複部分にフッ素が導入され、かつ、半導体基板１Ｓ内にフッ素が導入されていない点にある。具体的に、図９においては、ゲート電極ＧＥ１に示されている領域ＡＲにフッ素が導入されている。言い換えれば、図１０において、チャネル領域ＣＨ上のゲート電極ＧＥ１にフッ素が導入されている一方、半導体基板１Ｓ内にはフッ素が導入されていない。これにより、本実施の形態１によれば、イメージセンサのベースラインノイズを低減することができるとともに、暗時白点数や暗電流の増加を抑制することができる。以下に、この理由について説明する。
例えば、ＣＭＯＳイメージセンサに代表されるイメージセンサでは、暗時においても画像が真黒にならない現象として把握されるベースラインノイズを低減する必要がある。このベースラインノイズは、画素に含まれる増幅トランジスタＡＴｒで発生する１／ｆノイズと強い相関を持つことが知られている。したがって、ベースラインノイズを低減するためには、増幅トランジスタＡＴｒで発生する１／ｆノイズを低減することが効果的である。
この点に関し、増幅トランジスタＡＴｒの１／ｆノイズを低減するためには、増幅トランジスタＡＴｒのゲート絶縁膜ＧＯＸに存在するダングリングボンドを減らすことが有効であることが知られており、ダングリングボンドを低減する一手法として、フッ素をダングリングボンドに結合させる方法がある。具体的には、イオン注入法によって、増幅トランジスタＡＴｒを含むイメージセンサにフッ素を導入することが考えられる。
ところが、本発明者による検討の結果、イメージセンサにフッ素を導入する形態のうち、特に、増幅トランジスタＡＴｒのゲート電極ＧＥ１にフッ素を導入する形態が、増幅トランジスタＡＴｒのゲート絶縁膜ＧＯＸに存在するダングリングボンドを減らす観点から最も有効であるという知見を得た。すなわち、イメージセンサにフッ素を導入する形態には、例えば、増幅トランジスタＡＴｒのソース領域ＳＲ１やドレイン領域ＤＲ１といった半導体基板１Ｓの内部にフッ素を導入することも考えられる。しかし、このようなフッ素の導入形態よりも、増幅トランジスタＡＴｒのゲート電極ＧＥ１にフッ素を導入する形態の方が増幅トランジスタＡＴｒのゲート絶縁膜ＧＯＸに存在するダングリングボンドを有効に減らすことができるのである。
図１１は、増幅トランジスタＡＴｒのゲート絶縁膜ＧＯＸに存在するダングリングボンドにフッ素が結合する様子を模式的に示す図である。図１１に示すように、増幅トランジスタＡＴｒのゲート電極ＧＥ１と半導体基板１Ｓの内部の両方にフッ素を導入する場合を考える。この場合、図１１に示すように、ゲート絶縁膜ＧＯＸに存在するダングリングボンドＤＢは、ゲート電極ＧＥ１に導入されたフッ素と結合しやすい傾向があると想定される。なぜなら、ゲート電極ＧＥ１に導入されたフッ素は、ゲート絶縁膜ＧＯＸに形成されているダングリングボンドＤＢまで移動する拡散距離が、半導体基板１Ｓの内部に導入されたフッ素よりも短いと考えられるからである。さらには、ゲート電極ＧＥ１に導入されたフッ素の拡散方向は、ゲート絶縁膜ＧＯＸが存在する下方向が主体的になると考えられるのに対し、半導体基板１Ｓの内部に導入されたフッ素の拡散方向には、左右方向や下方向が存在し、チャネル領域側に拡散する確率が低くなると考えられるからである。つまり、ゲート電極ＧＥ１に導入されたフッ素は、ゲート絶縁膜ＧＯＸに形成されているダングリングボンドＤＢへの拡散距離が短い点と、ゲート絶縁膜ＧＯＸが存在する方向への拡散方向が主体的になる点との相乗効果によって、増幅トランジスタＡＴｒのゲート絶縁膜ＧＯＸに存在するダングリングボンドＤＢと結合しやすい傾向があると考えることができる。この結果、増幅トランジスタＡＴｒのゲート絶縁膜ＧＯＸに存在するダングリングボンドを減らす観点から、増幅トランジスタＡＴｒのゲート電極ＧＥ１にフッ素を導入する形態が有用であることわかる。言い換えれば、ゲート電極ＧＥ１に導入されたフッ素は、半導体基板１Ｓの内部に導入されたフッ素よりも、ゲート絶縁膜ＧＯＸに形成されたダングリングボンドＤＢと結合しやすく、ダングリングボンドＤＢを減らすことに大きく寄与するということができる。したがって、増幅トランジスタＡＴｒのゲート絶縁膜ＧＯＸに存在するダングリングボンドを減らすことにより、増幅トランジスタＡＴｒの１／ｆノイズを低減して、最終的に、イメージセンサのベースラインノイズを低減する観点からは、半導体基板１Ｓの内部にフッ素を導入する必要はなく、増幅トランジスタＡＴｒのゲート電極ＧＥ１にフッ素を導入することで充分に実現できるのである。さらに言えば、特に、チャネル領域と平面的に重なるダングリングボンドＤＢが問題となることから、イメージセンサのベースラインノイズを低減するためには、少なくとも、増幅トランジスタＡＴｒのゲート電極ＧＥ１のうちのチャネル領域ＣＨと重なる重複部分にフッ素を導入すれば充分なのである。このことから、本実施の形態１では、増幅トランジスタＡＴｒのゲート電極ＧＥ１のうちのチャネル領域ＣＨと重なる重複部分にフッ素を導入し、かつ、半導体基板１Ｓ内にフッ素を導入しないように構成している。
このような本実施の形態１における特徴構成によれば、さらなる利点も得ることができる。以下に、この点について説明する。例えば、フッ素の導入には、イオン注入法が使用されるが、フッ素を含むイオンビームに含まれている汚染物質（コンタミネーション）による悪影響が懸念される。すなわち、図１１に示すように、フッ素を含むイオンビームには、例えば、タングステン（Ｗ）に代表される汚染物質が含まれており、タングステン（Ｗ）に代表される金属原子が半導体基板１Ｓ内に混入すると、イメージセンサの暗時白点数や暗電流が増加するおそれがある。これは、半導体基板１Ｓに入り込んだ金属原子が拡散することにより、光電変換部として機能するフォトダイオードに到達して欠陥準位が生成されることに起因すると考えられている。すなわち、欠陥準位が生成されると、フォトダイオードにおいて、この欠陥準位を介したリーク電流が増加し、このリーク電流の増加が暗時白点数や暗電流の増加に繋がると考えられる。
したがって、暗時白点数や暗電流の増加を抑制する観点からは、半導体基板１Ｓの内部にフッ素を導入しないことが望ましいのである。この点に関し、イメージセンサのベースラインノイズを低減するためには、イメージセンサにフッ素を導入することが有用である。このことから、イメージセンサのベースラインノイズを低減することと、暗時白点数や暗電流の増加を抑制することとは、フッ素の導入の観点から一見トレードオフの関係があるように思える。ところが、上述したように、本実施の形態１では、イメージセンサのベースラインノイズを低減するためには、半導体基板１Ｓの内部にフッ素を導入する必要はなく、少なくとも、増幅トランジスタＡＴｒのゲート電極ＧＥ１のうちのチャネル領域ＣＨと重なる重複部分にフッ素を導入すれば充分であるという知見を得ている。つまり、イメージセンサのベースラインノイズを低減するためには、増幅トランジスタＡＴｒのゲート電極ＧＥ１のうちのチャネル領域ＣＨと重なる重複部分にフッ素を導入するだけでよく、半導体基板１Ｓの内部にフッ素を導入する必要はないのである。したがって、本実施の形態１における特徴構成によれば、半導体基板１Ｓの内部にフッ素を導入しないことから、フッ素を導入する際に混入する汚染物質に起因した暗時白点数や暗電流の増加を抑制することができるのである。すなわち、増幅トランジスタＡＴｒのゲート電極ＧＥ１のうちのチャネル領域ＣＨと重なる重複部分にフッ素を導入し、かつ、半導体基板１Ｓ内にフッ素を導入しないという本実施の形態１の特徴構成によれば、イメージセンサのベースラインノイズを低減することと、暗時白点数や暗電流の増加を抑制することとを両立することができるという顕著な効果を得ることができるのである。この結果、本実施の形態１によれば、イメージセンサの性能向上を図ることができる。
なお、本実施の形態１においては、増幅トランジスタＡＴｒのゲート電極ＧＥ１のうちのチャネル領域ＣＨと重なる重複部分にフッ素を導入している。ただし、この場合であっても、ゲート電極ＧＥ１に導入されたフッ素は、半導体基板１Ｓの内部にまで拡散するとは考えにくいことから、本実施の形態１によれば、半導体基板１Ｓに入り込んだ金属原子が拡散することにより、光電変換部として機能するフォトダイオードにまで到達して、暗時白点数や暗電流の増加を招くことはほとんどないのである。少なくとも、本実施の形態１における特徴構成によれば、半導体基板１Ｓの内部にフッ素を導入する構成よりは、暗時白点数や暗電流の増加を抑制することができると考えられるため、本実施の形態１の特徴構成によれば、半導体基板１Ｓの内部にフッ素を導入する構成よりも性能向上を図ることができる。
＜フッ素注入工程の挿入時期における効果の差異＞
本実施の形態１におけるイメージセンサは、上記のように構成されており、以下に、その製造方法について説明するが、本発明者の検討の結果、フッ素注入工程の挿入時期によって、増幅トランジスタの１／ｆノイズの低減効果に差があることが判明したので、まず、この点について説明する。
図１２は、イメージセンサに含まれる増幅トランジスタの製造工程の流れを説明するフローチャートである。以下に、このフローチャートに基づいて、増幅トランジスタの製造工程について簡単に説明する。
最初に、半導体基板の主面側（表面側）に素子分離領域を形成した後（Ｓ１０１）、半導体基板内にｐ型ウェルを形成する（Ｓ１０２）。次に、半導体基板の主面上にゲート絶縁膜を形成し（Ｓ１０３）、このゲート絶縁膜上に第１導体膜を形成する（Ｓ１０４）。続いて、フォトリソグラフィ技術およびエッチング技術を使用して、第１導体膜を加工することにより、ゲート電極を形成する（Ｓ１０５）。そして、ゲート電極に整合するように、半導体基板内に低濃度不純物拡散領域を形成する（Ｓ１０６）。その後、ゲート電極の両側の側壁にサイドウォールスペーサを形成し（Ｓ１０７）、このサイドウォールスペーサに整合するように高濃度不純物拡散領域を形成する（Ｓ１０８）。続いて、活性化アニールを実施した後（Ｓ１０９）、ゲート電極の表面、および、高濃度不純物拡散領域の表面にシリサイド膜を形成する（Ｓ１１０）。このようにして、増幅トランジスタを製造することができる。
ここで、本実施の形態１では、増幅トランジスタのゲート電極のうちのチャネル領域と平面的に重なる重複部分にフッ素を注入する点に特徴点があるが、上述した増幅トランジスタの製造工程において、フッ素注入工程の挿入時期を変える検討を行なった。
具体的に、本発明者は、図１２において、第１導体膜の形成工程（Ｓ１０４）とゲート電極の形成工程（Ｓ１０５）との間にフッ素注入工程を導入する場合（フッ素注入工程１）と、ゲート電極の形成工程（Ｓ１０５）と低濃度不純物拡散領域の形成工程（Ｓ１０６）との間にフッ素注入工程を導入する場合（フッ素注入工程２）とを検討した。さらに、図１２において、本発明者は、サイドウォールスペーサの形成工程（Ｓ１０７）と高濃度不純物拡散領域の形成工程（Ｓ１０８）との間にフッ素注入工程を導入する場合（フッ素注入工程３）も検討した。このとき、フッ素の注入条件は、フッ素注入工程１〜フッ素注入工程３で同一条件であり、例えば、フッ素の注入エネルギーが１０ｋｅＶ、ドーズ量が３×１０１５／ｃｍ２である。
図１３は、上述した検討結果を示すグラフである。図１３において、縦軸は、増幅トランジスタの１／ｆノイズのノイズパワーを示しており、このノイズパワーは、フッ素注入なしのノイズパワーを１とした場合の相対値で示されている。一方、横軸には、フッ素注入なし、および、フッ素注入工程１〜フッ素注入工程３のそれぞれが示されている。
図１３に示すように、フッ素注入工程１では、フッ素注入なしの場合に比べて、増幅トランジスタのノイズパワーが４６％減少しており、フッ素注入工程２では、フッ素注入なしの場合に比べて、増幅トランジスタのノイズパワーが４８％減少していることがわかる。さらに、フッ素注入工程３では、フッ素注入なしの場合に比べて、増幅トランジスタのノイズパワーが６９％減少していることがわかる。
したがって、フッ素注入工程の挿入時期に関わらず、増幅トランジスタのゲート電極のうちのチャネル領域と平面的に重なる重複部分にフッ素を注入する場合、増幅トランジスタのゲート電極にフッ素を注入しない場合に比べて、増幅トランジスタのノイズパワーを低減できることがわかる。すなわち、増幅トランジスタのゲート電極にフッ素を注入する構成は、増幅トランジスタの１／ｆノイズを低減して、最終的に、イメージセンサのベースラインノイズを低減する観点から有用であることがわかる。
そして、図１３に示すように、フッ素注入工程の挿入時期によって、増幅トランジスタの１／ｆノイズの低減効果に差があることもわかる。つまり、フッ素注入工程１〜フッ素注入工程３のいずれの挿入時期においても、フッ素注入なしの場合に比べて、増幅トランジスタのノイズパワーを低減できるが、特に、フッ素注入工程３においては、増幅トランジスタのノイズパワーの低減効果が最も大きくなることがわかる。このため、増幅トランジスタのノイズパワーを低減する観点からは、フッ素注入工程３で示される挿入時期でフッ素の注入を実施する構成が最も望ましいことがわかる。
ただし、図１３に示すように、例えば、フッ素注入工程１やフッ素注入工程２で示される挿入時期でフッ素の注入を実施する構成においても、フッ素注入なしの場合に比べて、増幅トランジスタのノイズパワーを低減できる。
このことから、増幅トランジスタのゲート電極のうちのチャネル領域と平面的に重なる重複部分にフッ素を注入するという本実施の形態１における技術的思想は、フッ素注入工程の挿入時期に関わらず有用であるといえる。ただし、フッ素注入工程３で示される挿入時期でフッ素の注入を実施する構成は、増幅トランジスタのノイズパワーの低減効果が最も大きくなるため、増幅トランジスタのノイズパワーを低減する観点から最も望ましい構成であるということができる。
＜増幅トランジスタの製造工程＞
そこで、以下では、フッ素注入工程３で示される挿入時期でフッ素の注入を実施する構成を例に挙げて、本実施の形態１における増幅トランジスタの製造工程について、図面を参照しながら説明することにする。
まず、図１４に示すように、ホウ素（Ｂ）などのｐ型不純物を導入したシリコン単結晶よりなる半導体基板１Ｓを用意する。このとき、半導体基板１Ｓは、略円盤形状をした半導体ウェハの状態になっている。そして、半導体基板１Ｓの主面側（表面側）に素子間を分離する素子分離領域ＳＴＩを形成する。素子分離領域ＳＴＩは、素子が互いに干渉しないようにするために設けられる。この素子分離領域ＳＴＩは、例えばＬＯＣＯＳ（local Oxidation of silicon）法やＳＴＩ（shallow trench isolation）法を用いて形成することができる。例えば、ＳＴＩ法では、以下のようにして素子分離領域ＳＴＩを形成している。すなわち、半導体基板１Ｓにフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板上に酸化シリコン膜を形成し、その後、化学的機械的研磨法（ＣＭＰ；chemical mechanical polishing）により、半導体基板上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域ＳＴＩを形成することができる。
次に、素子分離領域ＳＴＩで分離された活性領域に不純物を導入してｐ型ウェルＰＷＬを形成する。ｐ型ウェルＰＷＬは、例えば、ホウ素などのｐ型不純物をイオン注入法により半導体基板１Ｓに導入することで形成される。
続いて、ｐ型ウェルＰＷＬの表面領域にチャネル形成用の半導体領域（図示せず）を形成する。このチャネル形成用の半導体領域は、チャネルを形成するしきい値電圧を調整するために形成される。
次に、図１５に示すように、半導体基板１Ｓ上にゲート絶縁膜ＧＯＸを形成する。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成され、例えば熱酸化法を使用して形成することができる。ただし、ゲート絶縁膜ＧＯＸは、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、ゲート絶縁膜ＧＯＸを酸窒化シリコン膜（ＳｉＯＮ）としてもよい。すなわち、ゲート絶縁膜ＧＯＸに窒素を導入させる構造としてもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減する効果が高い。したがって、ゲート絶縁膜ＧＯＸのホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通しにくい。このため、ゲート絶縁膜ＧＯＸに酸窒化シリコン膜を用いることにより、ゲート電極中の不純物が半導体基板１Ｓ側に拡散することに起因するしきい値電圧の変動を抑制することができる。酸窒化シリコン膜を形成するのは、例えば、半導体基板１ＳをＮＯ、ＮＯ２またはＮＨ３といった窒素を含む雰囲気中で熱処理すればよい。また、半導体基板１Ｓの表面に酸化シリコン膜からなるゲート絶縁膜ＧＯＸを形成した後、窒素を含む雰囲気中で半導体基板１Ｓを熱処理し、ゲート絶縁膜ＧＯＸに窒素を導入させることによっても同様の効果を得ることができる。
また、ゲート絶縁膜ＧＯＸは、例えば酸化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。例えば、窒化シリコン膜よりも誘電率の高い高誘電率膜として、ハフニウム酸化物の一つである酸化ハフニウム膜（ＨｆＯ２膜）を使用することができる。また、酸化ハフニウム膜にアルミニウムを添加したＨｆＡｌＯ膜を使用してもよい。さらに、酸化ハフニウム膜に変えて、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＡｌＯ膜のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。
次に、図１６に示すように、ゲート絶縁膜ＧＯＸ上にポリシリコン膜ＰＦ１を形成する。ポリシリコン膜ＰＦ１は、例えば、ＣＶＤ法を使用して形成することができる。その後、フォトリソグラフィ技術およびイオン注入法を使用して、ポリシリコン膜ＰＦ１中にリンや砒素などのｎ型不純物を導入する。
その後、図１７に示すように、フォトリソグラフィ技術およびエッチング技術を使用して、ポリシリコン膜ＰＦ１を加工することにより、ゲート電極ＧＥ１を形成する。ここで、ゲート電極ＧＥ１を構成するポリシリコン膜ＰＦ１中にｎ型不純物が導入されている。このため、ゲート電極ＧＥ１の仕事関数値をシリコンの伝導帯近傍（４．１５ｅＶ）の値にすることができるので、ｎチャネル型ＭＩＳＦＥＴからなる増幅トランジスタのしきい値電圧を低減することができる。なお、図示はしていないが、例えば、この段階で、複数の画素のそれぞれにおいて、光電変換部として機能するフォトダイオードのｐｎ接合を形成するためのイオン注入が行なわれる。
続いて、図１８に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、ゲート電極ＧＥ１に整合した浅い低濃度不純物拡散領域ＥＸ１を形成する。この浅い低濃度不純物拡散領域ＥＸ１は、ｎ型半導体領域である。
次に、図１９に示すように、半導体基板１Ｓ上に酸化シリコン膜を形成する。酸化シリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜を異方性エッチングすることにより、サイドウォールスペーサＳＷをゲート電極ＧＥ１の両側の側壁に形成する。サイドウォールスペーサＳＷは、例えば、酸化シリコン膜の単層膜から形成されるが、これに限らず、窒化シリコン膜や酸窒化シリコン膜を使用してもよい。また、窒化シリコン膜、酸化シリコン膜および酸窒化シリコン膜のいずれかを組み合わせた積層膜からなるサイドウォールスペーサＳＷを形成してもよい。
続いて、図２０に示すように、ゲート電極ＧＥ１を形成した半導体基板１Ｓ上にレジスト膜ＦＲ１を形成した後、フォトリソグラフィ技術を使用することにより、レジスト膜ＦＲ１をパターニングする。レジスト膜ＦＲ１のパターニングは、図２０に示すように、ゲート電極ＧＥ１上を開口する開口部ＯＰ１を形成するように行なわれる。さらに詳細には、図９に示す領域ＡＲを開口するように行なわれる。つまり、レジスト膜ＦＲ１のパターニングは、ゲート電極ＧＥ１のうちのチャネル領域と平面的に重なる重複部分を開口するように行なわれる。
そして、図２０に示すように、開口部ＯＰ１を形成したレジスト膜ＦＲ１をマスクにしたイオン注入法により、開口部ＯＰ１から露出するゲート電極ＧＥ１の内部にフッ素を注入する。このときのフッ素の注入条件は、例えば、注入エネルギーが３ｋｅＶ〜５０ｋｅＶ、ドーズ量が１×１０１４／ｃｍ２〜１×１０１６／ｃｍ２である。これにより、本実施の形態１によれば、増幅トランジスタのゲート電極ＧＥ１のうちのチャネル領域と平面的に重なる重複部分にフッ素を注入することができる。
一方、本実施の形態１では、図２０に示すように、開口部ＯＰ１以外の領域は、レジスト膜ＦＲ１で覆われている。この結果、レジスト膜ＦＲ１で覆われている半導体基板１Ｓの内部には、フッ素が注入されない。特に、イオン注入法でフッ素を注入する場合、汚染物質として、例えば、タングステンが含まれているが、フッ素およびタングステンは、レジスト膜ＦＲ１で覆われている半導体基板１Ｓの内部には注入されない。さらに、開口部ＯＰ１からゲート電極ＧＥ１にもタングステンが注入されるおそれがあるが、ゲート電極ＧＥ１に注入されたタングステンは、半導体基板１Ｓの内部にまで拡散しないと考えられる。このことから、本実施の形態１によれば、フッ素およびタングステンは、半導体基板１Ｓの内部にまで注入されないと考えられる。この結果、本実施の形態１によれば、半導体基板１Ｓの内部にフッ素が導入されないことから、フッ素を導入する際に混入するタングステンに起因した暗時白点数や暗電流の増加を抑制することができる。
なお、図２０に示すように、開口部ＯＰ１の幅をゲート電極ＧＥ１の幅（ゲート長方向の幅）と同じ大きさにした場合、マスクの合わせずれに起因する開口部ＯＰ１の位置ずれによって、ゲート電極ＧＥ１に注入される実効的なフッ素の注入量が変化するおそれがある。ただし、この場合であっても、複数の画素のそれぞれに含まれる増幅トランジスタの１／ｆノイズ特性は、もともとバラツキが大きく、開口部ＯＰ１の位置ずれに起因するフッ素の注入量の多少の変化は問題として顕在化しないと考えられる。さらに、開口部ＯＰ１の位置ずれに起因するフッ素の注入量の変化の影響を小さくするには、例えば、予想される位置ずれの分だけ、予め開口部ＯＰ１の幅をゲート電極ＧＥ１の幅よりも小さくすることにより対応することができる。
続いて、レジスト膜ＦＲ１を除去した後、図２１に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、サイドウォールスペーサＳＷに整合した深い高濃度不純物拡散領域ＮＲ１を形成する。深い高濃度不純物拡散領域ＮＲ１は、ｎ型半導体領域である。この深い高濃度不純物拡散領域ＮＲ１と浅い低濃度不純物拡散領域ＥＸ１によってソース領域ＳＲ１が形成される。同様に、深い高濃度不純物拡散領域ＮＲ１と浅い低濃度不純物拡散領域ＥＸ１によってドレイン領域ＤＲ１が形成される。このようにソース領域ＳＲ１とドレイン領域ＤＲ１とを浅い低濃度不純物拡散領域ＥＸ１と深い高濃度不純物拡散領域ＮＲ１で形成することにより、ソース領域ＳＲ１およびドレイン領域ＤＲ１をＬＤＤ（Lightly Doped Drain）構造とすることができる。
このようにして、深い高濃度不純物拡散領域ＮＲ１を形成した後、半導体基板１Ｓに対して、１０００℃程度の熱処理を行なう。これにより、導入した不純物の活性化が行なわれる。このときの熱処理によって、ゲート電極ＧＥ１に注入されたフッ素も拡散してゲート絶縁膜ＧＯＸに到達する。このように本実施の形態１によれば、ソース領域ＳＲ１およびドレイン領域ＤＲ１に導入されている導電型不純物の活性化を行なう熱処理は、ゲート電極ＧＥ１に注入されているフッ素をゲート絶縁膜ＧＯＸに拡散させる熱処理も兼ねることになる。この結果、本実施の形態１によれば、上述した熱処理によって、ゲート絶縁膜ＧＯＸに存在するダングリングボンドをゲート電極ＧＥ１に注入したフッ素と結合させることができる。つまり、本実施の形態１によれば、ゲート絶縁膜ＧＯＸに存在するダングリングボンドを減らすことができる。これによって、本実施の形態１によれば、増幅トランジスタの１／ｆノイズを低減することができ、最終的に、イメージセンサのベースラインノイズを低減することができる。
以上のことから、本実施の形態１では、ゲート電極ＧＥ１のうちのチャネル領域と重なる重複部分にフッ素を導入し、かつ、半導体基板１Ｓ内にフッ素を導入しないことにより、イメージセンサのベースラインノイズを低減することと、暗時白点数や暗電流の増加を抑制することとを両立することができる。
その後、図２２に示すように、半導体基板１Ｓ上にコバルト膜を形成する。このとき、ゲート電極ＧＥ１に直接接するようにコバルト膜が形成される。同様に、深い高濃度不純物拡散領域ＮＲ１にもコバルト膜が直接接する。コバルト膜は、例えば、スパッタリング法を使用して形成することができる。そして、コバルト膜を形成した後、半導体基板１Ｓに対して熱処理を施すことにより、ゲート電極ＧＥ１を構成するポリシリコン膜ＰＦ１とコバルト膜を反応させて、コバルトシリサイド膜からなるシリサイド膜ＳＬ１を形成する。これにより、ゲート電極ＧＥ１は、ポリシリコン膜ＰＦ１とシリサイド膜ＳＬ１との積層構造となる。シリサイド膜ＳＬ１は、ゲート電極ＧＥ１の低抵抗化のために形成される。同様に、上述した熱処理により、深い高濃度不純物拡散領域ＮＲ１の表面においても、シリコンとコバルト膜が反応してコバルトシリサイド膜からなるシリサイド膜ＳＬ１が形成される。このため、ソース領域ＳＲ１およびドレイン領域ＤＲ１においても低抵抗化を図ることができる。そして、未反応のコバルト膜は半導体基板１Ｓ上から除去される。
なお、本実施の形態１では、コバルトシリサイド膜からなるシリサイド膜ＳＬ１を形成しているが、例えば、コバルトシリサイド膜に代えてニッケルシリサイド膜やチタンシリサイド膜やプラチナシリサイド膜からシリサイド膜ＳＬ１を形成してもよい。
以上のようにして、本実施の形態１における増幅トランジスタＡＴｒを製造することができる。その後、図２３に示すように、増幅トランジスタＡＴｒを形成した半導体基板１Ｓ上に、例えば、窒化シリコン膜からなる絶縁膜ＩＦ１を形成し、この絶縁膜ＩＦ１上に、例えば、酸化シリコン膜からなる絶縁膜ＩＦ２を形成する。これにより、絶縁膜ＩＦ１と絶縁膜ＩＦ２とからなる層間絶縁膜ＩＬ１を形成することができる。
次に、図２４に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ１を貫通して、ソース領域ＳＲ１あるいはドレイン領域ＤＲ１に達するコンタクトホールＣＮＴを形成する。
続いて、図２５に示すように、コンタクトホールＣＮＴの底面および内壁を含む層間絶縁膜ＩＬ１上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程でコンタクトホールＣＮＴに埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
続いて、コンタクトホールＣＮＴを埋め込むように、半導体基板１Ｓの主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、層間絶縁膜ＩＬ１上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法で除去することにより、プラグＰＬＧを形成する。
その後、図１０に示すように、層間絶縁膜ＩＬ１およびプラグＰＬＧ上に、薄い炭窒化シリコン膜と厚い酸化シリコン膜からなる層間絶縁膜ＩＬ２を形成する。続いて、フォトリソグラフィ技術およびエッチング技術を用いて、層間絶縁膜ＩＬ２のパターニングを行い、炭窒化シリコン膜をエッチングストッパとして酸化シリコン膜をエッチングする。続いて、炭窒化シリコン膜をエッチングすることで、層間絶縁膜ＩＬ２に配線溝を形成する。
続いて、配線溝内に窒化タンタルまたはタンタル等のバリアメタル膜を形成し、バリアメタル膜上に銅を主成分とする導電性膜をめっき法等によって形成する。その後、配線溝外部の銅膜とバリアメタル膜をＣＭＰ法等によって除去することにより、層間絶縁膜ＩＬ２に埋め込まれた配線Ｌ１が完成する。この後、配線Ｌ１の上層に多層配線を形成するが、ここでの説明は省略する。以上のようにして、本実施の形態１におけるイメージセンサの一部を構成する半導体装置を製造することができる。
＜変形例＞
上述した実施の形態１では、ソース領域ＳＲ１あるいはドレイン領域ＤＲ１の一部を構成する深い高濃度不純物拡散領域ＮＲ１を形成する前に、ゲート電極ＧＥ１のうちののチャネル領域と平面的に重なる重複部分にフッ素を注入する例について説明した。ただし、本実施の形態１における技術的思想は、これに限らず、例えば、本変形例に示すように、ソース領域ＳＲ１あるいはドレイン領域ＤＲ１の一部を構成する深い高濃度不純物拡散領域ＮＲ１を形成した後に、ゲート電極ＧＥ１のうちのチャネル領域と平面的に重なる重複部分にフッ素を注入してもよい。以下に、この工程について説明する。
図１４〜図１９に示す工程を経た後、図２６に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、サイドウォールスペーサＳＷに整合した深い高濃度不純物拡散領域ＮＲ１を形成する。
次に、図２７に示すように、ゲート電極ＧＥ１を形成した半導体基板１Ｓ上にレジスト膜ＦＲ１を形成した後、フォトリソグラフィ技術を使用することにより、レジスト膜ＦＲ１をパターニングする。レジスト膜ＦＲ１のパターニングは、ゲート電極ＧＥ１のうちのチャネル領域と平面的に重なる重複部分を開口する開口部ＯＰ１を形成するように行なわれる。
そして、開口部ＯＰ１を形成したレジスト膜ＦＲ１をマスクにしたイオン注入法により、開口部ＯＰ１から露出するゲート電極ＧＥ１の内部にフッ素を注入する。このときのフッ素の注入条件は、例えば、注入エネルギーが３ｋｅＶ〜５０ｋｅＶ、ドーズ量が１×１０１４／ｃｍ２〜１×１０１６／ｃｍ２である。これにより、本変形例によっても、増幅トランジスタのゲート電極ＧＥ１のうちのチャネル領域と平面的に重なる重複部分にフッ素を注入することができる。一方、本変形例においても、開口部ＯＰ１以外の領域は、レジスト膜ＦＲ１で覆われている。この結果、レジスト膜ＦＲ１で覆われている半導体基板１Ｓの内部には、フッ素およびタングステン（汚染物質）が注入されない。
続いて、半導体基板１Ｓに対して、１０００℃程度の熱処理を行なう。これにより、ソース領域ＳＲ１およびドレイン領域ＤＲ１に導入した不純物の活性化が行なわれる。このときの熱処理によって、ゲート電極ＧＥ１に注入されたフッ素も拡散してゲート絶縁膜ＧＯＸに到達する。このように本変形例においても、ソース領域ＳＲ１およびドレイン領域ＤＲ１に導入されている導電型不純物の活性化を行なう熱処理は、ゲート電極ＧＥ１に注入されているフッ素をゲート絶縁膜ＧＯＸに拡散させる熱処理も兼ねることになる。
以上のことから、本変形例でも、ゲート電極ＧＥ１のうちのチャネル領域と重なる重複部分にフッ素を導入し、かつ、半導体基板１Ｓ内にフッ素を導入しないことにより、イメージセンサのベースラインノイズを低減することと、暗時白点数や暗電流の増加を抑制することとを両立することができる。
上述した実施の形態１および変形例では、ソース領域ＳＲ１およびドレイン領域ＤＲ１に導入した不純物の活性化を行なう熱処理の直前工程で、ゲート電極ＧＥ１のうちのチャネル領域と平面的に重なる重複部分にフッ素を注入している。この場合、＜フッ素注入工程の挿入時期における効果の差異＞の欄で説明したように、増幅トランジスタのノイズパワーの低減効果が最も大きくなる。
ただし、実施の形態１における技術的思想は、これに限らず、図１２に示すフッ素注入工程１やフッ素注入工程２に示される挿入時期で、ゲート電極ＧＥ１のうちのチャネル領域と平面的に重なる重複部分にフッ素を注入してもよい。この場合は、増幅トランジスタのノイズパワーの低減効果が最も大きくならないが、この構成においても、フッ素注入工程１やフッ素注入工程２に示される挿入時期の直後に、高温の熱処理を新たに導入することにより、増幅トランジスタのノイズパワーの低減効果を大きくすることができる。つまり、増幅トランジスタのノイズパワーの低減効果は、高温の熱処理の直前工程でゲート電極ＧＥ１のうちのチャネル領域と平面的に重なる重複部分にフッ素を注入する構成を採用することが有用である。この観点から、図１２に示すフッ素注入工程１やフッ素注入工程２に示される挿入時期の直後に高温の熱処理を新たに導入することにより、増幅トランジスタのノイズパワーの低減効果を大きくすることができる。
（実施の形態２）
本実施の形態２では、層間絶縁膜を形成した後、ゲート電極のうちのチャネル領域と平面的に重なる重複部分にフッ素を注入する例について説明する。
まず、フッ素注入工程を挿入せずに、図１２に示すフローチャートに基づいて、半導体基板上に増幅トランジスタを形成する。その後、図２８に示すように、増幅トランジスタＡＴｒを形成した半導体基板１Ｓ上に、例えば、ＣＶＤ法を使用することにより、窒化シリコン膜からなる絶縁膜ＩＦ１と、絶縁膜ＩＦ１上に形成された酸化シリコン膜からなる絶縁膜ＩＦ２を形成する。これにより、絶縁膜ＩＦ１と絶縁膜ＩＦ２とからなる層間絶縁膜ＩＬ１を形成することができる。
ここで、図２８に示すように、本実施の形態２における増幅トランジスタＡＴｒでは、ソース領域ＳＲ１とドレイン領域ＤＲ１には、例えば、コバルトシリサイド膜からなるシリサイド膜ＳＬ１が形成されているが、ゲート電極ＧＥ１には、シリサイド膜ＳＬ１が形成されていない。これは、その後の工程で、ゲート電極ＧＥ１のうちのチャネル領域と平面的に重なる重複部分にフッ素を注入する際、シリサイド膜ＳＬ１によってフッ素が注入しにくくなるためである。したがって、本実施の形態２では、ゲート電極ＧＥ１全体にシリサイド膜ＳＬ１を形成しないのではなく、ゲート電極ＧＥ１のうちのチャネル領域と平面的に重なる重複部分にだけシリサイド膜ＳＬ１を形成しないことが望ましい。なぜなら、ゲート電極ＧＥ１のその他の部分にシリサイド膜ＳＬ１を形成することにより、ゲート電極ＧＥ１の低抵抗化を図ることができるとともに、ゲート電極ＧＥ１と接続するプラグとの接続抵抗を低減することができるからである。
次に、図２９に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、平面視において、ゲート電極ＧＥ１のうちのチャネル領域と重なる重複部分上に形成されている絶縁膜ＩＦ２を除去して、重複部分上の絶縁膜ＩＦ１を露出するように、層間絶縁膜ＩＬ１をパターニングする。つまり、図２９に示すように、ゲート電極ＧＥ１のうちのチャネル領域と重なる重複部分上に、絶縁膜ＩＦ１を底面に露出する開口部ＯＰ２を形成する。
その後、パターニングした層間絶縁膜ＩＬ１をマスクとして、ゲート電極ＧＥ１のうちのチャネル領域と重なる重複部分にフッ素を導入する。一方、本実施の形態２においては、開口部ＯＰ２以外の領域は、層間絶縁膜ＩＬ１で覆われている。この結果、層間絶縁膜ＩＬ１で覆われている半導体基板１Ｓの内部には、フッ素およびタングステン（汚染物質）が注入されない。特に、イオン注入法でフッ素を注入する場合、汚染物質として、例えば、タングステンが含まれているが、フッ素およびタングステンは、層間絶縁膜ＩＬ１で覆われている半導体基板１Ｓの内部には注入されない。さらに、開口部ＯＰ２からゲート電極ＧＥ１にもタングステンが注入されるおそれがあるが、ゲート電極ＧＥ１に注入されたタングステンは、半導体基板１Ｓの内部にまで拡散しないと考えられる。このことから、本実施の形態２によれば、フッ素およびタングステンは、半導体基板１Ｓの内部にまで注入されないと考えられる。この結果、本実施の形態２によれば、半導体基板１Ｓの内部にフッ素が導入されないことから、フッ素を導入する際に混入するタングステンに起因した暗時白点数や暗電流の増加を抑制することができる。
続いて、半導体基板１Ｓに対して、例えば、６５０℃程度の熱処理を行なう。これにより、ゲート電極ＧＥ１に注入されたフッ素が拡散してゲート絶縁膜ＧＯＸに到達する。この結果、本実施の形態２によれば、上述した熱処理によって、ゲート絶縁膜ＧＯＸに存在するダングリングボンドをゲート電極ＧＥ１に注入したフッ素と結合させることができる。つまり、本実施の形態２によれば、ゲート絶縁膜ＧＯＸに存在するダングリングボンドを減らすことができる。これによって、本実施の形態２によれば、増幅トランジスタの１／ｆノイズを低減することができ、最終的に、イメージセンサのベースラインノイズを低減することができる。
以上のことから、本実施の形態２においても、ゲート電極ＧＥ１のうちのチャネル領域と重なる重複部分にフッ素を導入し、かつ、半導体基板１Ｓ内にフッ素を導入しないことにより、イメージセンサのベースラインノイズを低減することと、暗時白点数や暗電流の増加を抑制することとを両立することができる。
その後、図３０に示すように、開口部ＯＰ２を形成した絶縁膜ＩＦ２上に、例えば、ＣＶＤ法を使用することにより、酸化シリコン膜からなる絶縁膜ＩＦ３を形成する。これにより、絶縁膜ＩＦ２に形成された開口部ＯＰ２は、絶縁膜ＩＦ３によって埋め込まれる。そして、例えば、ＣＭＰ法を使用することにより、絶縁膜ＩＦ３の表面を平坦化する。
これ以降の工程は、前記実施の形態１と同様である。以上のようにして、本実施の形態２におけるイメージセンサの一部を構成する半導体装置を製造することができる。
なお、フッ素を注入した後に実施する熱処理は、例えば、層間絶縁膜ＩＬ１にコンタクトホールを形成した後に行なうこともできる。この場合、コンタクトホールを形成する際に発生するエッチングダメージを熱処理によって回復できるという効果も得られる。
また、本実施の形態２では、図２９に示すように、層間絶縁膜ＩＬ１によって、半導体基板１Ｓの内部にフッ素およびタングステン（汚染物質）が注入されることを防止している。このように、本実施の形態２では、層間絶縁膜ＩＬ１にフッ素が導入されるが、層間絶縁膜ＩＬ１にフッ素を導入することにより、以下に示す利点も得られる。すなわち、層間絶縁膜ＩＬ１の一部は、酸化シリコン膜からなる絶縁膜ＩＦ２から構成されている。このとき、酸化シリコン膜にフッ素が導入されると、ＳｉＯＦ膜となり、このＳｉＯＦ膜は、酸化シリコン膜よりも誘電率が低くなる。つまり、本実施の形態２では、層間絶縁膜ＩＬ１がＳｉＯＦ膜という低誘電率膜から構成されることになる。この結果、本実施の形態２によれば、寄生容量を低減できるという効果も得ることができる。
＜変形例１＞
上述した実施の形態２では、例えば、図２９に示すように、層間絶縁膜ＩＬ１の一部を構成する絶縁膜ＩＦ２をエッチングすることにより、層間絶縁膜ＩＬ１に開口部ＯＰ２を形成する例について説明した。これに対し、例えば、図３１に示すように、ＣＭＰ法で層間絶縁膜ＩＬ１の表面を研磨することにより、ゲート電極ＧＥ１のうちのチャネル領域と重なる重複部分上の絶縁膜ＩＦ１を露出するように構成してもよい。
このように構成されている本変形例１では、ゲート電極ＧＥ１の全体上にわたって絶縁膜ＩＦ１が露出するため、ゲート電極ＧＥ１のうちのチャネル領域と重なる重複部分以外の部分を、例えば、レジスト膜で覆った後、上述した重複領域にフッ素を注入することになる。このように構成されている本変形例１においても、前記実施の形態２と同様の効果を得ることができる。ただし、図２９と図３１を見比べるとわかるように、本変形例１では、層間絶縁膜ＩＬ１の厚さが薄くなる。このため、半導体基板１Ｓの内部にフッ素およびタングステン（汚染物質）をなるべく注入させない観点からは、層間絶縁膜ＩＬ１の厚さが厚い状態でフッ素の注入を行なう実施の形態２の方が望ましいといえる。
＜変形例２＞
上述した実施の形態２では、例えば、図２９に示すように、開口部ＯＰ２の底面から絶縁膜ＩＦ１が露出するように、開口部ＯＰ２を形成する例について説明した。これに対し、例えば、図３２に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、平面視において、ゲート電極ＧＥ１のうちのチャネル領域と重なる重複部分上に形成されている絶縁膜ＩＦ２および絶縁膜ＩＦ１を除去して、重複部分上のゲート電極ＧＥ１を露出するように、層間絶縁膜ＩＬ１をパターニングしてもよい。つまり、図３２に示すように、ゲート電極ＧＥ１のうちのチャネル領域と重なる重複部分上を露出する開口部ＯＰ３を形成してもよい。この場合も、パターニングした層間絶縁膜ＩＬ１をマスクとして、ゲート電極ＧＥ１のうちのチャネル領域と重なる重複部分にフッ素を導入する。一方、本変形例２においても、開口部ＯＰ３以外の領域は、層間絶縁膜ＩＬ１で覆われている。この結果、層間絶縁膜ＩＬ１で覆われている半導体基板１Ｓの内部には、フッ素およびタングステン（汚染物質）が注入されない。これにより、本変形例２においても、実施の形態２と同様の効果を得ることができる。
なお、本変形例の利点としては、ゲート電極ＧＥ１のうちのチャネル領域と重なる重複部分が露出していることから、重複部分にフッ素を注入した後、例えば、コバルト膜を重複部分と直接接触するように形成し、その後、シリサイド化処理のための熱処理を加えることができる。これにより、本変形例２によれば、ゲート電極ＧＥ１のうちのチャネル領域と重なる重複部分にもシリサイド膜を形成することができる。これにより、本変形例２によれば、実施の形態２よりも、ゲート電極ＧＥ１のさらなる低抵抗化を図ることができる。特に、本変形例２によれば、このシリサイド化処理のための熱処理によって、ゲート電極ＧＥ１に注入されているフッ素をゲート絶縁膜ＧＯＸに拡散させることもできる。
（実施の形態３）
前記実施の形態１では、画素の構成要素である増幅トランジスタにおいて、ゲート電極のうちのチャネル領域と重なる重複部分にフッ素を導入し、かつ、半導体基板内にフッ素を導入しない構成例について説明した。本実施の形態３では、さらに、周辺回路を構成するｐチャネル型電界効果トランジスタにおいても、ゲート電極のうちのチャネル領域と重なる重複部分にフッ素を導入し、かつ、半導体基板内にフッ素を導入しない構成例について説明する。
図３３は、本実施の形態３におけるイメージセンサが形成されている半導体チップＣＨＰの模式的な構成を示す平面図である。図３３に示すように、本実施の形態３における半導体チップＣＨＰには、複数の画素が行列状に配置された画素アレイ領域ＰＸＬＲと、画素アレイ領域ＰＸＬＲを囲むように配置された周辺回路領域ＰＥＲが存在する。この周辺回路領域ＰＥＲには、画素アレイ領域ＰＸＬＲに形成されている複数の画素を制御する周辺回路が形成されており、この周辺回路には、例えば、ｎチャネル型電界効果トランジスタや、ｐチャネル型電界効果トランジスタが含まれている。
図３４は、図３３に示す画素アレイ領域ＰＸＬＲの複数の画素のそれぞれに形成されている増幅トランジスタＡＴｒの断面構成と、図３３に示す周辺回路領域ＰＥＲの周辺回路に形成されているｐチャネル型電界効果トランジスタＱ２の断面構成を示す図である。図３４において、増幅トランジスタＡＴｒの断面構成は、前記実施の形態１と同様である（図１０参照）。
以下では、まず、ｐチャネル型電界効果トランジスタＱ２の断面構成について説明する。図３４において、半導体基板１Ｓの主面側（表面側）には、複数の素子分離領域ＳＴＩが形成されており、これらの素子分離領域ＳＴＩで区画されたアクティブ領域にｎ型半導体領域であるｎ型ウェルＮＷＬが形成されている。ｎ型ウェルＮＷＬには、互いに離間するように、ｐ型半導体領域であるソース領域ＳＲ２と、ｐ型半導体領域であるドレイン領域ＤＲ２とが形成されている。そして、互いに離間して形成されたソース領域ＳＲ２とドレイン領域ＤＲ２とに挟まれるように、ｎ型半導体領域であるチャネル領域ＣＨが形成されている。
チャネル領域ＣＨ上には、例えば、酸化シリコン膜や、酸化シリコン膜よりも誘電率の高い高誘電率膜からなるゲート絶縁膜ＧＯＸが形成されており、このゲート絶縁膜ＧＯＸ上にゲート電極ＧＥ２が形成されている。このゲート電極ＧＥ２は、例えば、ポリシリコン膜ＰＦ２とシリサイド膜ＳＬ１から構成されている。シリサイド膜ＳＬ１は、例えば、ニッケルプラチナシリサイド膜、ニッケルシリサイド膜、チタンシリサイド膜、コバルトシリサイド膜、あるいは、プラチナシリサイド膜などから形成することができる。
ゲート電極ＧＥ２の両側の側壁には、例えば、酸化シリコン膜からなるサイドウォールスペーサＳＷが形成されている。そして、ソース領域ＳＲ２は、ゲート電極ＧＥ２に整合して形成された低濃度不純物拡散領域ＥＸ２と、サイドウォールスペーサＳＷに整合して形成された高濃度不純物拡散領域ＰＲ１と、高濃度不純物拡散領域ＰＲ１の表面に形成されたシリサイド膜ＳＬ１から構成されている。同様に、ドレイン領域ＤＲ２は、ゲート電極ＧＥ２に整合して形成された低濃度不純物拡散領域ＥＸ２と、サイドウォールスペーサＳＷに整合して形成された高濃度不純物拡散領域ＰＲ１と、高濃度不純物拡散領域ＰＲ１の表面に形成されたシリサイド膜ＳＬ１から構成されている。
本実施の形態３におけるｐチャネル型電界効果トランジスタＱ２は、上記のように構成されており、このｐチャネル型電界効果トランジスタＱ２を覆うように、例えば、窒化シリコン膜からなる絶縁膜ＩＦ１が形成され、この絶縁膜ＩＦ１上に、例えば、酸化シリコン膜からなる絶縁膜ＩＦ２が形成されている。これらの絶縁膜ＩＦ１と絶縁膜ＩＦ２とにより、層間絶縁膜ＩＬ１が形成される。そして、層間絶縁膜ＩＬ１には、層間絶縁膜ＩＬ１を貫通して、ソース領域ＳＲ２、あるいは、ドレイン領域ＤＲ２に達するコンタクトホールＣＮＴが形成され、このコンタクトホールＣＮＴを埋め込むようにプラグＰＬＧが形成されている。プラグＰＬＧは、例えば、コンタクトホールＣＮＴの内壁に形成されたチタン／窒化チタン膜と、コンタクトホールＣＮＴを埋め込むタングステン膜とから構成することができる。
プラグＰＬＧを形成した層間絶縁膜ＩＬ１上には、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ２が形成されており、この層間絶縁膜ＩＬ２に配線Ｌ１が形成されている。この配線Ｌ１は、プラグＰＬＧと電気的に接続されるように形成される。さらに、この配線Ｌ１の上方には、多層配線構造が形成されるが、その説明は省略する。以上のようにして、周辺回路領域ＰＥＲにおいては、半導体基板１Ｓ上にｐチャネル型電界効果トランジスタＱ２が形成され、このｐチャネル型電界効果トランジスタＱ２の上方に配線Ｌ１が形成されていることになる。
ここで、本実施の形態３では、周辺回路領域ＰＥＲに形成されている周辺回路に含まれるｐチャネル型電界効果トランジスタＱ２に着目する。そして、このｐチャネル型電界効果トランジスタＱ２において、ゲート電極ＧＥ２のうちのチャネル領域ＣＨと重なる重複部分にフッ素を導入し、かつ、半導体基板１Ｓ内にフッ素を導入しないという構成を採用している点に、本実施の形態３の特徴点がある。
以下に、本実施の形態３による利点について説明する。例えば、ｐチャネル型電界効果トランジスタでは、ＮＢＴＩ（Negative Bias Temperature Instability）と呼ばれる劣化現象が生じることが知られている。この「ＮＢＴＩ」とは、ｐチャネル型電界効果トランジスタのゲート電極に対して、半導体基板の電位が負の状態で、半導体チップの温度が高くなると、ｐチャネル型電界効果トランジスタのしきい値電圧の絶対値が次第に大きくなっていく現象である。この結果、「ＮＢＴＩ」によって、ｐチャネル型電界効果トランジスタの速度は時間が経つにつれて遅くなるという劣化現象が生じることになる。この「ＮＢＴＩ」は、微細化に伴って、ｐチャネル型電界効果トランジスタの内部の電界強度が大きくになるにつれて顕在化してきている。この「ＮＢＴＩ」は、界面準位の増加とゲート絶縁膜中の正のチャージの増加が原因と考えられている。
具体的に「ＮＢＴＩ」のメカニズムは、以下のように考えられている。ゲート絶縁膜（ＳｉＯ２）と半導体基板（Ｓｉ）の界面に存在するダングリングボンドは、水素により不活性化されてＳｉ−Ｈとして存在するが、高温および高バイアスのストレスと正孔（ホール）の存在によって、Ｓｉ−Ｈは電気化学反応を起こし、水素を開放する。この際、ダングリングボンドは界面準位となり、水素はゲート絶縁膜中へと拡散する。この結果、ゲート絶縁膜中を拡散する水素の一部がゲート絶縁膜中の欠陥と結びついてトラップを形成する。このような界面準位の増加やゲート絶縁膜中のトラップに起因したチャージがしきい値電圧の絶対値の上昇に結びついていると考えられている。
そして、「ＮＢＴＩ」を改善するには、ダングリングボンドにフッ素を結合させることが有効であることが知られている。すなわち、ダングリングボンドにフッ素を結合させるという構成は、前記実施の形態１で説明したように、増幅トランジスタＡＴｒの１／ｆノイズを低減する観点から有効であるだけでなく、ｐチャネル型電界効果トランジスタＱ２の「ＮＢＴＩ」を改善する観点からも有効なのである。
そこで、本実施の形態３では、ｐチャネル型電界効果トランジスタＱ２において、ゲート電極ＧＥ２のうちのチャネル領域ＣＨと重なる重複部分にフッ素を導入し、かつ、半導体基板１Ｓ内にフッ素を導入しないという構成を採用している。このとき、半導体基板１Ｓ内にフッ素を導入しない理由は、本実施の形態３におけるｐチャネル型電界効果トランジスタＱ２がイメージセンサの周辺回路に形成されていることを前提としているため、半導体基板１Ｓ内にフッ素を導入すると、同時に、汚染物質であるタングステンも混入することになる。そして、このタングステンが半導体チップＣＨＰの周辺回路領域ＰＥＲから画素アレイ領域ＰＸＬＲに拡散することにより、暗時白点数や暗電流の増加が懸念されるからである。さらに、前記実施の形態１と同様のメカニズムによって、ゲート電極ＧＥ２に導入されたフッ素は、半導体基板１Ｓの内部に導入されたフッ素よりも、ゲート絶縁膜ＧＯＸに形成されたダングリングボンドと結合しやすく、ダングリングボンドを減らすことに大きく寄与すると考えられるからである。以上のことから、本実施の形態３によれば、前記実施の形態１と同様に、イメージセンサのベースラインノイズを低減することと、暗時白点数や暗電流の増加を抑制することとを両立することができるとともに、周辺回路に含まれるｐチャネル型電界効果トランジスタＱ２の「ＮＢＴＩ」を改善することができる。この結果、本実施の形態３におけるイメージセンサによれば、信頼性向上を図ることができるとともに性能向上を図ることができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
前記実施の形態では、半導体基板の撮像領域に形成された複数の画素を備え、これらの複数の画素のそれぞれに増幅トランジスタが設けられているイメージセンサについて説明したが、前記実施の形態における技術的思想は、これに限らず、例えば、撮像領域に含まれる複数の画素のうちの任意数の画素で増幅トランジスタを共有する構成のイメージセンサにも適用することができる。
１Ｓ 半導体基板
ＡＲ 領域
ＡＲＦ 反射防止膜
ＡＴｒ 増幅トランジスタ
ＣＡＰ キャップ絶縁膜
ＣＦ カラーフィルタ
ＣＨ チャネル領域
ＣＮＴ コンタクトホール
ＤＢ ダングリングボンド
ＤＲ１ ドレイン領域
ＤＲ２ ドレイン領域
ｅ 電子
ＥＸ１ 低濃度不純物拡散領域
ＥＸ２ 低濃度不純物拡散領域
ＦＲ１ レジスト膜
ＧＥ１ ゲート電極
ＧＥ２ ゲート電極
ＧＯＸ ゲート絶縁膜
ｈ 正孔
ＩＦ１ 絶縁膜
ＩＦ２ 絶縁膜
ＩＦ３ 絶縁膜
ＩＬ１ 層間絶縁膜
ＩＬ２ 層間絶縁膜
ＩＬ３ 層間絶縁膜
ＩＬ４ 層間絶縁膜
ＩＳ イメージセンサ
Ｌ レンズ
ＬＰＲ 光透過部
Ｌ１ 配線
Ｌ２ 配線
ＮＲ ｎ＋型半導体領域
ＮＲ１ 高濃度不純物拡散領域
ＮＷＬ ｎ型ウェル
ＯＬ マイクロレンズ
ＯＰ１ 開口部
ＯＰ２ 開口部
ＯＰ３ 開口部
ＯＳＬ 出力信号線
ＰＤ フォトダイオード
ＰＥＲ 周辺回路領域
ＰＦ１ ポリシリコン膜
ＰＦ２ ポリシリコン膜
ＰＬＧ プラグ
ＰＲ ｐ＋型半導体領域
ＰＲ１ 高濃度不純物拡散領域
ＰＷＬ ｐ型ウェル
ＰＸＬＲ 画素アレイ領域
Ｑ 転送トランジスタ
ＲＣ 受光面
ＲＴｒ リセットトランジスタ
ＳＬ１ シリサイド膜
ＳＲ１ ソース領域
ＳＲ２ ソース領域
ＳＴＩ 素子分離領域
ＳＴｒ 選択トランジスタ
ＳＷ サイドウォールスペーサ
ＳＺ 遮光帯
ＶＧ 逆方向電圧

Claims (16)

  1. 複数の画素が形成された撮像領域を有する半導体基板を備え、
    前記撮像領域には、
    （ａ）入射光を電荷に変換する光電変換部、
    （ｂ）前記電荷に基づく電気信号を増幅する増幅トランジスタ、
    が形成され、
    前記増幅トランジスタは、
    （ｂ１）前記半導体基板内に離間して形成されたソース領域およびドレイン領域、
    （ｂ２）前記ソース領域と前記ドレイン領域とに挟まれたチャネル領域、
    （ｂ３）前記チャネル領域上に形成されたゲート絶縁膜、
    （ｂ４）前記ゲート絶縁膜上に形成されたゲート電極、
    を含み、
    平面視において、前記ゲート電極のうちの前記チャネル領域と重なる重複部分にフッ素が導入されている一方、前記半導体基板内には、フッ素が導入されていない、固体撮像素子。
  2. 請求項１に記載の固体撮像素子において、
    前記増幅トランジスタを覆うように層間絶縁膜が形成され、
    前記層間絶縁膜にもフッ素が導入されている、固体撮像素子。
  3. 請求項２に記載の固体撮像素子において、
    前記ゲート電極のうちの前記チャネル領域と重なる前記重複部分には、シリサイド層が形成されていない、固体撮像素子。
  4. 請求項１に記載の固体撮像素子において、
    さらに、前記半導体基板の周辺回路領域に形成されたｐチャネル型トランジスタを含み、
    前記ｐチャネル型トランジスタのゲート電極にも、フッ素が導入されている、固体撮像素子。
  5. 請求項１に記載の固体撮像素子において、
    前記固体撮像素子は、ＣＭＯＳイメージセンサである、固体撮像素子。
  6. 複数の画素が形成された撮像領域を有する半導体基板を備え、
    前記撮像領域には、
    入射光を電荷に変換する光電変換部、
    前記電荷に基づく電気信号を増幅する増幅トランジスタ、
    が形成され、
    前記増幅トランジスタは、
    前記半導体基板内に離間して形成されたソース領域およびドレイン領域、
    前記ソース領域と前記ドレイン領域とに挟まれたチャネル領域、
    前記チャネル領域上に形成されたゲート絶縁膜、
    前記ゲート絶縁膜上に形成されたゲート電極、
    を含む、固体撮像素子の製造方法であって、
    （ａ）前記半導体基板上に前記ゲート絶縁膜を形成する工程、
    （ｂ）前記ゲート絶縁膜上に第１導体膜を形成する工程、
    （ｃ）前記第１導体膜をパターニングして、前記ゲート電極を形成する工程、
    （ｄ）前記（ｃ）工程後、前記半導体基板内に前記ソース領域および前記ドレイン領域を形成する工程、
    （ｅ）前記（ｂ）工程後、平面視において、前記ゲート電極のうちの前記チャネル領域と重なる重複部分にフッ素を導入する工程、
    （ｆ）前記（ｅ）工程後、前記半導体基板を加熱する工程、
    を備える、固体撮像素子の製造方法。
  7. 請求項６に記載の固体撮像素子の製造方法において、
    前記（ｅ）工程は、
    （ｅ１）平面視において、前記ゲート電極のうちの前記チャネル領域と重なる領域を開口し、かつ、それ以外の領域を覆うレジスト膜を形成する工程、
    （ｅ２）前記レジスト膜をマスクとして、平面視において、前記ゲート電極のうちの前記チャネル領域と重なる前記重複部分にフッ素を導入する工程、
    を有する、固体撮像素子の製造方法。
  8. 請求項７に記載の固体撮像素子の製造方法において、
    前記（ｅ２）工程は、イオン注入法によって実施される、固体撮像素子の製造方法。
  9. 請求項８に記載の固体撮像素子の製造方法において、
    前記（ｅ２）工程は、１×１０１４／ｃｍ２以上のドーズ量でフッ素を導入する、固体撮像素子の製造方法。
  10. 請求項６に記載の固体撮像素子の製造方法において、
    前記（ｆ）工程は、６５０℃以上の加熱温度で、前記半導体基板を加熱する、固体撮像素子の製造方法。
  11. 請求項６に記載の固体撮像素子の製造方法において、
    前記（ｅ）工程は、前記（ｄ）工程前に実施される、固体撮像素子の製造方法。
  12. 請求項６に記載の固体撮像素子の製造方法において、
    前記（ｅ）工程は、前記（ｄ）工程後に実施される、固体撮像素子の製造方法。
  13. 請求項１２に記載の固体撮像素子の製造方法において、
    前記（ｄ）工程後、前記（ｅ）工程前に、
    （ｇ）前記ゲート電極を覆う層間絶縁膜であって、第１絶縁膜と前記第１絶縁膜上に形成された第２絶縁膜からなる前記層間絶縁膜を前記半導体基板上に形成する工程、
    （ｈ）平面視において、前記ゲート電極のうちの前記チャネル領域と重なる前記重複部分上に形成されている前記第２絶縁膜を除去することにより、前記重複部分上の前記第１絶縁膜を露出するように、前記層間絶縁膜をパターニングする工程、
    を有し、
    前記（ｅ）工程は、前記（ｈ）工程後、パターニングした前記層間絶縁膜をマスクとして、前記重複部分にフッ素を導入する、固体撮像素子の製造方法。
  14. 請求項１３に記載の固体撮像素子の製造方法において、
    （ｉ）前記（ｅ）工程後、前記層間絶縁膜を貫通して、前記ソース領域あるいは前記ドレイン領域に達するコンタクトホールを形成する工程を有する、固体撮像素子の製造方法。
  15. 請求項１４に記載の固体撮像素子の製造方法において、
    前記（ｆ）工程は、前記（ｉ）工程後に実施する、固体撮像素子の製造方法。
  16. 請求項１２に記載の固体撮像素子の製造方法において、
    前記（ｄ）工程後、前記（ｅ）工程前に、
    （ｊ）前記ゲート電極を覆う層間絶縁膜を前記半導体基板上に形成する工程、
    （ｋ）平面視において、前記ゲート電極のうちの前記チャネル領域と重なる前記重複部分上に形成されている前記層間絶縁膜を除去することにより、前記重複部分を露出するように、前記層間絶縁膜をパターニングする工程、
    を有し、
    前記（ｅ）工程は、前記（ｋ）工程後、パターニングした前記層間絶縁膜をマスクとして、前記重複部分にフッ素を導入する、固体撮像素子の製造方法。
JP2013231535A 2013-11-07 2013-11-07 固体撮像素子の製造方法 Expired - Fee Related JP6234173B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2013231535A JP6234173B2 (ja) 2013-11-07 2013-11-07 固体撮像素子の製造方法
EP14188687.9A EP2871677B1 (en) 2013-11-07 2014-10-13 Solid-state image sensing device and method for manufacturing the same
TW103136700A TWI639226B (zh) 2013-11-07 2014-10-23 固態攝影元件之製造方法
US14/523,865 US9379150B2 (en) 2013-11-07 2014-10-25 Solid-state image sensing device and method for manufacturing the same
KR1020140152207A KR20150053237A (ko) 2013-11-07 2014-11-04 고체 촬상 소자 및 그 제조 방법
CN201410641781.2A CN104637964B (zh) 2013-11-07 2014-11-06 固态图像传感器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013231535A JP6234173B2 (ja) 2013-11-07 2013-11-07 固体撮像素子の製造方法

Publications (2)

Publication Number Publication Date
JP2015090971A true JP2015090971A (ja) 2015-05-11
JP6234173B2 JP6234173B2 (ja) 2017-11-22

Family

ID=51690920

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013231535A Expired - Fee Related JP6234173B2 (ja) 2013-11-07 2013-11-07 固体撮像素子の製造方法

Country Status (6)

Country Link
US (1) US9379150B2 (ja)
EP (1) EP2871677B1 (ja)
JP (1) JP6234173B2 (ja)
KR (1) KR20150053237A (ja)
CN (1) CN104637964B (ja)
TW (1) TWI639226B (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018216309A1 (ja) * 2017-05-22 2018-11-29 シャープ株式会社 固体撮像素子、固体撮像素子の製造方法及び電子機器
JP2019004043A (ja) * 2017-06-15 2019-01-10 ルネサスエレクトロニクス株式会社 固体撮像素子およびその製造方法
JP2019075441A (ja) * 2017-10-13 2019-05-16 キヤノン株式会社 光電変換装置および機器

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6808481B2 (ja) 2016-12-27 2021-01-06 キヤノン株式会社 半導体装置、システム、および、半導体装置の製造方法
KR102398688B1 (ko) * 2017-05-26 2022-05-16 주식회사 디비하이텍 이미지 센서 및 그 제조 방법
JP2018207049A (ja) * 2017-06-08 2018-12-27 ルネサスエレクトロニクス株式会社 固体撮像素子およびその製造方法
TWI840387B (zh) * 2018-07-26 2024-05-01 日商索尼股份有限公司 固態攝像元件、固態攝像裝置及固態攝像元件之讀出方法
US10529818B1 (en) 2018-07-26 2020-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with reduced flicker noise
US10790326B2 (en) 2018-09-26 2020-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Pixel device on deep trench isolation (DTI) structure for image sensor
CN113192993B (zh) * 2019-03-26 2023-04-11 福州鑫图光电有限公司 一种图像传感器的成像方法
CN112420752B (zh) * 2019-08-20 2022-12-02 复旦大学 基于半导体衬底的新型单晶体管像素传感器及制备方法
CN110729319A (zh) * 2019-10-17 2020-01-24 昆山锐芯微电子有限公司 Cmos-tdi图像传感器及其形成方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH053311A (ja) * 1991-06-26 1993-01-08 Hitachi Ltd 半導体装置並びにその製造法
JPH11103050A (ja) * 1997-09-29 1999-04-13 Fujitsu Ltd 半導体装置及びその製造方法
JP2000269492A (ja) * 1999-03-16 2000-09-29 Nec Corp 半導体装置の製造方法
JP2004235609A (ja) * 2003-01-06 2004-08-19 Canon Inc 光電変換装置及び光電変換装置の製造方法及び同光電変換装置を用いたカメラ
JP2004241495A (ja) * 2003-02-04 2004-08-26 Nikon Corp 固体撮像装置
US20050136579A1 (en) * 2003-12-22 2005-06-23 Texas Instruments, Incorporated Method for manufacturing a metal oxide transistor having reduced 1/f noise
JP2005209677A (ja) * 2004-01-20 2005-08-04 Sony Corp 半導体装置
JP2006173439A (ja) * 2004-12-17 2006-06-29 Yamaha Corp Ｍｏｓ型半導体装置の製法
JP2010056516A (ja) * 2008-08-01 2010-03-11 Sony Corp 固体撮像装置、その製造方法および撮像装置
US20130049129A1 (en) * 2011-08-26 2013-02-28 Semiconductor Manufacturing International (Beijing) Corporation Semiconductor device and manufacturing method thereof

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100558529B1 (ko) * 2003-09-23 2006-03-10 동부아남반도체 주식회사 씨모스 이미지 센서 및 그 제조 방법
JP2006019609A (ja) * 2004-07-05 2006-01-19 Hitachi Displays Ltd 画像表示装置
KR100640980B1 (ko) * 2005-08-10 2006-11-02 동부일렉트로닉스 주식회사 씨모스 이미지 센서의 제조방법
US20070218663A1 (en) * 2006-03-20 2007-09-20 Texas Instruments Inc. Semiconductor device incorporating fluorine into gate dielectric
JP2008218836A (ja) 2007-03-06 2008-09-18 Renesas Technology Corp 半導体装置の製造方法
JP4618342B2 (ja) * 2008-05-20 2011-01-26 日本テキサス・インスツルメンツ株式会社 固体撮像装置
JP2009283649A (ja) * 2008-05-22 2009-12-03 Panasonic Corp 固体撮像装置及びその製造方法
US8115154B2 (en) * 2008-08-01 2012-02-14 Sony Corporation Solid-state imaging device, method of producing the same, and imaging device
TWI445166B (zh) * 2008-11-07 2014-07-11 Sony Corp 固態成像裝置，製造固態成像裝置之方法、及電子設備
JP5522980B2 (ja) * 2009-06-18 2014-06-18 キヤノン株式会社 固体撮像装置、固体撮像装置を用いた撮像システム、および固体撮像装置の製造方法
KR100937945B1 (ko) 2009-08-05 2010-01-21 주식회사 아토 반도체 소자의 제조 방법
US8653607B2 (en) * 2011-06-17 2014-02-18 Texas Instruments Incorporated Method for 1/F noise reduction in NMOS devices
US9263270B2 (en) * 2013-06-06 2016-02-16 Globalfoundries Inc. Method of forming a semiconductor device structure employing fluorine doping and according semiconductor device structure

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH053311A (ja) * 1991-06-26 1993-01-08 Hitachi Ltd 半導体装置並びにその製造法
JPH11103050A (ja) * 1997-09-29 1999-04-13 Fujitsu Ltd 半導体装置及びその製造方法
JP2000269492A (ja) * 1999-03-16 2000-09-29 Nec Corp 半導体装置の製造方法
JP2004235609A (ja) * 2003-01-06 2004-08-19 Canon Inc 光電変換装置及び光電変換装置の製造方法及び同光電変換装置を用いたカメラ
JP2004241495A (ja) * 2003-02-04 2004-08-26 Nikon Corp 固体撮像装置
US20050136579A1 (en) * 2003-12-22 2005-06-23 Texas Instruments, Incorporated Method for manufacturing a metal oxide transistor having reduced 1/f noise
JP2005209677A (ja) * 2004-01-20 2005-08-04 Sony Corp 半導体装置
JP2006173439A (ja) * 2004-12-17 2006-06-29 Yamaha Corp Ｍｏｓ型半導体装置の製法
JP2010056516A (ja) * 2008-08-01 2010-03-11 Sony Corp 固体撮像装置、その製造方法および撮像装置
US20130049129A1 (en) * 2011-08-26 2013-02-28 Semiconductor Manufacturing International (Beijing) Corporation Semiconductor device and manufacturing method thereof

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018216309A1 (ja) * 2017-05-22 2018-11-29 シャープ株式会社 固体撮像素子、固体撮像素子の製造方法及び電子機器
JPWO2018216309A1 (ja) * 2017-05-22 2020-02-27 シャープ株式会社 固体撮像素子、固体撮像素子の製造方法及び電子機器
JP2019004043A (ja) * 2017-06-15 2019-01-10 ルネサスエレクトロニクス株式会社 固体撮像素子およびその製造方法
JP7038494B2 (ja) 2017-06-15 2022-03-18 ルネサスエレクトロニクス株式会社 固体撮像素子
JP2019075441A (ja) * 2017-10-13 2019-05-16 キヤノン株式会社 光電変換装置および機器

Also Published As

Publication number Publication date
US9379150B2 (en) 2016-06-28
KR20150053237A (ko) 2015-05-15
TWI639226B (zh) 2018-10-21
TW201535697A (zh) 2015-09-16
CN104637964A (zh) 2015-05-20
EP2871677A1 (en) 2015-05-13
CN104637964B (zh) 2019-05-10
US20150123178A1 (en) 2015-05-07
JP6234173B2 (ja) 2017-11-22
EP2871677B1 (en) 2017-04-26

Similar Documents

Publication Publication Date Title
JP6234173B2 (ja) 固体撮像素子の製造方法
US10134796B2 (en) Semiconductor device and manufacturing method thereof
USRE46123E1 (en) Solid-state image sensor and method of manufacturing the same
TWI716528B (zh) 半導體裝置
KR20170049336A (ko) 후방-측 딥 트렌치 격리를 위한 추가 도핑 영역
JP6671864B2 (ja) 撮像装置の製造方法および撮像装置
KR100778856B1 (ko) 씨모스 이미지 센서의 제조방법
JP6193695B2 (ja) 半導体装置およびその製造方法
JP5985269B2 (ja) 半導体装置
JP6305030B2 (ja) 光電変換装置の製造方法
KR20190124963A (ko) 후면 조사형 이미지 센서 및 그 제조 방법
CN206574713U (zh) 背照式图像传感器
US20100302424A1 (en) Solid-state image sensor
US9893107B2 (en) Semiconductor device with reduced leakage current and fabricating method thereof
JP2015228464A (ja) 固体撮像装置の製造方法、固体撮像装置、および、カメラ
US20230163152A1 (en) Backside illuminated image sensor and method of manufacturing the same
JP2013162077A (ja) 固体撮像装置
JP2018207049A (ja) 固体撮像素子およびその製造方法
JP2015046505A (ja) 半導体装置およびその製造方法
KR102700876B1 (ko) 디바이스 스케일링 개선을 위한 게이트 유전체 구조체를 갖는 이미지 센서

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20161011

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170612

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170620

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170810

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20171003

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20171024

R150 Certificate of patent or registration of utility model

Ref document number: 6234173

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees