KR101709687B1 - 저 밴드 갭 클래딩 층을 갖는 채널 영역을 갖는 비-평면 반도체 디바이스 - Google Patents

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길버트 듀이
벤자민 추-컹
디판잔 바수
사나즈 케이. 가드너
사티아르트 수리
라비 필라리세티
닐로이 무케르지
한 우이 텐
로버트 에스. 차우
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Abstract

저 밴드 갭 클래딩 층들을 갖는 채널 영역들을 갖는 비-평면 반도체 디바이스를 설명한다. 예를 들어, 반도체 디바이스는 기판 위에 배치된 복수의 나노와이어의 수직 구성을 포함한다. 각각의 나노와이어는 제1 밴드 갭을 갖는 내부 영역 및 내부 영역을 둘러싸는 외부 클래딩 층을 포함한다. 클래딩 층은 더 낮은 제2 밴드 갭을 갖는다. 게이트 스택은 나노와이어들 각각의 채널 영역 상에 배치되고 나노와이어들 각각의 채널 영역을 완전히 둘러싼다. 게이트 스택은 클래딩 층 상에 배치되고 클래딩 층을 둘러싼 게이트 유전체 층, 및 게이트 유전체 층 상에 배치된 게이트 전극을 포함한다. 소스 및 드레인 영역은 나노와이어들의 채널 영역들의 어느 한 측 상에 배치된다.

Description

저 밴드 갭 클래딩 층을 갖는 채널 영역을 갖는 비-평면 반도체 디바이스{NON-PLANAR SEMICONDUCTOR DEVICE HAVING CHANNEL REGION WITH LOW BAND-GAP CLADDING LAYER}
본 발명의 실시예들은 반도체 디바이스 분야에 관한 것이며, 특히 저 밴드 갭 클래딩 층들을 갖는 채널 영역들을 갖는 비-평면 반도체 디바이스 분야에 관한 것이다.
지난 수십 년 동안, 집적 회로들의 피처들의 스케일링(scaling)은 점점 성장하는 반도체 산업에 대한 견인차였다. 점점 더 작은 피처들로의 스케일링은 제한된 면적의 반도체 칩들 상에서의 기능 유닛들의 밀도를 증가시키는 것을 가능하게 한다. 예를 들어, 트랜지스터 크기를 축소함으로써 증가된 수의 메모리 디바이스들을 칩 상에 포함하는 것이 가능하여, 용량이 증가된 제품의 제조에 적합하게 된다. 하지만, 점점더 증가하는 용량에 대한 요구가 쟁점이다. 각각의 디바이스의 성능을 최적화하고자 하는 필요성이 점점 더 중요해지고 있다.
III-V족 재료 계열들로부터 형성된 반도체 디바이스들은 감소된 불순물 산란과 함께 낮은 유효 질량으로 인해 트랜지스터 채널들에서 매우 높은 캐리어 이동도를 제공한다. 그러한 디바이스들은 높은 구동 전류 성능을 제공하고 미래의 저전력, 고속 로직 응용들에 유망한 것으로 보인다. 하지만, III-V족 재료-기반 디바이스들 분야에서 상당한 개선이 여전히 필요하다.
또한, 집적 회로 디바이스들의 제조시, 디바이스 치수가 계속해서 축소됨에 따라 트라이-게이트 트랜지스터와 같은 멀티-게이트 트랜지스터, 또는 나노와이어와 같은 게이트-올-어라운드(gate-all-around) 디바이스가 더 일반적이게 되었다. 그러한 트랜지스터들의 접합 누설을 감소시키기 위해 다수의 상이한 기술들이 시도되었다. 하지만, 접합 누설 억제 분야에는 상당한 개선이 여전히 필요하다.
도 1a는 종래의 멀티-와이어 반도체 디바이스의 채널 영역을 따라 취한 단면도를 예시한다.
도 1b는 도 1a의 반도체 디바이스에 대한 IOFF 파라미터들의 시뮬레이션을 도시하는 그래프이다.
도 2는 본 발명의 일 실시예에 따른, 멀티-와이어 반도체 디바이스의 채널 영역을 따라 취한 단면도를 예시한다.
도 3은 본 발명의 일 실시예에 따른, 반경의 함수로서의 에너지(E) 형태인, 클래딩 층을 갖는 나노와이어의 밴드 구조를 나타내는 그래프(300)이다.
도 4는 본 발명의 일 실시예에 따른, 저 밴드 갭 클래딩 층을 갖는 채널 영역을 갖는 비-평면 반도체 디바이스의 입체도를 예시한다.
도 5a는 본 발명의 일 실시예에 따른, 저 밴드 갭 클래딩 층을 갖는 하나 이상의 채널 영역을 갖는 나노와이어-기반 반도체 구조체의 3차원 단면도를 예시한다.
도 5b는 본 발명의 일 실시예에 따른, a-a'축을 따라 취한, 도 5a의 나노와이어-기반 반도체 구조체의 채널 단면도를 예시한다.
도 5c는 본 발명의 일 실시예에 따른, b-b'축을 따라 취한, 도 5a의 나노와이어-기반 반도체 구조체의 스페이서 단면도를 예시한다.
도 6a-6f는 본 발명의 일 실시예에 따른, CMOS 나노와이어 반도체 구조체의 제조 방법에서의 다양한 작업들을 나타내는 3차원 단면도들을 예시한다.
도 7은 본 발명의 일 구현에 따른 컴퓨팅 디바이스를 예시한다.
저 밴드 갭 클래딩 층들을 갖는 채널 영역들을 갖는 비-평면 반도체 디바이스들을 설명한다. 후속하는 설명에서, 본 발명의 실시예들에 대한 완전한 이해를 제공하기 위해, 특정 통합 및 재료 체제와 같은 다수의 특정 상세사항들을 서술한다. 본 발명의 실시예들은 그러한 특정 상세사항들 없이 실시될 수 있음이 당업자에게 명백할 것이다. 다른 경우에, 집적 회로 설계 레이아웃들과 같은 공지된 피처들은 본 발명의 실시예들을 불필요하게 모호하게 하지 않기 위해 상세히 설명하지 않는다. 또한, 도면들에 도시된 각종 실시예들은 예시적으로 나타낸 것이며 반드시 크기에 비례하여 묘사될 필요는 없다는 것이 이해될 것이다.
본 발명에 설명된 하나 이상의 실시예는 저 밴드 갭 클래딩 층을 갖는 채널 영역을 갖는 비-평면 반도체 디바이스에 관한 것이다. 그러한 일 실시예에서, 디바이스의 게이트 스택은 채널 영역을 완전히 둘러싸고(나노와이어 또는 게이트-올-어라운드 디바이스와 같이), 클래딩 층은 채널 영역의 전체 둘레에 포함된다. 그러한 다른 실시예에서, 디바이스의 게이트 스택은 채널 영역을 부분적으로만 둘러싸고(트라이-게이트 또는 fin-fet 디바이스와 같이), 클래딩 층은 채널 영역의 일부 둘레에만 포함된다. 그러한 클래딩 층들은 관련된 반도체 디바이스, 예를 들어 III-V족 재료 반도체 디바이스의 오프-상태 기생 누설을 감소시키기 위해 포함될 수 있다.
트랜지스터 스케일링에서 중요한 고려사항은 대기 전력(stand-by power)에 영향을 미치는 트랜지스터 오프-상태 누설(Ioff)을 제어하는 것이다. 이러한 쟁점을 해결하기 위해, 과거에는, 얇은-바디(thin-body)(예를 들어, SOI(silicon-on-insulator))형 구조, 비-평면 구조(예를 들어, finfet 또는 트라이-게이트)쪽으로 반도체 산업이 발전하였으며 나노와이어 디바이스를 고려하고 있다. 본 발명에 설명된 실시예들은 트랜지스터 Ioff를 더 개선하기 위해 밴드 갭 공학을 이용할 수 있다. 반도체 채널 재료가, 통상적으로 더 작은 밴드 갭을 갖는 고 이동도 재료(예를 들어, III-V족 재료)로 교체될 경우, 그러한 개선이 더 중요해질 수 있다. 더 작은 밴드 갭 재료는 Ioff 쟁점에 더 민감할 수 있다. 그럼에도, 더 많은 종래의 IV족 반도체(예를 들어, Si, SiGe 및 Ge)에 밴드 갭 공학이 또한 적용될 수 있다.
그러한 개념들을 예시하는 것을 돕기 위해서 그리고 본 발명의 실시예들과의 비교를 용이하게 하기 위해, 도 1a는 종래의 멀티-와이어 반도체 디바이스의 채널 영역을 따라 취한 단면도를 예시한다. 도 1a를 참조하면, 반도체 디바이스(100)의 일부는 2개 나노와이어 채널 영역(102 및 104), 예를 들어 InGaAs 나노와이어들과 같은 III-V족 재료 나노와이어들을 포함한다. 게이트 스택(106)은 2개 나노와이어 채널 영역(102 및 104)을 둘러싼다. 게이트 스택(106)은 2개 나노와이어 채널 영역(102 및 104)에 인접한 게이트 유전체 층 및 게이트 유전체 층에 인접한 게이트 전극(개별적으로 도시되지 않음), 예를 들어 하이-k(high-k) 게이트 유전체 층 및 금속 게이트 전극을 포함한다.
도 1b는 반도체 디바이스(100)에 대한 IOFF 파라미터들의 시뮬레이션을 도시하는 그래프이다. 도 1b의 그래프를 참조하면, 오프-상태에서의 전류는 각각의 나노와이어의 체적에 걸쳐 거의 균등하게 분포되며, 이는 전류가 각각의 나노와이어의 둘레에 구속되는 온-상태와 대조적이다.
본 발명의 일 실시예에 따라, 반도체 디바이스의 하나 이상의 나노와이어 또는 3차원 바디에서 이용가능한 체적을 감소시킴으로써 Ioff가 감소된다. 그러한 일 실시예에서, 비록 그러한 일 접근법은 중공(hollow) 나노와이어(예를 들어, 나노-파이프)를 제조하는 것을 포함할 수 있지만, 대신 밴드 갭 공학을 이용하여 나노와이어 내부에서 전류가 흐르는 것을 방지한다. 전자의 중공 접근법은 구현하기가 어려울 수 있으므로, 후자의 접근법이 바람직할 수 있다. 그러한 일 실시예에서, 나노와이어 또는 다른 3차원 바디의 내부 부분은 내부 부분을 적어도 부분적으로 둘러싼 외부 클래딩 층보다 더 높은 밴드 갭을 갖는다. 특정 실시예에서, 3차원 바디의 나노와이어의 둘레로의 전류 흐름을 구속하기 위해 저 밴드 갭 클래딩 층을 사용한다. 그러한 실시예들에서 채널 영역이라 지칭하는 것은 내부의 고 밴드 갭 재료 및 외부의 저 밴드 갭 클래딩 층 모두를 포함한다는 것이 이해될 것이다.
전술한 클래딩 접근법의 예로서, 도 2는 본 발명의 일 실시예에 따른, 멀티-와이어 반도체 디바이스의 채널 영역을 따라 취한 단면도를 예시한다. 도 2를 참조하면, 반도체 디바이스(200)의 일부는 2개의 내부 나노와이어 채널 영역 부분(202 및 204), 예를 들어 III-V족 재료 내부 나노와이어 채널 영역 부분들을 포함한다. 2개의 내부 나노와이어 채널 영역 부분(202 및 204)은 클래딩 층(205), 예를 들어 2개의 내부 나노와이어 채널 영역 부분(202 및 204)의 재료보다 더 낮은 밴드 갭을 갖는 III-V족 재료 클래딩 층(예를 들어, InGaAs)으로 둘러싸인다. 따라서, 반도체 디바이스(100)와 비교하여, 반도체 디바이스(200)는, 나노와이어의 외부에 제한되는 것으로서, 예를 들어 클래딩 층으로서 원래의 III-V 채널 재료를 포함하는 한편, 내부는 더 높은 밴드 갭의 상이한 재료로 구성된다. 게이트 스택(206)은 클래딩 층(205)을 둘러싼다. 게이트 스택(206)은 클래딩 층(205)에 인접한 게이트 유전체 층 및 게이트 유전체 층에 인접한 게이트 전극(개별적으로 도시되지 않음), 예를 들어 하이-k 게이트 유전체 층 및 금속 게이트 전극을 포함한다. 비록 도 2에는 2개의 나노와이어가 묘사되지만, 대안의 실시예들에서는 단일 나노와이어 또는 2개보다 더 많은 나노와이어가 사용될 수 있음이 이해될 것이다.
일 실시예에서, 내부 나노와이어 채널 영역 부분(202 또는 204)의 재료는 클래딩 층(205)보다 더 큰 밴드 갭 및 밴드 오프셋(offsets)을 가지므로, 채널 영역의 내부 영역 또는 내부에서 전류 흐름이 방지된다. 즉, 전류 흐름은 클래딩 층(205)으로 제한된다. 그러한 클래딩 층은 감소된 오프-상태 쟁점들을 갖는 나노와이어(또는 다른 3차원 바디) 트랜지스터의 이동도, 유효 질량 및 온-상태 성능을 위해 최적화될 수 있다. 한편, 층의 내부 부분은, 예를 들어 그의 밴드 갭 및 밴드 오프셋을 클래딩 층에 비해 증가시킴으로써, 디바이스의 그 부분을 통한 전류 흐름을 감소시키도록 최적화될 수 있다.
도 3은 본 발명의 일 실시예에 따른, 반경의 함수로서의 에너지(E) 형태인, 클래딩 층을 갖는 나노와이어의 밴드 구조를 나타내는 그래프(300)이다. 그래프(300)를 참조하면, 클래딩 (외부) 층에서의 더 작은 밴드 갭은 수송(transport)을 위해 최적화되는 한편(온-상태), 내부 부분은 나노와이어 벌크에서 전류 흐름을 감소시키도록 더 큰 밴드 갭을 갖는다.
(전술한)반도체 디바이스(200) 또는 (후술되는)반도체 디바이스(400 및 500)는 게이트, 채널 영역 및 소스/드레인 영역들의 쌍을 포함하는 반도체 디바이스일 수 있다. 일 실시예에서, 반도체 디바이스(200)(또는 400 또는 500)는, 이에 제한되지는 않지만, MOS-FET 또는 MEMS(Microelectromechanical System)와 같은 것이다. 일 실시예에서, 반도체 디바이스(200)(또는 400 또는 500)는 3차원 MOS-FET이며, 분리 디바이스가거나 복수의 내포형(nested) 디바이스에 있는 하나의 디바이스이다. 통상적인 집적 회로에 대해 인식되는 바와 같이, N- 및 P-채널 트랜지스터 모두 단일 기판상에 제조하여 CMOS 집적 회로를 형성할 수 있다. 또한, 그러한 디바이스를 집적 회로에 통합하기 위해 추가 상호접속 배선을 제조할 수 있다.
전술한 바와 같이, 클래딩 층은 나노와이어 디바이스에 사용될 수 있지만(하기 도 5a-5c와 관련한 더 상세한 설명 참조), 다른 3차원 반도체 디바이스들(예를 들어, 트라이-게이트 또는 FIN-FET 기반 MOS-FET에서와 같이 돌출 채널 영역들을 갖는 디바이스들)에도 또한 사용될 수 있다. 또한, 클래딩 층은 내부 채널 부분을 완전히 둘러쌀 수 있거나(예를 들어, 이하의 도 5a-5c), 내부 채널 부분을 단지 부분적으로만 둘러쌀 수 있다(예를 들어, 도 4와 관련하여 이하에 설명된 실시예들 중 하나).
첫 번째 예에서, 도 4는 본 발명의 일 실시예에 따른, 저 밴드 갭 클래딩 층을 갖는 채널 영역을 갖는 비-평면 반도체 디바이스의 입체도를 예시한다.
도 4를 참조하면, 반도체 디바이스(400)는 기판(402) 위에 배치된 헤테로-구조체(404)를 포함한다. 헤테로-구조체(404)는 하부 배리어(bottom barrier) 층(428)을 포함한다. 채널 영역(408)을 갖는, III-V족 재료 바디와 같은 3차원 III-V족 재료 바디(406)가 하부 배리어 층(428) 위에 배치된다. 3차원 바디(406)는 내부 영역(406A) 및 클래딩 층(406B)을 포함한다. 게이트 스택(418)은 채널 영역(408)의 적어도 일부를 둘러싸도록 배치된다. 게이트 스택(418)은 게이트 전극(424) 및 게이트 유전체 층(420)을 포함한다. 게이트 스택은 유전체 스페이서들(460)을 더 포함할 수 있다.
일 실시예에서, 도 4의 관점에서는 볼 수 없지만, 게이트 스택은 채널 영역(408)을 완전히 둘러싼다. 그 실시예에서, 클래딩 층(406B)은 적어도 채널 영역(408)에서 내부 영역(406A)을 완전히 둘러쌀 수 있다. 하지만, 다른 실시예에서, 게이트 스택은 채널 영역(408)을 단지 부분적으로만 둘러싼다. 그 실시예에서, 클래딩 층(406B)은 또한 내부 영역(406A)을 단지 부분적으로만 둘러쌀 수 있다.
게이트 스택(418)에 의해 둘러싸이지 않은 3차원 바디(406)의 일부에 또는 그의 상에 소스 및 드레인 영역(414/416)이 형성될 수 있다. 또한, 그러한 영역들에 상부 배리어 층도 또한 포함될 수 있다. 또한, 분리 영역들(470)이 포함될 수 있다. 비록 도 4에는 하부 배리어 층(428)의 하부와 다소 정렬된 것으로 묘사되지만, 분리 영역들(470)의 깊이는 변화할 수 있음이 이해될 것이다. 또한, 비록 도 4에는 하부 배리어 층(428)의 상부와 다소 정렬된 것으로 묘사되지만, 분리 영역들(470)의 높이는 변화할 수 있음이 이해될 것이다.
기판(402)은 반도체 디바이스 제조에 적합한 재료로 구성될 수 있다. 일 실시예에서, 기판(402)은, 이에 제한되지는 않지만 실리콘, 게르마늄, 실리콘-게르마늄 또는 III-V 화합물 반도체 재료를 포함할 수 있는 재료의 단결정으로 구성된 벌크 기판이다. 다른 실시예에서, 기판(402)은 상부 에피택셜 층을 갖는 벌크 층을 포함한다. 특정 실시예에서, 벌크 층은, 이에 제한되지는 않지만 실리콘, 게르마늄, 실리콘-게르마늄, III-V 화합물 반도체 재료 또는 석영(quartz)을 포함할 수 있는 재료의 단결정으로 구성되는 한편, 상부 에피택셜 층은, 이에 제한되지는 않지만 실리콘, 게르마늄, 실리콘-게르마늄 또는 III-V 화합물 반도체 재료를 포함할 수 있는 단결정 층으로 구성된다. 다른 실시예에서, 기판(402)은 하부 벌크 층 위에 존재하는 중간 절연 층 상의 상부 에피택셜 층을 포함한다. 상부 에피택셜 층은, 이에 제한되지는 않지만 실리콘(예를 들어, SOI(silicon-on-insulator) 반도체 기판을 형성하기 위한), 게르마늄, 실리콘-게르마늄 또는 III-V 화합물 반도체 재료를 포함할 수 있는 단결정 층으로 구성된다. 절연체 층은, 이에 제한되지는 않지만 실리콘 이산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있는 재료로 구성된다. 하부 벌크 층은, 이에 제한되지는 않지만 실리콘, 게르마늄, 실리콘-게르마늄, III-V 화합물 반도체 재료 또는 석영을 포함할 수 있는 단결정으로 구성된다. 기판(402)은 도펀트 불순물 원자들을 더 포함할 수 있다.
헤테로-구조체(404)는 하부 배리어 층(428)이 위에 배치된 조성 버퍼 층(compositional buffer layer)(미도시)과 같은 하나 이상의 결정성 반도체 층의 스택을 포함한다. 조성 버퍼 층은 하부 배리어 층이 무시할만한 전위(dislocations)로 위에 형성될 수 있는 특정 격자 구조체를 제공하기에 적합한 결정성 재료로 구성될 수 있다. 예를 들어, 본 발명의 일 실시예에 따라, 격자 상수의 구배(gradient)에 의해, 반도체 헤테로-구조체(404)의 노출된 성장 표면을 기판(402)의 격자 구조체에서, 고품질, 저 결함 층을 위에 에피택셜 성장시키기에 더 양립가능한 것으로 변화시키기 위해 조성 버퍼 층이 사용된다. 일 실시예에서, 조성 버퍼 층은 기판(402)의 양립할 수 없는 격자 상수 대신에 에피택셜 성장에 더 적합한 격자 상수를 제공하도록 작용한다. 일 실시예에서, 기판(402)은 단결정 실리콘으로 구성되고, 조성 버퍼 층은 두께가 약 1 마이크론(micron)인 InAlAs 층으로 구성된 하부 배리어 층으로 그레이딩된다(grade). 대안의 실시예에서, 기판(402)의 격자 상수가 반도체 디바이스를 위한 하부 배리어 층(428)의 성장에 적합하므로 조성 버퍼 층이 생략된다.
하부 배리어 층(428)은 그 위에 형성된 채널 영역에 파동 함수(wave-function)를 구속하기에 적합한 재료로 구성될 수 있다. 본 발명의 일 실시예에 따라, 하부 배리어 층(428)은 조성 버퍼 층의 상부 격자 상수에 적절하게 정합되는(matched) 격자 상수를 가지며, 예를 들어, 격자 상수들은 하부 배리어 층(428)에서의 전위 형성이 무시될만한 정도로 충분히 유사하다. 일 실시예에서, 하부 배리어 층(428)은 두께가 약 10 나노미터인 대략 In0 .65Al0 .35As의 층으로 구성된다. 특정 실시예에서, 하부 배리어 층(428)은 대략 In0 .65Al0 .35As의 층으로 구성되며, 이는 N-형 반도체 디바이스에서의 양자 구속을 위해 사용된다. 다른 실시예에서, 하부 배리어 층(428)은 두께가 약 10 나노미터인 대략 In0 .65Al0 .35Sb의 층으로 구성된다. 특정 실시예에서, 하부 배리어 층(428)은 대략 In0 .65Al0 .35Sb의 층으로 구성되며, 이는 P-형 반도체 디바이스에서의 양자 구속을 위해 사용된다.
일 실시예에서, 3차원 바디(406)는 클래딩 층(406B)보다 더 높은 밴드 갭을 갖는 내부 영역(406A)을 포함한다. 클래딩 층(406B)/내부 영역(406A) 조합들의 선택은 원칙적으로 다양하다. 예를 들어, InGaAs/InP, GaAs/AlGaAs, InSb/AlInSb를 포함하는, III-V족 재료 체제에서 격자 정합된(또는 거의 격자 정합된) 쌍들을 사용할 수 있다. 비록 본 발명에 설명된 다수의 실시예들은 III-V족 재료 채널 영역들에 관한 것이지만, 다른 실시예들은 Si/SiGe/Ge의 사용을 포함할 수 있다. 예를 들어, 저 밴드 갭 Ge-풍부 클래딩 층을 고 밴드 갭 Si-풍부 내부 영역과 함께 사용할 수 있다. 일반적으로, 클래딩 층(406B)은 낮은 저항으로 파동 함수를 전파하기에 적합한 재료로 구성될 수 있다. 일 실시예에서, 클래딩 층(406B)은 III족(예를 들어, 붕소(boron), 알루미늄(aluminium), 갈륨(gallium) 또는 인듐(indium)) 및 V족(예를 들어, 질소(nitrogen), 인(phosphorous), 비소(arsenic) 또는 안티몬(antimony)) 원소들로 구성된다. 일 실시예에서, 클래딩 층(406B)은 InAs 또는 InSb로 구성된다. 클래딩 층(406B)은 파동 함수의 상당 부분(substantial portion)을 전파하기에 적합한, 예를 들어 파동 함수의 상당 부분(significant portion)이 내부 영역(406A)에 들어가는 것을 억제하기에 적합한 두께를 가질 수 있다. 일 실시예에서, 클래딩 층(406B)은 약 50-100 Å 범위의 두께를 갖는다. III-V족 재료 헤테로-구조체의 경우, 내부 영역(406A)은 헤테로-구조체의 하부 배리어 층과 동일한 재료로 구성될 수 있다.`
상부 배리어 층이 사용된 경우(미도시), 상부 배리어 층은 III-V 재료(또는 다른 저 밴드 갭 재료) 바디/ 그 아래에 형성된 채널 영역에 파동 함수를 구속하기에 적합한 재료로 구성될 수 있다. 본 발명의 일 실시예에 따라, 상부 배리어 층은 클래딩 층(406B)의 격자 상수에 적절히 정합하는 격자 상수를 가지며, 예를 들어 격자 상수들은 상부 배리어 층에서의 전위 형성이 무시될 만할 정도로 충분히 유사하다. 일 실시예에서, 상부 배리어 층은, 이에 제한되지는 않지만 N-형 InGaAs와 같은 재료의 층으로 구성된다. 예를 들어 위치(414 및 416)에 형성된 소스 및 드레인 재료 영역은, 상부 배리어 층과 동일하거나 유사한 재료로 형성된 더 고농도로 도핑된 구조체와 같은, 도핑된 III-V족 재료 영역일 수 있다. 다른 실시예들에서, 소스 및 드레인 영역은 위치들(414 및 416)에서 바디(406)에 형성된다.
일 실시예에서, 다시 도 4를 참조하면, 게이트 전극 스택(418)의 게이트 전극(424)은 금속 게이트로 구성되고 게이트 유전체 층(420)은 하이-k 재료로 구성된다. 예를 들어, 일 실시예에서, 게이트 유전체 층(420)은, 이에 제한되지는 않지만 하프늄 산화물(hafnium oxide), 하프늄 산질화물(hafnium oxy-nitride), 하프늄 실리케이트(hafnium silicate), 란타늄 산화물(lanthanum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리케이트(zirconium silicate), 탄탈륨 산화물(tantalum oxide), 바륨 스트론튬 티타네이트(barium strontium titanate), 바륨 티타네이트(barium titanate), 스트론튬 티타네이트(strontium titanate), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오베이트(lead zinc niobate) 또는 그의 조합과 같은 재료로 구성된다. 또한, 게이트 유전체 층(420)의 일부는 반도체 바디(406)의 상부 몇 개 층들로부터 형성된 자연 산화물 층을 포함할 수 있다. 일 실시예에서, 게이트 유전체 층(420)은 상부 하이-k 부분, 및 반도체 재료의 산화물로 구성된 하부 부분으로 구성된다. 일 실시예에서, 게이트 유전체 층(420)은 하프늄 산화물의 상부 부분, 및 실리콘 이산화물 또는 실리콘 산질화물의 하부 부분으로 구성된다.
일 실시예에서, 게이트 전극(424)은, 이에 제한되지는 않지만, 금속 질화물(metal nitrides), 금속 카바이드(metal carbides), 금속 실리사이드(metal silicides), 금속 알루미나이드(metal aluminides), 하프늄(hafnium), 지르코늄(zirconium), 티타늄(titanium), 탄탈륨(tantalum), 알루미늄(aluminum), 루테늄(ruthenium), 팔라듐(palladium), 백금(platinum), 코발트(cobalt), 니켈(nickel) 또는 도전성 금속 산화물과 같은 금속 층으로 구성된다. 특정 실시예에서, 게이트 전극(424)은 금속 일함수-설정 층 위에 형성된 비-일함수 설정 충진 재료로 구성된다.
두 번째 예에서, 도 5a는 본 발명의 일 실시예에 따른, 저 밴드 갭 클래딩 층을 갖는 하나 이상의 채널 영역을 갖는 나노와이어-기반 반도체 구조체의 3차원 단면도를 예시한다. 도 5b는 a-a' 축을 따라 취한, 도 5a의 나노와이어-기반 반도체 구조체의 채널 단면도를 예시한다. 도 5c는 b-b' 축을 따라 취한, 도 5a의 나노와이어-기반 반도체 구조체의 스페이서 단면도를 예시한다.
도 5a를 참조하면, 반도체 디바이스(500)는 기판(502) 위에 배치된 하나 이상의 수직 적층된 나노와이어(504 세트)를 포함한다. 본 실시예들은 단일의 와이어 디바이스들 및 다수의 와이어 디바이스들 모두를 타겟으로 한다. 예로서, 예시적 목적을 위해 나노와이어들(504A, 504B 및 504C)을 갖는 3개 나노와이어-기반 디바이스들이 도시된다. 설명 상의 편의를 위해, 나노와이어들 중 단지 하나에 대해서만 설명할 경우에 나노와이어(504A)가 예로서 사용된다. 하나의 나노와이어에 대한 속성이 설명될 경우, 복수의 나노와이어를 기반으로 일 실시예들은 각각의 나노와이어에 대해 동일한 속성을 가질 수 있음이 이해될 것이다.
각각의 나노와이어(504)는 나노와이어에 배치된 채널 영역(506)을 포함한다. 채널 영역(506)은 길이(L)를 갖는다. 도 5b를 참조하면, 채널 영역은 또한 길이(L)에 직교하는 둘레를 갖는다. 도 5a 및 5b 모두를 참조하면, 게이트 전극 스택(508)은 채널 영역(506) 각각의 전체 둘레를 둘러싼다. 게이트 전극 스택(508)은 채널 영역(506)과 게이트 전극(미도시) 사이에 배치된 게이트 유전체 층과 함께 게이트 전극을 포함한다. 채널 영역(506)은 아래에 놓이는 기판 재료 또는 위에 놓이는 채널 제조 재료와 같은 임의의 개재 재료 없이 게이트 전극 스택(508)에 의해 완전히 둘러싸인다는 점에서 불연속적이다. 따라서, 복수의 나노와이어(504)를 갖는 실시예들에서, 나노와이어들의 채널 영역들(506)은 또한, 도 5b에 묘사된 바와 같이, 서로에 대해 불연속적이다.
일 실시예에서, 채널 영역(506)은 클래딩 층(506B)보다 더 높은 밴드 갭을 갖는 내부 영역(506A)을 포함한다. 클래딩 층(506B)/내부 영역(506A) 조합들의 선택은 원칙적으로 다양하다. 예를 들어, InGaAs/InP, GaAs/AlGaAs, InSb/AlInSb를 포함하는, III-V족 재료 체제에서 격자 정합된(또는 거의 격자 정합된) 쌍들을 사용할 수 있다. 비록 본 발명에 설명된 다수의 실시예들은 III-V족 재료 채널 영역들에 관한 것이지만, 다른 실시예들은 Si/SiGe/Ge의 사용을 포함할 수 있다. 예를 들어, 저 밴드 갭 Ge-풍부 클래딩 층을 고 밴드 갭 Si-풍부 내부 영역과 함께 사용할 수 있다. 일반적으로, 클래딩 층(506B)은 낮은 저항으로 파동 함수를 전파하기에 적합한 재료로 구성될 수 있다. 일 실시예에서, 클래딩 층(506B)은 III족(예를 들어, 붕소, 알루미늄, 갈륨 또는 인듐) 및 V족(예를 들어, 질소, 인, 비소 또는 안티몬) 원소들로 구성된다. 일 실시예에서, 클래딩 층(506B)은 InAs 또는 InSb로 구성된다. 클래딩 층(506B)은 파동 함수의 상당 부분을 전파하기에 적합한, 예를 들어 파동 함수의 상당 부분이 내부 영역(506A)에 들어가는 것을 억제하기에 적합한 두께를 가질 수 있다. 일 실시예에서, 클래딩 층(506B)은 약 50-100 Å 범위의 두께를 갖는다. III-V족 재료 헤테로-구조체의 경우, 내부 영역(506A)은 헤테로-구조체의 하부 배리어 층과 동일한 재료로 구성될 수 있다.
일 실시예에서, 나노와이어들(504)은 와이어들 또는 리본들(후자는 이하에 설명됨)과 같이 크기가 정해질 수 있고, 직각 또는 둥근 모서리들을 가질 수 있다. 일 실시예에서, 나노와이어들(504)은 단축 변형(uniaxially strained) 나노와이어들이다. 단축 변형 나노와이어 또는 복수의 나노와이어는, 예를 들어 NMOS 또는 PMOS에 대해 각각, 인장 변형(tensil strain) 또는 압축 변형(compressive strain)을 이용하여 단축 변형될 수 있다.
각 채널 영역(506)의 폭 및 높이는 도 5b에 대략 동일한 것으로 도시되지만, 그럴 필요는 없다. 예를 들어, 대안의 실시예에서(미도시), 나노와이어들(504)의 폭은 높이보다 상당히 더 크다. 특정 실시예에서, 폭은 높이보다 약 2-10 배 더 크다. 그러한 기하학적 구조를 갖는 나노와이어들을 나노리본으로 지칭할 수 있다. 다른 실시예에서(역시 미도시), 나노리본들은 수직으로 배향된다. 즉, 나노와이어들(504) 각각은 폭과 높이를 갖고, 폭은 높이보다 상당히 더 적다. 일 실시예에서, 나노와이어들(504)은 와이어들 또는 리본들과 같이 크기가 정해질 수 있으며, 직각 또는 둥근 모서리들을 가질 수 있다.
다시 도 5a를 참조하면, 나노와이어들(504) 각각은 또한, 채널 영역(506)의 어느 한 측 상에서 나노와이어에 배치된 소스 및 드레인 영역(510 및 512)을 포함한다. 콘택들(514)의 쌍이 소스/드레인 영역(510/512) 위에 배치된다. 특정 실시예에서, 콘택들(514)의 쌍은 도 5a에 묘사된 바와 같이, 소스/드레인 영역(510/512) 각각의 전체 둘레를 둘러싼다. 즉, 일 실시예에서, 소스/드레인 영역(510/512)은 아래에 놓인 기판 재료 또는 위에 놓인 채널 제조 재료들과 같은 임의의 개재 재료 없이 콘택들(514)에 의해 완전히 둘러싸인다는 점에서 불연속적이다. 따라서, 복수의 나노와이어(504)를 갖는 실시예에서, 나노와이어들의 소스/드레인 영역(510/512)은 또한 서로에 대해 불연속적이다.
다시 도 5a를 참조하면, 일 실시예에서, 반도체 디바이스(500)는 스페이서들(516)의 쌍을 더 포함한다. 스페이서들(516)은 게이트 전극 스택(508)과 콘택들(514)의 쌍 사이에 배치된다. 전술한 바와 같이, 채널 영역들 및 소스/드레인 영역들은, 적어도 여러 실시예들에서, 불연속적으로 제조된다. 하지만, 나노와이어들(504)의 모든 영역들이 불연속적으로 제조되어야 할 필요가 있거나 불연속적으로 제조될 수 있는 것은 아니다. 예를 들어, 도 5c를 참조하면, 나노와이어들(504A-504C)은 스페이서들(516) 아래의 위치에서 불연속적이 아니다. 일 실시예에서, 나노와이어들(504A-504C)의 스택은, 도 6a-6f와 관련하여 하기에 설명된 바와 같이, III-V족 재료 나노와이어들 사이에 개재된 게르마늄 또는 그 반대와 같이, 그 사이에 개재 반도체 재료(580)를 갖는다. 한 실시형태에서, 하부 나노와이어(504A)는 기판(502)의 일부와 여전히 접촉하며, 예를 들어 벌크 기판상에 배치된 절연 층 부분과 접촉한다. 따라서, 일 실시예에서, 하나의 또는 두 개 모두의 스페이서들 아래의 복수의 수직 적층된 나노와이어 부분은 불연속적이 아니다.
비록 전술한 디바이스(500)는 단일 디바이스, 예를 들어 NMOS 또는 PMOS 디바이스에 대한 것이지만, 예를 들어 하기에 도 6a-6f와 관련하여 설명한 바와 같이, 동일한 기판상에 또는 동일한 기판 위에 배치된 NMOS 및 PMOS 나노와이어-기반 디바이스 모두를 포함하도록 CMOS 아키텍처가 또한 형성될 수 있다.
다시 도 5a-5c를 참조하면, 기판(502)은 반도체 디바이스 제조에 적합한 재료로 구성될 수 있다. 일 실시예에서, 기판(502)은, 이에 제한되지는 않지만 실리콘, 게르마늄, 실리콘-게르마늄 또는 III-V 화합물 반도체 재료를 포함할 수 있는 재료의 단결정으로 구성된 하부 벌크 기판을 포함한다. 이에 제한되지는 않지만 실리콘 이산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있는 재료로 구성된 상부 절연체 층이 하부 벌크 기판상에 배치된다. 따라서, 구조체(500)는 시작 반도체-온-인슐레이터(semiconductor-on-insulator) 기판으로부터 제조될 수 있다. 그와 같이, 일 실시예에서, 도 5a-5c에 묘사된 바와 같이, 개재 유전체 층이 위에 배치된 벌크 결정성 기판 위에 복수의 수직 적층된 나노와이어(504)가 배치된다. 대안적으로, 구조체(500)가 벌크 기판으로부터 직접 형성되고, 전술한 상부 절연체 층 대신에 국소 산화를 사용하여 전기 절연성 부분들을 형성한다. 그와 같이, 다른 실시예에서, 개재 유전체 층이 위에 배치되지 않은 벌크 결정성 기판 위에 복수의 수직 적층된 나노와이어(504)가 배치된다. 다른 실시예에서, III-V족 재료 배리어 층과 같은, 높은 밴드 갭을 갖는 상부 배리어 층을 사용하여 하부 나노와이어(504A)를 아래에 놓인 기판으로부터 분리한다.
일 실시예에서, 다시 도 5a를 참조하면, 게이트 스택(508)의 게이트 전극은 금속 게이트로 구성되며 게이트 유전체 층은 하이-k(high-k) 재료로 구성된다. 예를 들어, 일 실시예에서, 게이트 유전체 층은, 이에 제한되지는 않지만 하프늄 산화물(hafnium oxide), 하프늄 산질화물(hafnium oxy-nitride), 하프늄 실리케이트(hafnium silicate), 란타늄 산화물(lanthanum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리케이트(zirconium silicate), 탄탈륨 산화물(tantalum oxide), 바륨 스트론튬 티타네이트(barium strontium titanate), 바륨 티타네이트(barium titanate), 스트론튬 티타네이트(strontium titanate), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오베이트(lead zinc niobate) 또는 그의 조합과 같은 재료로 구성된다. 또한, 게이트 유전체 층의 일부는 나노와이어(504)의 상부 몇 개 층들로부터 형성된 자연 산화물층을 포함할 수 있다. 일 실시예에서, 게이트 유전체 층은 하이-k 상부 부분 및 반도체 재료의 산화물로 구성된 하부 부분으로 구성된다. 일 실시예에서, 게이트 유전체 층은 하프늄 산화물의 상부 부분 및 실리콘 이산화물 또는 실리콘 산질화물의 하부 부분으로 구성된다.
일 실시예에서, 게이트 전극은, 이에 제한되지는 않지만 금속 질화물(metal nitrides), 금속 카바이드(metal carbides), 금속 실리사이드(metal silicides), 금속 알루미나이드(metal aluminides), 하프늄(hafnium), 지르코늄(zirconium), 티타늄(titanium), 탄탈륨(tantalum), 알루미늄(aluminum), 루테늄(ruthenium), 팔라듐(palladium), 백금(platinum), 코발트(cobalt), 니켈(nickel) 또는 도전성 금속 산화물과 같은 금속 층으로 구성된다. 특정 실시예에서, 게이트 전극은 금속 일함수-설정 층 위에 형성된 비-일함수 설정 충진 재료로 구성된다.
일 실시예에서, 스페이서들(516)은, 이에 제한되지는 않지만 실리콘 이산화물, 실리콘 산질화물 또는 실리콘 질화물과 같은 절연성 유전체 재료로 구성된다. 콘택들(514)은, 일 실시예에서, 금속 종들로 제조된다. 금속 종들은 니켈 또는 코발트와 같은 순수 금속일 수 있거나, 금속-금속 합금 또는 금속-반도체 합금(예를 들어, 실리사이드 재료)과 같은 합금일 수 있다.
다시 도 5a를 참조하면, 나노와이어들(550) 각각은 또한, 채널 영역들(506)의 어느 한 측 상에서 나노와이어에 또는 나노와이어 상에 배치된 소스 및 드레인 영역(510/512)을 포함한다. 일 실시예에서, 소스 및 드레인 영역(510/512)은 임베디드 소스 및 드레인 영역이며, 예를 들어 나노와이어의 적어도 일부가 제거되고 소스/드레인 재료 영역으로 교체된다. 하지만, 다른 실시예에서, 소스 및 드레인 영역(510/512)은 하나 이상의 나노와이어(504)의 일부로 구성되거나 적어도 이를 포함한다.
비록 전술한 디바이스(500)는 단일 디바이스에 대한 것이지만, 동일한 기판상에 또는 동일한 기판 위에 배치된 NMOS 및 PMOS 나노와이어-기반 디바이스 모두를 포함하도록 CMOS 아키텍처가 또한 형성될 수 있음이 이해될 것이다.
따라서, 다른 양태에서, 클래딩 층들을 갖는 나노와이어들을 제조하는 방법이 제공된다. 도 6a-6f는 본 발명의 일 실시예에 따른, CMOS 나노와이어 반도체 구조체를 제조하는 방법에서의 다양한 작업들을 나타내는 3차원 단면도들을 예시한다.
일 실시예에서, 나노와이어 반도체 구조체의 제조 방법은 PMOS 나노와이어-기반 반도체 디바이스 및 인접한 NMOS 나노와이어-기반 반도체 디바이스 모두를 형성하는 단계를 포함한다. 각각의 디바이스는 기판 위에 나노와이어를 형성함으로써 제조될 수 있다. NMOS 및 PMOS 나노와이어-기반 반도체 디바이스 각각에 대해 궁극적으로 2개의 나노와이어를 형성하는 특정 실시예에서, 도 6a는 기판(602)(예를 들어, 절연 또는 배리어 층(602B)을 위에 갖는 벌크 기판(602A)으로 구성된)을 갖는 초기 구조체(600)를 예시한다. III-V 재료 층(604)/게르마늄 층(606)/III-V 재료 층(608)/게르마늄 층(610) 스택이 스택(602) 상에 배치된다. 물론, 그러한 층들의 순서는 뒤바뀔 수 있다.
도 6b를 참조하면, 예를 들어 마스크 및 플라즈마 에칭 공정을 이용하여, III-V 재료 층(604)/게르마늄 층(606)/III-V 재료 층(608)/게르마늄 층(610) 스택뿐만 아니라 절연체 또는 배리어 층(602B)의 상부 부분의 일부를 핀-형 구조체(612)로 패터닝한다. 따라서, 일 실시예에서, 패터닝에 의해 III-V 재료 및 게르마늄 층들 각각의 어느 한 측 상에 자유 표면(free surface)을 형성하여 핀-형 구조체(612)를 제공한다.
3개 게이트 구조체의 형성을 도시하는 특정 예에서, 도 6c는 3개의 희생 게이트(614A, 614B 및 614C)가 위에 배치된 핀-형 구조체(612)를 예시한다. 그러한 일 실시예에서, 3개의 희생 게이트(614A, 614B 및 614C)는, 예를 들어 블랭킷 퇴적되고 플라즈마 에칭 공정으로 패터닝된, 희생 게이트 산화막 층(616) 및 희생 폴리실리콘 게이트 층(618)으로 구성된다.
3개의 희생 게이트(614A, 614B 및 614C)를 형성하기 위한 패터닝에 후속하여, 3개의 희생 게이트(614A, 614B 및 614C)의 측벽들 상에 스페이서들을 형성할 수 있고, 도 6c에 도시된 핀-형 구조체(612)의 영역들(620)에 도핑을 수행할 수 있고(예를 들어, 단부 및/또는 소스 및 드레인 유형 도핑), 3개의 희생 게이트(614A, 614B 및 614C)를 덮은 다음 재노출시키도록 층간 유전체 층을 형성할 수 있다. 이어서, 교체 게이트 또는 게이트-최종(gate-last) 공정을 위해, 층간 유전체 층을 연마하여 3개의 희생 게이트(614A, 614B 및 614C)를 노출시킬 수 있다. 도 6d를 참조하면, 스페이서들(622) 및 층간 유전체 층(624)과 함께 3개의 희생 게이트(614A, 614B 및 614C)가 노출된다.
이어서, 예를 들어 교체 게이트 또는 게이트-최종 공정 흐름에서 희생 게이트(614A, 614B 및 614C)를 제거하여 핀-형 구조체(612)의 채널 부분들을 노출시킬 수 있다. 도 6e의 좌측 부분을 참조하면, 핀-형 구조체(612)를 사용하여 NMOS 디바이스를 제조하는 경우에, 희생 게이트들(614A, 614B 및 614C)을 제거하여 트랜치들(626)을 제공한다. 트랜치들(626)에 의해 노출된 게르마늄 층들(606 및 610) 부분뿐만 아니라, 절연 또는 배리어 층(602B)의 노출된 부분들을 제거하여 III-V족 재료 층들(604 및 608)의 불연속 부분들을 남긴다. 도 6e의 우측 부분을 참조하면, 핀-형 구조체(612)를 사용하여 PMOS 디바이스를 제조하는 경우에, 희생 게이트들(614A, 614B 및 614C)을 제거하여 트랜치들(628)을 제공한다. 트랜치들(628)에 의해 노출된 III-V 재료 층들(604 및 608) 부분을 제거하여 게르마늄 층들(606 및 610)의 불연속 부분들을 남긴다.
일 실시예에서, 도 6e의 우측 부분을 참조하면, III-V족 재료를 선택적으로 제거하지만 게르마늄 나노와이어 구조체들(606 및 610)은 에칭하지 않는 습식 에칭을 이용하여 III-V족 재료 층들(604 및 608)을 선택적으로 에칭한다. 다른 실시예에서, 도 6e의 좌측 부분을 참조하면, 게르마늄을 선택적으로 제거하지만 III-V족 재료 나노와이어 구조체들(604 및 608)은 에칭하지 않는 습식 에칭을 이용하여 게르마늄 층들(606 및 610)을 선택적으로 에칭한다. 따라서, III-V족 재료 층들을 핀-형 구조체(612)로부터 제거하여 게르마늄 채널 나노와이어들을 형성할 수 있거나, 게르마늄 층들을 핀-형 구조체(612)로부터 제거하여 III-V족 재료 채널 나노와이어들을 형성할 수 있다.
일 실시예에서, 도 6e에 도시된 III-V족 재료 층들(604 및 608)(NMOS) 또는 게르마늄 층들(606 및 610)(PMOS)의 불연속 부분들은 궁극적으로 나노와이어-기반 구조체에서 채널 영역들이 될 것이다. 따라서, 도 6e에 묘사된 공정 단계에서, 채널 공학 또는 조정(tuning)이 수행될 수 있다. 예를 들어, 일 실시예에서, 도 6e의 좌측 부분에 도시된 III-V족 재료 층들(604 및 608)의 불연속 부분들, 또는 도 6e의 우측 부분에 도시된 게르마늄 층들(606 및 610)의 불연속 부분들을 산화 및 에칭 공정들을 이용하여 박층화한다(thinned). 그러한 에칭 공정은 대향하는 III-V족 재료 또는 게르마늄 층들을 에칭함으로써 와이어들이 분리됨과 동시에 수행될 수 있다. 따라서, III-V족 재료 층들(604 및 608) 또는 게르마늄 층들(606 및 610)로부터 형성된 초기 와이어들이 두꺼워지기 시작하고 이후의 가공에서 박층화된다. 박층화에 추가하여, 또는 박층화와는 달리, 노출된 채널 영역들 중 하나 이상을 둘러싸도록 저 밴드 갭 클래딩 층을 형성할 수 있다. 클래딩 층들은 예를 들어 클래딩 층들(205, 406B 또는 506B)인, 전술한 바와 같은 것일 수 있다.
도 6e에 묘사된 바와 같은 불연속 채널 영역들의 형성에 후속하여, 하이-k 게이트 유전체 및 금속 게이트 가공을 수행할 수 있고 소스 및 드레인 콘택을 추가할 수 있다. 2개의 III-V족 재료 나노와이어(NMOS) 위에 또는 2개의 게르마늄 나노와이어(PMOS) 위에 3개의 게이트 구조체를 형성하는 것을 도시하는 특정 예에서, 도 6f는 NMOS 게이트 스택(630) 또는 PMOS 게이트 스택(632)의 퇴적 이후의 구조체를 예시한다. 게이트 스택들은 각각, 하이-k 게이트 유전체 층 및 N-형 또는 P-형 금속 게이트 전극 층으로 구성될 수 있다. 또한, 도 6f는 영구 게이트 스택을 형성한 후에 층간 유전체 층(624)을 후속하여 제거한 결과를 묘사한다. 도 6e에서 잔류하는 층간 유전체 층(624) 부분들 위치에 콘택들을 형성할 수 있다. 일 실시예에서, 층간 유전체 층(624) 제거 및 콘택들(634) 형성 공정 동안의 일부 단계에서, 소스 및 드레인 공학이 또한 수행될 수 있다.
따라서, 본 발명에 설명된 하나 이상의 실시예는 저 밴드 갭 외부 클래딩 층들을 갖는 활성 영역 구성들을 타겟으로 한다. 비록 위에서 비-평면 및 게이트-올-어라운드 디바이스들에 대한 장점들에 대해 설명하였지만, 게이트 랩-어라운드(wrap-around) 피처들이 없는 평면 디바이스들에 대해서도 장점들이 또한 달성될 수 있다. 따라서, 평면 디바이스들, 핀 또는 트라이-게이트 기반 디바이스들, 및 나노와이어-기반 디바이스들을 포함하는 게이트-올-어라운드 디바이스들과 같은 고 이동도 재료-기반 트랜지스터들을 형성하기 위해 그러한 구성들이 포함될 수 있다. 본 발명에 설명된 III-V 재료 층들(또는 다른 고 이동도, 저 밴드 갭 재료들)과 같은 재료들의 형성은, 이에 제한되지는 않지만 CVD(chemical vapor deposition) 또는 MBE(molecular beam epitaxy)와 같은 기술들 또는 다른 유사한 공정들에 의해 수행될 수 있음이 이해될 것이다.
도 7은 본 발명의 일 구현에 따른 컴퓨팅 디바이스(700)를 예시한다. 컴퓨팅 디바이스(700)는 보드(702)를 수용한다. 보드(702)는 이에 제한되지는 않지만 프로세서(704) 및 적어도 하나의 통신 칩(706)을 포함하는 다수의 컴포넌트들을 포함할 수 있다. 프로세서(704)는 보드(702)에 물리적 및 전기적으로 결합된다. 일부 구현들에서, 적어도 하나의 통신 칩(706)은 또한 보드(702)에 물리적 및 전기적으로 결합된다. 추가 구현들에서, 통신 칩(706)은 프로세서(704)의 일부이다.
응용에 따라, 컴퓨팅 디바이스(700)는 보드(702)에 물리적 및 전기적으로 결합될 수 있거나 결합되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 구성요소들은, 이에 제한되지는 않지만 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 콘트롤러, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS 디바이스, 콤파스, 가속도계, 자이로스코프, 스피커, 카메라 및 대용량 저장 장치(예를 들어, 하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등)를 포함한다.
통신 칩(706)은 컴퓨팅 디바이스(700)에 및 이로부터의 데이터를 전송하기 위한 무선 통신을 가능하게 한다. 용어 "무선" 및 그의 파생어는 비고형(non-solid) 매체를 통해 변조 전자기 복사를 이용함으로써 데이터를 통신할 수 있는, 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하기 위해 사용될 수 있다. 비록 일부 실시예들에서는 그렇지 않을 수도 있지만, 용어는 관련 디바이스들이 임의의 와이어들을 포함하지 않는 것을 시사하지 않는다. 통신 칩(706)은, 이에 제한되지는 않지만, Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그의 파생물 뿐만 아니라 3G, 4G, 5G 및 그 이상으로 지정된 임의의 다른 무선 프로토콜들을 포함하는, 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(700)는 복수의 통신 칩(706)을 포함할 수 있다. 예를 들어, 제1 통신 칩(706)은 Wi-Fi 및 블루투스와 같은 근거리 무선 통신 전용일 수 있으며, 제2 통신 칩(706)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 및 기타와 같은 장거리 무선 통신 전용일 수 있다.
컴퓨팅 디바이스(700)의 프로세서(704)는 프로세서(704) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 일부 구현들에서, 프로세서의 집적 회로 다이는 본 발명의 구현들에 따라 구축된 MOS-FET 트랜지스터들과 같은 하나 이상의 디바이스를 포함한다. 용어 "프로세서"는 저항기들 및/또는 메모리로부터 전자 데이터를 처리하여 그 전자 데이터를 저항기들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변형시키는 임의의 디바이스 또는 디바이스 일부를 지칭할 수 있다.
통신 칩(706)은 또한 통신 칩(706) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 다른 구현에 따라, 통신 칩의 집적 회로 다이는 본 발명의 구현에 따라 구축된 MOS-FET 트랜지스터와 같은 하나 이상의 디바이스를 포함한다.
추가 구현들에서, 컴퓨팅 디바이스(700) 내에 수용된 다른 컴포넌트는 본 발명의 구현들에 따라 구축된 MOS-FET 트랜지스터와 같은 하나 이상의 디바이스를 포함하는 집적 회로 다이를 포함할 수 있다.
각종 구현들에서, 컴퓨팅 디바이스(700)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA, 울트라 모바일 PC, 휴대폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어 또는 디지털 비디오 레코더일 수 있다. 추가 구현들에서, 컴퓨팅 디바이스(700)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
따라서, 본 발명의 실시예들은 저 밴드 갭 클래딩 층들을 갖는 채널 영역들을 갖는 비-평면 반도체 디바이스들을 포함한다.
일 실시예에서, 반도체 디바이스는 기판 위에 배치된 복수의 나노와이어의 수직 구성을 포함한다. 각각의 나노와이어는 제1 밴드 갭을 갖는 내부 영역 및 내부 영역을 둘러싸는 외부 클래딩 층을 포함한다. 클래딩 층은 더 낮은 제2 밴드 갭을 갖는다. 게이트 스택이 나노와이어들 각각의 채널 영역 상에 배치되고 채널 영역을 완전히 둘러싼다. 게이트 스택은 클래딩 층 상에 배치되고 클래딩 층을 둘러싸는 게이트 유전체 층, 및 게이트 유전체 층 상에 배치된 게이트 전극을 포함한다. 나노와이어들의 채널 영역들의 어느 한 측 상에 소스 및 드레인 영역이 배치된다.
일 실시예에서, 클래딩 층은 낮은 저항으로 파동 함수를 전파하기에 적합한 재료로 구성된다.
일 실시예에서, 각각의 채널 영역의 내부 영역은 소스 영역들로부터 드레인 영역들로의 전류 흐름을 실질적으로 방지하기에 적합한 재료로 구성된다.
일 실시예에서, 클래딩 층 및 내부 영역의 재료 쌍들은, 이에 제한되지는 않지만 InGaAs/InP, GaAs/AlGaAs 또는 InSb/AlInSb와 같은 쌍들이다.
일 실시예에서, 클래딩 층은 게르마늄이 풍부(germanium-rich)하고, 내부 영역은 실리콘이 풍부(silicon-rich)하다.
일 실시예에서, 클래딩 층은 파동 함수의 상당 부분을 전파하고 파동 함수의 상당 부분이 각각의 채널 영역의 내부 영역으로 들어가는 것을 억제하기에 적합한 두께를 갖는다.
일 실시예에서, 클래딩 층은 약 50-100 Å의 범위의 두께를 갖는다.
일 실시예에서, 소스 및 드레인 영역은 나노와이어들 각각의 부분들 내에 형성된다.
일 실시예에서, 각각의 나노와이어의 소스 및 드레인 영역은 서로에 대해 불연속적이고, 반도체 디바이스는 불연속 소스 영역들 각각을 둘러싸는 도전성 소스 콘택 및 불연속 드레인 영역들 각각을 둘러싸는 도전성 드레인 콘택을 더 포함한다.
일 실시예에서, 게이트 유전체 층은 하이-k 게이트 유전체 층이며, 게이트 전극은 금속 게이트 전극이다.
일 실시예에서, 반도체 디바이스는, 기판 위에 배치되며 채널 영역을 갖는 3차원 반도체 바디를 포함하는 헤테로-구조체를 포함한다. 채널 영역은 제1 밴드 갭을 갖는 내부 영역 및 내부 영역을 적어도 부분적으로 둘러싸는 외부 클래딩 층을 포함한다. 클래딩 층은 더 낮은 제2 밴드 갭을 갖는다. 게이트 스택은 채널 영역 상에 배치되고 채널 영역을 적어도 부분적으로 둘러싼다. 게이트 스택은 클래딩 층 상에 배치된 게이트 유전체 층, 및 게이트 유전체 층 상에 배치된 게이트 전극을 포함한다. 소스 및 드레인 영역은 채널 영역의 어느 한 측 상에서 3차원 반도체 바디에 배치된다.
일 실시예에서, 클래딩 층은 채널 영역의 내부 영역을 완전히 둘러싸고, 게이트 스택은 채널 영역을 완전히 둘러싼다.
일 실시예에서, 클래딩 층은 채널 영역의 내부 영역을 단지 부분적으로만 둘러싸고, 게이트 스택은 채널 영역을 단지 부분적으로만 둘러싼다.
일 실시예에서, 클래딩 층은 낮은 저항으로 파동 함수를 전파하기에 적합한 재료로 구성된다.
일 실시예에서, 채널 영역의 내부 영역은 소스 영역으로부터 드레인 영역으로의 전류 흐름을 실질적으로 방지하기에 적합한 재료로 구성된다.
일 실시예에서, 클래딩 층 및 내부 영역의 재료 쌍들은, 이에 제한되지는 않지만 InGaAs/InP, GaAs/AlGaAs 또는 InSb/AlInSb와 같은 쌍이다.
일 실시예에서, 클래딩 층은 게르마늄이 풍부하고, 내부 영역은 실리콘이 풍부하다.
일 실시예에서, 클래딩 층은 파동 함수의 상당 부분을 전파하고 파동 함수의 상당 부분이 채널 영역의 내부 영역으로 들어가는 것을 억제하기에 적합한 두께를 갖는다.
일 실시예에서, 클래딩 층은 약 50-100 Å 범위의 두께를 갖는다.
일 실시예에서, 게이트 유전체 층은 하이-k 게이트 유전체 층이고, 게이트 전극은 금속 게이트 전극이다.
일 실시예에서, 반도체 구조체는 제1 반도체 디바이스를 포함한다. 제1 반도체 디바이스는 기판 위에 배치된 복수의 나노와이어의 제1 수직 구성을 포함한다. 각각의 나노와이어는 제1 밴드 갭을 갖는 내부 영역 및 내부 영역을 둘러싸는 외부 클래딩 층을 포함한다. 클래딩 층은 더 낮은 제2 밴드 갭을 갖는다. 제1 게이트 스택은 나노와이어들 각각의 채널 영역 상에 배치되고 채널 영역을 완전히 둘러싼다. 제1 게이트 스택은 클래딩 층 상에 배치되고 클래딩 층을 둘러싸는 게이트 유전체 층, 및 게이트 유전체 층 상에 배치된 게이트 전극을 포함한다. 소스 및 드레인 영역은 복수의 나노와이어의 제1 수직 구성의 나노와이어들의 채널 영역들의 어느 한 측 상에 배치된다. 반도체 구조체는 또한 제2 반도체 디바이스를 포함한다. 제2 반도체 디바이스는 또한, 기판 위에 배치된 복수의 나노와이어의 제2 수직 구성을 포함한다. 제2 게이트 스택은 나노와이어들 각각의 채널 영역 상에 배치되고 채널 영역을 완전히 둘러싼다. 제2 게이트 스택은 게이트 유전체 층, 및 게이트 유전체 층 상에 배치된 게이트 전극을 포함한다. 소스 및 드레인 영역은 복수의 나노와이어의 제2 수직 구성의 나노와이어들의 채널 영역들의 어느 한 측 상에 배치된다.
일 실시예에서, 제1 반도체 디바이스는 NMOS 디바이스이고, 제2 반도체 디바이스는 PMOS 디바이스이다.
일 실시예에서, 클래딩 층 및 내부 영역은 III-V족 재료 헤테로-접합을 형성한다.
일 실시예에서, 제2 반도체 디바이스의 각각의 나노와이어는 제1 밴드 갭을 갖는 제2 내부 영역, 및 제2 내부 영역을 둘러싸는 제2 외부 클래딩 층을 포함하며, 제2 클래딩 층은 더 낮은 제2 밴드 갭을 갖는다.
일 실시예에서, 클래딩 층 및 제2 클래딩 층은 각각, 낮은 저항으로 파동 함수를 전파하기에 적합한 재료로 구성된다.
일 실시예에서, 내부 영역 및 제2 내부 영역은 각각, 소스 영역들 각각으로부터 드레인 영역들로의 전류 흐름을 실질적으로 방지하기에 적합한 재료로 구성된다.
일 실시예에서, 클래딩 층 및 내부 영역의 재료 쌍들은, 이에 제한되지는 않지만 InGaAs/InP, GaAs/AlGaAs 또는 InSb/AlInSb와 같은 쌍들이고, 제2 클래딩 층은 게르마늄이 풍부하고, 제2 내부 영역은 실리콘이 풍부하다.
일 실시예에서, 클래딩 층 및 제2 클래딩 층 각각은, 파동 함수의 상당 부분을 전파하고 파동 함수의 상당 부분이 각각 내부 영역 및 제2 내부 영역에 들어가는 것을 억제하기에 적합한 두께를 갖는다.
일 실시예에서, 클래딩 층 및 제2 클래딩 층 각각은, 약 50-100 Å 범위의 두께를 갖는다.
일 실시예에서, 제1 게이트 스택의 게이트 유전체 층은 하이-k 게이트 유전체 층이고, 제1 게이트 스택의 게이트 전극은 N-형 금속 게이트 전극이다.
일 실시예에서, 제2 게이트 스택의 게이트 유전체 층은 하이-k 게이트 유전체 층이고, 제2 게이트 스택의 게이트 전극은 P-형 금속 게이트 전극이다.

Claims (20)

  1. 반도체 디바이스로서,
    기판 위에 배치된 복수의 나노와이어들의 수직 구성 - 각각의 나노와이어는 상기 기판에 대하여 수평으로 배향되고, 각각의 나노와이어는 제1 밴드 갭을 갖는 내부 영역 및 상기 내부 영역을 둘러싸는 외부 클래딩 층을 포함하고, 상기 클래딩 층은 상기 제1 밴드 갭보다 더 좁은 제2 밴드 갭을 가짐 -;
    상기 나노와이어들 각각의 채널 영역 상에 배치되고 상기 나노와이어들 각각의 채널 영역을 완전히 둘러싸는 게이트 스택 - 상기 게이트 스택은 상기 클래딩 층 상에 배치되고 상기 클래딩 층을 둘러싸는 게이트 유전체 층 및 상기 게이트 유전체 층 상에 배치된 게이트 전극을 포함함 -; 및
    상기 나노와이어들의 채널 영역들의 어느 한 측 상에 배치된 소스 및 드레인 영역들
    을 포함하고,
    각각의 나노와이어의 소스 및 드레인 영역들은 서로에 대해 불연속적이고, 상기 반도체 디바이스는:
    상기 불연속 소스 영역들 각각을 둘러싸는 도전성 소스 콘택; 및
    상기 불연속 드레인 영역들 각각을 둘러싸는 도전성 드레인 콘택
    을 더 포함하는 반도체 디바이스.
  2. 제1항에 있어서, 상기 클래딩 층은 파동 함수(wave-function)를 전파하기 위하여 III족 및 V족 원소들로 구성된 그룹으로부터 선택되는 하나 이상의 원소들을 포함하는 재료를 포함하는 반도체 디바이스.
  3. 제2항에 있어서, 각각의 채널 영역의 상기 내부 영역은 소스 영역들로부터 드레인 영역들로의 전류 흐름을 방지하기 위하여 상기 클래딩 층보다 더 큰 밴드 갭을 갖는 재료를 포함하는 반도체 디바이스.
  4. 제1항에 있어서, 상기 클래딩 층 및 내부 영역의 재료 쌍들은 InP/InGaAs, GaAs/AlGaAs 및 AlInSb/InSb 로 구성되는 그룹으로부터 선택되는 반도체 디바이스.
  5. 제1항에 있어서, 상기 클래딩 층은 상기 내부 영역에 비해 더 많은 게르마늄을 갖고, 상기 내부 영역은 상기 클래딩 층에 비해 더 많은 실리콘을 갖는 반도체 디바이스.
  6. 삭제
  7. 제1항에 있어서, 상기 클래딩 층은 50-100 Å 범위의 두께를 갖는 반도체 디바이스.
  8. 제1항에 있어서, 상기 소스 및 드레인 영역들은 상기 나노와이어들 각각의 부분들 내에 형성된 반도체 디바이스.
  9. 삭제
  10. 제1항에 있어서, 상기 게이트 유전체 층은 하이-k(high-k) 게이트 유전체 층이고, 상기 게이트 전극은 금속 게이트 전극인 반도체 디바이스.
  11. 반도체 디바이스로서,
    기판 위에 배치되며, 제1 밴드 갭을 갖는 내부 영역 및 상기 내부 영역을 적어도 부분적으로 둘러싸는 외부 클래딩 층을 포함하는 채널 영역을 갖는 3차원 반도체 바디를 포함하는 헤테로-구조체 - 상기 클래딩 층은 상기 제1 밴드 갭보다 더 좁은 제2 밴드 갭을 가지고, 상기 헤테로-구조체는 상기 3차원 반도체 바디 아래에 배치되는 하부 배리어 층(bottom barrier layer)을 포함하고, 상기 하부 배리어 층은 상기 내부 영역과 동일한 재료를 포함함 - ;
    상기 채널 영역 상에 배치되고 상기 채널 영역을 적어도 부분적으로 둘러싸는 게이트 스택 - 상기 게이트 스택은 상기 클래딩 층 상에 배치된 게이트 유전체 층 및 상기 게이트 유전체 층 상에 배치된 게이트 전극을 포함하고, 상기 클래딩 층은 상기 채널 영역의 상기 내부 영역을 단지 부분적으로만 둘러싸고, 상기 게이트 스택은 상기 채널 영역을 단지 부분적으로만 둘러쌈 -; 및
    채널 영역의 어느 한 측 상에서 상기 3차원 반도체 바디에 배치된 소스 및 드레인 영역들
    을 포함하는 반도체 디바이스.
  12. 삭제
  13. 삭제
  14. 제11항에 있어서, 상기 클래딩 층 및 내부 영역의 재료 쌍들은 InP/InGaAs, GaAs/AlGaAs 및 AlInSb/InSb 로 구성되는 그룹으로부터 선택된 반도체 디바이스.
  15. 제11항에 있어서, 상기 클래딩 층은 상기 내부 영역에 비해 더 많은 게르마늄을 갖고, 상기 내부 영역은 상기 클래딩 층에 비해 더 많은 실리콘을 갖는 반도체 디바이스.
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
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