KR20160054305A - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR20160054305A
KR20160054305A KR1020140153739A KR20140153739A KR20160054305A KR 20160054305 A KR20160054305 A KR 20160054305A KR 1020140153739 A KR1020140153739 A KR 1020140153739A KR 20140153739 A KR20140153739 A KR 20140153739A KR 20160054305 A KR20160054305 A KR 20160054305A
Authority
KR
South Korea
Prior art keywords
region
gate
shallow well
drain
conductivity type
Prior art date
Application number
KR1020140153739A
Other languages
English (en)
Inventor
유재현
김관영
노진현
맹우열
전기문
전용우
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020140153739A priority Critical patent/KR20160054305A/ko
Priority to US14/733,354 priority patent/US20160133702A1/en
Priority to CN201510753020.0A priority patent/CN105590963A/zh
Publication of KR20160054305A publication Critical patent/KR20160054305A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0882—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H01L21/823425—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures manufacturing common source or drain regions between a plurality of conductor-insulator-semiconductor structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Abstract

반도체 소자는 제1 도전형의 활성 영역을 가지는 기판과, 활성 영역 내에 형성된 제2 도전형의 드리프트 영역과, 드리프트 영역 위에서 활성 영역을 덮는 게이트와, 활성 영역과 게이트와의 사이에 개재된 게이트 절연막과, 드리프트 영역 내에서 게이트와 이격된 위치에 형성되고 드리프트 영역보다 높은 도핑 농도를 가지는 제2 도전형의 드레인 영역과, 드리프트 영역 내에서 드레인 영역과 이격되어 있고 게이트와 드레인 영역과의 사이에 형성된 제1 도전형 쉘로우 웰 영역과, 게이트와 드레인 영역과의 사이에서 제1 도전형 쉘로우 웰 영역 내에 형성되고 제1 도전형 쉘로우 웰 영역보다 높은 도핑 농도를 가지는 제1 도전형의 소스 영역을 포함한다.

Description

반도체 소자 및 그 제조 방법 {Semiconductor device and manufacturing method of the same}
본 발명의 기술적 사상은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 LDMOS (lateral diffused metal oxide semiconductor) 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
최근 휴대폰, 노트북, PC (personal computer) 등과 같은 모바일 기기의 증가에 따라 전력 반도체에 대한 수요가 급증하고 있다. 전력 반도체 소자는 파워 스위칭 소자 및 제어 IC (integrated circuit)로 구성된다. 전력 반도체 소자에 사용되는 이상적인 파워 스위칭 소자는 스위치가 오프(off)일 때 견딜 수 있는 항복 전압이 크고 스위치가 온(on)일 때 허용 전류가 크고 온 저항이 작으며, 스위치 구동 전력이 적고 스위칭 시간이 짧아야 한다. 전력 반도체 소자에 사용하기 적합한 이상적인 파워 스위칭 소자를 구현하기 위하여 확대된 안전 동작 영역 (safe operating area: SOA)을 확보할 필요가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 확대된 안전 동작 영역을 확보할 수 있고, 우수한 전기적 퍼포먼스(performance)를 제공할 수 있으며, 고도로 스케일링된 고집적 반도체 소자에 유리하게 채용될 수 있는 구조를 가지는 반도체 소자를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 확대된 안전 동작 영역을 확보할 수 있고, 우수한 전기적 퍼포먼스를 제공할 수 있으며, 고도로 스케일링된 고집적 반도체 소자에 유리하게 채용될 수 있는 반도체 소자를 단순화된 공정에 의해 용이하게 형성할 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자는 제1 도전형의 활성 영역을 가지는 기판과, 상기 활성 영역 내에 형성된 제2 도전형의 드리프트(drift) 영역과, 상기 드리프트 영역 위에서 상기 활성 영역을 덮는 게이트와, 상기 활성 영역과 상기 게이트와의 사이에 개재된 게이트 절연막과, 상기 드리프트 영역 내에서 상기 게이트와 이격된 위치에 형성되고 상기 드리프트 영역보다 높은 도핑 농도를 가지는 제2 도전형의 드레인 영역과, 상기 드리프트 영역 내에서 상기 드레인 영역과 이격되어 있고 상기 게이트와 상기 드레인 영역과의 사이에 형성된 제1 도전형 쉘로우 웰 영역과, 상기 게이트와 상기 드레인 영역과의 사이에서 상기 제1 도전형 쉘로우 웰 영역 내에 형성되고 상기 제1 도전형 쉘로우 웰 영역보다 높은 도핑 농도를 가지는 제1 도전형의 소스 영역을 포함한다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자에서, 상기 게이트의 측면을 덮는 절연 스페이서를 더 포함하고, 상기 소스 영역은 상기 게이트 절연막 및 상기 절연 스페이서를 사이에 두고 상기 게이트와 이격되고 상기 절연 스페이서에 의해 정렬되는 위치에 형성될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자는 상기 소스 영역과 상기 드레인 영역과의 사이에서 상기 제1 도전형 쉘로우 웰 영역 내에 형성되고 상기 드레인 영역과 이격되어 있는 제1 도전형의 바디 콘택 영역을 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자에서, 상기 기판은 주면과, 상기 주면으로부터 상기 기판의 상부로 돌출되고 상기 기판의 주면에 평행한 제1 방향으로 연장되는 핀형(fin-type) 반도체 영역을 포함하고, 상기 활성 영역은 상기 핀형 반도체 영역에 정의될 수 있다. 상기 게이트는 상기 기판 위에서 상기 활성 영역과 교차하는 제2 방향으로 연장될 수 있다. 일부 실시예들에서, 상기 게이트는 상기 게이트 절연막을 사이에 두고 상기 활성 영역의 양 측면에 각각 대면하는 제1 수직 게이트부 및 제2 수직 게이트부를 포함할 수 있다. 다른 일부 실시예들에서, 상기 게이트는 상기 게이트 절연막을 사이에 두고 상기 활성 영역의 양 측면에 각각 대면하는 제1 수직 게이트부 및 제2 수직 게이트부와, 상기 제1 수직 게이트부 및 상기 제2 수직 게이트부에 일체로 연결되고 상기 게이트 절연막을 사이에 두고 상기 활성 영역의 상면에 대면하는 수평 게이트부를 포함할 수 있다.
다른 일부 실시예들에서, 상기 기판은 벌크(bulk) 기판으로 이루어지고, 상기 게이트는 상기 벌크 기판상에 형성된 평판형(planar type) 게이트로 이루어질 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 소자는 제1 도전형의 활성 영역을 가지는 기판과, 상기 활성 영역 내에 형성된 제2 도전형의 드리프트 영역과, 상기 드리프트 영역 위에서 상기 활성 영역을 덮는 적어도 하나의 게이트를 포함하는 게이트 영역과, 상기 활성 영역과 상기 적어도 하나의 게이트와의 사이에 개재된 적어도 하나의 게이트 절연막과, 상기 드리프트 영역 내에서 상기 게이트 영역을 사이에 두고 서로 이격되어 있는 제1 도전형의 제1 쉘로우 웰 영역 및 제2 쉘로우 웰 영역과, 상기 제1 쉘로우 웰 영역 내에 형성되고 상기 제1 쉘로우 웰 영역보다 높은 도핑 농도를 가지는 제1 도전형의 제1 소스 영역과, 상기 제2 쉘로우 웰 영역 내에 형성되고 상기 제1 쉘로우 웰 영역보다 높은 도핑 농도를 가지는 제1 도전형의 제2 소스 영역과, 상기 드리프트 영역 내에서 상기 게이트 영역, 상기 제1 쉘로우 웰 영역, 및 제2 쉘로우 웰 영역을 사이에 두고 서로 이격되어 있고 상기 드리프트 영역보다 높은 도핑 농도를 가지는 제2 도전형의 제1 드레인 영역 및 제2 드레인 영역을 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 소자에서, 상기 게이트 영역은 1 개의 공통 게이트(common gate)를 포함할 수 있다. 상기 드리프트 영역 내에는 상기 제1 소스 영역 및 상기 제1 드레인 영역을 포함하는 제1 LDMOS (lateral diffused metal oxide semiconductor) 트랜지스터와, 상기 제2 소스 영역 및 상기 제2 드레인 영역을 포함하는 제2 LDMOS 트랜지스터가 형성될 수 있다. 상기 공통 게이트는 상기 제1 LDMOS 트랜지스터 및 상기 제2 LDMOS 트랜지스터에 의해 공유될 수 있다. 일부 실시예들에서, 상기 공통 게이트의 양 측면을 덮는 제1 절연 스페이서 및 제2 절연 스페이서를 더 포함하고, 상기 제1 소스 영역은 상기 제1 절연 스페이서에 의해 정렬되는 위치에 형성되고, 상기 제2 소스 영역은 상기 제2 절연 스페이서에 의해 정렬되는 위치에 형성될 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 소자는 상기 제1 소스 영역과 상기 제1 드레인 영역과의 사이에서 상기 제1 쉘로우 웰 영역 내에서 형성되고 상기 제1 드레인 영역과 이격되어 있는 제1 도전형의 제1 바디 콘택 영역과, 상기 제2 소스 영역과 상기 제2 드레인 영역과의 사이에서 상기 제2 쉘로우 웰 영역 내에 형성되고 상기 제2 드레인 영역과 이격되어 있는 제1 도전형의 제2 바디 콘택 영역을 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 소자에서, 상기 게이트 영역은 서로 이격된 제1 게이트 및 제2 게이트를 포함하고, 상기 드리프트 영역 내에는 상기 제1 게이트 영역, 상기 제1 소스 영역 및 상기 제1 드레인 영역을 포함하는 제1 LDMOS 트랜지스터와, 상기 제2 게이트, 상기 제2 소스 영역 및 상기 제2 드레인 영역으로 구성되는 제2 LDMOS 트랜지스터가 형성될 수 있다.
일부 실시예들에서, 본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 소자는 상기 제1 게이트의 측면을 덮는 제1 절연 스페이서와, 상기 제2 게이트의 측면을 덮는 제2 절연 스페이서를 더 포함하고, 상기 제1 소스 영역은 상기 제1 절연 스페이서에 의해 정렬되는 위치에 형성되고, 상기 제2 소스 영역은 상기 제2 절연 스페이서에 의해 정렬되는 위치에 형성될 수 있다.
일부 실시예들에서, 본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 소자는 상기 제1 소스 영역과 상기 제1 드레인 영역과의 사이에서 상기 제1 쉘로우 웰 영역 내에 형성되고 상기 제1 드레인 영역과 이격되어 있는 제1 도전형의 제1 바디 콘택 영역과, 상기 제2 소스 영역과 상기 제2 드레인 영역과의 사이에서 상기 제2 쉘로우 웰 영역 내에 형성되고 상기 제2 드레인 영역과 이격되어 있는 제1 도전형의 제2 바디 콘택 영역을 더 포함할 수 있다.
일부 실시예들에서, 본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 소자는 상기 드리프트 영역 내에서 상기 제1 게이트와 상기 제2 게이트와의 사이에 형성된 소자 분리막을 더 포함할 수 있다.
일부 실시예들에서, 본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 소자는 상기 제1 소스 영역과 상기 제1 드레인 영역과의 사이에서 상기 제1 쉘로우 웰 영역 내에 형성되고 상기 제1 드레인 영역과 이격되어 있는 제1 도전형의 제1 바디 콘택 영역과, 상기 제2 소스 영역과 상기 제2 드레인 영역과의 사이에서 상기 제2 쉘로우 웰 영역 내에 형성되고 상기 제2 드레인 영역과 이격되어 있는 제1 도전형의 제2 바디 콘택 영역과, 상기 드리프트 영역 내에서 상기 제1 게이트와 상기 제2 게이트와의 사이에 형성된 제3 바디 콘택 영역을 더 포함할 수 있다.
일부 실시예들에서, 본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 소자는 상기 제1 소스 영역과 상기 제1 드레인 영역과의 사이에서 상기 제1 쉘로우 웰 영역 내에 형성되고 상기 제1 드레인 영역과 이격되어 있는 제1 도전형의 제1 바디 콘택 영역과, 상기 제2 소스 영역과 상기 제2 드레인 영역과의 사이에서 상기 제2 쉘로우 웰 영역 내에 형성되고 상기 제2 드레인 영역과 이격되어 있는 제1 도전형의 제2 바디 콘택 영역과, 상기 드리프트 영역 내에서 상기 제1 게이트와 상기 제2 게이트와의 사이에 형성되고 전기적으로 플로팅(floating)되어 있는 제1 도전형의 불순물 영역을 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 소자에서, 상기 기판은 주면과, 상기 주면으로부터 상기 기판의 상부로 돌출되고 상기 기판의 주면에 평행한 제1 방향으로 연장되는 핀형(fin-type) 반도체 영역을 포함하고, 상기 활성 영역은 상기 핀형 반도체 영역에 정의될 수 있다. 상기 적어도 하나의 게이트는 상기 기판 위에서 상기 핀형 반도체 영역과 교차하는 제2 방향으로 연장될 수 있다. 상기 적어도 하나의 게이트는 상기 적어도 하나의 게이트 절연막을 사이에 두고 상기 핀형 반도체 영역의 양 측면을 덮도록 연장되는 라인 형상을 가질 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 소자에서, 상기 기판은 벌크(bulk) 기판으로 이루어지고, 상기 게이트는 상기 벌크 기판상에 형성된 평판형(planar type) 게이트로 이루어질 수 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 반도체 소자는 기판상에서 제1 방향으로 연장되는 제1 도전형의 핀형(fin-type) 활성 영역과, 상기 기판상에서 상기 핀형 활성 영역과 교차하는 방향으로 연장되고 상기 핀형 활성 영역의 양 측면을 덮는 적어도 하나의 게이트를 포함하는 게이트 영역과, 상기 핀형 활성 영역에 형성되고 상기 게이트 영역의 양 측에 각각 형성된 고농도 제2 도전형의 제1 소스 영역 및 제2 소스 영역과, 상기 핀형 활성 영역에 형성되고 상기 제1 소스 영역을 사이에 두고 상기 게이트 영역과 이격되어 있는 고농도 제2 도전형의 제1 드레인 영역과, 상기 핀형 활성 영역에 형성되고 상기 제2 소스 영역을 사이에 두고 상기 게이트 영역과 이격되어 있는 고농도 제2 도전형의 제2 드레인 영역과, 상기 핀형 활성 영역에 형성되고 상기 게이트 영역, 상기 제1 소스 영역, 제2 소스 영역, 제1 드레인 영역, 및 제2 드레인 영역을 감싸는 제2 도전형의 드리프트 영역을 포함한다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 반도체 소자는 상기 드리프트 영역 내에서 상기 제1 소스 영역을 감싸는 제1 도전형의 제1 웰과, 상기 드리프트 영역 내에서 상기 제2 소스 영역을 감싸는 제1 도전형의 제2 웰을 더 포함할 수 있다.
일부 실시예들에서, 본 발명의 기술적 사상에 의한 또 다른 양태에 따른 반도체 소자는 상기 제1 웰 내에서 상기 제1 소스 영역에 접해 있고 상기 제1 쉘로우 웰 영역보다 높은 도핑 농도를 가지는 제1 도전형의 제1 바디 콘택 영역과, 상기 제2 웰 내에서 상기 제2 소스 영역에 접해 있고 상기 제2 쉘로우 웰 영역보다 높은 도핑 농도를 가지는 제1 도전형의 제2 바디 콘택 영역을 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 반도체 소자에서, 상기 게이트 영역은 1 개의 공통 게이트(common gate)를 포함할 수 있다. 그리고, 상기 드리프트 영역 내에는 상기 제1 소스 영역 및 상기 제1 드레인 영역을 포함하는 제1 LDMOS 트랜지스터와, 상기 제2 소스 영역 및 상기 제2 드레인 영역을 포함하는 제2 LDMOS 트랜지스터가 형성되어 있고, 상기 공통 게이트는 상기 제1 LDMOS 트랜지스터 및 상기 제2 LDMOS 트랜지스터에 의해 공유될 수 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 반도체 소자에서, 상기 게이트 영역은 서로 이격된 제1 게이트 및 제2 게이트를 포함할 수 있다. 그리고, 상기 드리프트 영역 내에는 상기 제1 게이트 영역, 제1 소스 영역 및 상기 제1 드레인 영역을 포함하는 제1 LDMOS 트랜지스터와, 상기 제2 게이트, 제2 소스 영역 및 상기 제2 드레인 영역으로 구성되는 제2 LDMOS 트랜지스터가 형성될 수 있다. 일부 실시예들에서, 상기 제1 게이트와 상기 제2 게이트와의 사이에 형성된 제1 도전형의 바디 콘택 영역을 더 포함할 수 있다. 다른 일부 실시예들에서, 상기 제1 게이트와 상기 제2 게이트와의 사이에 형성된 소자 분리막을 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 반도체 소자는 기판상에서 제1 방향으로 연장되는 제1 도전형의 핀형(fin-type) 활성 영역과, 상기 기판상에서 상기 핀형 활성 영역과 교차하는 방향으로 연장되고 상기 핀형 활성 영역의 양 측면을 덮는 게이트와, 상기 핀형 활성 영역에 형성된 드리프트 영역과, 상기 핀형 활성 영역에 형성된 드리프트 영역과, 상기 드리프트 영역 내에서 제1 거리를 사이에 두고 상기 게이트와 이격된 위치에 형성된 제2 도전형의 드레인 영역과, 상기 핀형 활성 영역에 형성된 제1 도전형 쉘로우 웰 영역과, 상기 제1 도전형 쉘로우 웰 영역 내에서 상기 제1 거리보다 작은 제2 거리를 사이에 두고 상기 게이트와 이격된 위치에 형성된 제2 도전형의 소스 영역을 포함한다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 반도체 소자는 제1 도전형의 활성 영역을 가지는 기판과, 상기 활성 영역에 형성된 제2 도전형의 드리프트 영역과, 상기 드리프트 영역을 공유하고 상호 대칭 형상을 가지는 2 개의 LDMOS 트랜지스터를 포함한다.
일부 실시예들에서, 상기 2 개의 LDMOS 트랜지스터는 상기 2 개의 LDMOS 트랜지스터에 의해 공유되는 1 개의 공통 게이트를 포함하고, 상기 2 개의 LDMOS 트랜지스터는 상기 공통 게이트를 중심으로 상호 대칭 형상을 가질 수 있다.
다른 일부 실시예들에서, 상기 2 개의 LDMOS 트랜지스터는 제1 게이트를 포함하는 제1 LDMOS 트랜지스터와, 상기 제1 게이트로부터 이격되어 있는 제2 게이트를 포함하는 제2 LDMOS 트랜지스터를 포함하고, 상기 2 개의 LDMOS 트랜지스터는 상기 제1 게이트 및 상기 제2 게이트를 중심으로 상호 대칭 형상을 가질 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자의 제조 방법에서는 제1 도전형의 활성 영역을 가지는 기판에서 상기 활성 영역에 제2 도전형의 드리프트 영역을 형성한다. 상기 드리프트 영역 내에 제1 도전형 쉘로우 웰 영역을 형성한다. 상기 활성 영역 위에 게이트 절연막과, 상기 쉘로우 웰 영역과 오버랩되는 코너 부분을 가지는 게이트를 차례로 형성한다. 상기 드리프트 영역 내에서 상기 게이트 및 상기 쉘로우 웰 영역으로부터 이격된 위치에 제2 도전형의 드레인 영역을 형성한다. 상기 드리프트 영역 중 상기 게이트와 상기 드레인 영역과의 사이에서 상기 쉘로우 웰 영역 내에 배치되는 소스 영역을 형성한다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자의 제조 방법은 상기 소스 영역과 상기 드레인 영역과의 사이에서 상기 쉘로우 웰 영역 내에 배치되는 제1 도전형의 바디 콘택 영역을 형성하는 단계를 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자의 제조 방법에서, 상기 활성 영역은 양 측벽 및 상면을 가지는 핀형 활성 영역으로 이루어질 수 있다. 그리고, 상기 게이트를 형성하는 단계에서, 상기 게이트가 상기 핀형 활성 영역의 상기 양 측벽 및 상기 상면을 덮도록 형성될 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 소자의 제조 방법에서는 제1 도전형의 활성 영역을 가지는 기판에서 상기 활성 영역에 제2 도전형의 드리프트 영역을 형성한다. 상기 드리프트 영역 내에 상기 드리프트 영역을 공유하는 2 개의 LDMOS 트랜지스터를 형성한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 소자의 제조 방법에서, 상기 2 개의 LDMOS 트랜지스터를 형성하는 단계는 상기 2 개의 LDMOS 트랜지스터에 의해 공유되는 공통 게이트를 형성하는 단계를 포함할 수 있다. 그리고, 상기 2 개의 LDMOS 트랜지스터는 상기 공통 게이트를 중심으로 상호 대칭 형상을 가지도록 형성될 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 소자의 제조 방법에서, 상기 2 개의 LDMOS 트랜지스터를 형성하는 단계는 상기 2 개의 LDMOS 트랜지스터를 구성하는 2 개의 게이트를 형성하는 단계를 포함할 수 있다. 그리고, 상기 2 개의 LDMOS 트랜지스터는 상기 2 개의 게이트를 중심으로 상호 대칭 형상을 가지도록 형성될 수 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 반도체 소자의 제조 방법에서는 제1 도전형의 활성 영역을 가지는 기판에서 상기 활성 영역에 제2 도전형의 드리프트 영역을 형성한다. 상기 드리프트 영역 내에 제1 도전형의 제1 쉘로우 웰 영역 및 제2 쉘로우 웰 영역을 형성한다. 상기 제1 쉘로우 웰 영역과 상기 제2 쉘로우 웰 영역과의 사이에서 상기 활성 영역 위에 적어도 하나의 게이트를 형성한다. 상기 드리프트 영역 내에서 상기 제1 쉘로우 웰 영역 및 상기 제2 쉘로우 웰 영역을 사이에 두고 양 측에 배치되는 제1 드레인 영역 및 제2 드레인 영역을 형성한다. 상기 드리프트 영역 내에서 상기 제1 쉘로우 웰 영역 내에 배치되는 제1 소스 영역과, 상기 제2 쉘로우 웰 영역 내에 배치되는 제2 소스 영역을 형성한다.
상기 제1 드레인 영역 및 제2 드레인 영역을 형성하는 단계에서, 상기 제1 드레인 영역은 상기 제1 쉘로우 웰 영역을 사이에 두고 상기 적어도 하나의 게이트와 반대측에서 상기 제1 쉘로우 웰 영역으로부터 이격된 위치에 형성되고, 상기 제2 드레인 영역은 상기 제2 쉘로우 웰 영역을 사이에 두고 상기 적어도 하나의 게이트와 반대측에서 상기 제2 쉘로우 웰 영역으로부터 이격된 위치에 형성될 수 있다.
상기 적어도 하나의 게이트를 형성하는 단계는 상기 제1 쉘로우 웰 영역과 오버랩되는 제1 코너 부분과 상기 제2 쉘로우 웰 영역과 오버랩되는 제2 코너 부분을 가지는 1 개의 공통 게이트를 형성하는 단계를 포함할 수 있다.
상기 적어도 하나의 게이트를 형성하는 단계는 상기 제1 쉘로우 웰 영역과 오버랩되는 코너 부분을 가지는 제1 게이트를 형성하는 단계와, 상기 제2 쉘로우 웰 영역과 오버랩되는 코너 부분을 가지고 상기 제1 게이트로부터 이격되어 있는 제2 게이트를 형성하는 단계를 포함할 수 있다.
상기 제1 게이트를 형성하는 단계와, 상기 제2 게이트를 형성하는 단계는 동시에 수행될 수 있다.
본 발명의 기술적 사상에 의한 반도체 소자는 소스 영역 및 바디 콘택 영역이 드리프트 영역 내에 형성된다. 따라서, 전류 흐름이 게이트의 코너 부분을 경유하지 않도록 게이트와 드리프트 영역이 직접 맞닿지 않는 구조를 제공한다. 따라서, 게이트의 코너 부분에서 발생되는 전계 집중 현상을 방지할 수 있으며, 드리프트 영역에서의 전계 집중에 의해 브레이크다운 전압이 저하되는 현상을 방지할 수 있다. 또한, 기판 전류(Isub)를 감소시킬 수 있으며, DIBL 현상 및 SCE, 기생 커패시턴스 등과 같은 전기적 특성 열화를 방지할 수 있다. 이에 따라, 반도체 소자의 SOA 바운더리를 확장할 수 있으며, 전기적 퍼포먼스를 향상시킬 수 있다. 또한, 소스 영역 및 바디 콘택 영역이 드리프트 영역 내에 형성됨에 따라, 이들이 상기 드리프트 영역의 외부에 형성되는 경우에 비해 드리프트 영역 내에서 게이트와 드레인 영역과의 사이에 형성되는 온 저항(Rsp)이 감소될 수 있으며, 소스 영역 및 바디 콘택 영역이 드리프트 영역의 외부에 형성되어 별도의 면적을 차지하는 구조에 비해 1 개의 트랜지스터가 차지하는 점유 면적을 대폭 감소시킬 수 있다. 따라서, 고도로 스케일링된 고집적 반도체 소자에 유리하게 채용될 수 있다.
도 1a 내지 도 1c는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 설명하기 위한 도면들이다.
도 2a 및 도 2b는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자를 설명하기 위한 도면들이다.
도 3a 및 도 3b는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자를 설명하기 위한 도면들이다.
도 4는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 소자의 단면도이다.
도 5a 내지 도 5c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 소자를 설명하기 위한 도면들이다.
도 6은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 7a 내지 도 7c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 소자를 설명하기 위한 도면들이다.
도 8은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 9a 내지 도 9c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 소자를 설명하기 위한 도면들이다.
도 10a 내지 도 10c는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자를 설명하기 위한 도면들이다.
도 11은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 소자의 단면도이다.
도 12는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 소자의 평면도이다.
도 13은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 소자의 평면도이다.
도 14는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 소자의 평면도이다.
도 15는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 소자의 평면도이다.
도 16a는 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 소자를 포함하는 CMOS 인버터의 등가회로도이다.
도 16b는 도 16a에 예시한 등가 회로를 가지는 인버터를 구현하기 위한 일 예에 따른 인버터의 레이아웃이다.
도 16c는 도 16a에 예시한 등가 회로를 가지는 인버터를 구현하기 위한 다른 예에 따른 인버터의 레이아웃이다.
도 17a 내지 도 17j는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 18a 내지 도 18f는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 19a 및 도 19b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 20은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자들과 대조예들에 따른 반도체 소자들의 드레인 전류(Idrain)와 드레인 전압(Vdrain)과의 관계를 보여주는 그래프이다.
도 21은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 소자와 다른 대조예에 따른 반도체 소자의 기판 전류(Isub)와 드레인 전압(Vdrain)과의 관계를 보여주는 그래프이다.
도 22는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 일 예에 따른 반도체 시스템을 설명하기 위한 블록도이다.
도 23은 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 다른 예에 따른 반도체 시스템을 설명하기 위한 블록도이다.
도 24는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 포함하는 태블릿 PC이다.
도 25는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 포함하는 노트북이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다. 여기에 사용되는 모든 용어 "및/또는"은 언급된 구성 요소들의 각각 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서, 용어 MOS (metal-oxide-semiconductor)는 이 기술 분야에서 널리 사용되는 용어로서 "M"은 단지 금속에만 한정되는 것은 아니며 다양한 종류 및 다양한 형태의 도전체로 이루어질 수 있으며, "S"는 기판 또는 반도체 구조물로 이루어질 수 있다. 또한, "O"는 산화물에만 한정되지 않고 다양한 종류의 무기물 또는 유기물을 포함할 수 있다. 용어 "반도체"는 단결정, 다결정, 비정질 반도체, 4 족 반도체, 또는 화합물 반도체를 포함할 수 있다. 또한, 구성 요소들의 도전형 또는 도핑 영역은 주된 캐리어의 특성에 따라 "P 형" 또는 "N 형"으로 규정될 수 있으나, 이는 단지 설명의 편의를 위한 것으로서, 본 발명의 기술적 사상이 예시된 바에 한정되는 것은 아니다. 예를 들면, "P 형" 또는 "N 형"은 보다 일반적인 용어인 "제1 도전형" 또는 "제2 도전형"으로 사용될 수 있으며, 여기서 제1 도전형은 P 형 또는 N 형이고, 제2 도전형은 N 형 또는 P 형일 수 있다. 도면 참조 부호에서 프라임(')이 부가된 참조 부호로 표시되는 구성 요소는 프라임(')이 부가되지 않은 참조 부호로 표시된 구성 요소와 반대의 도전형을 가지는 것을 제외하고 프라임(')이 부가되지 않은 참조 부호로 표시된 구성 요소에 대응하는 것을 의미할 수 있다.
이하의 설명에서는 본 발명의 기술적 사상에 의한 반도체 소자들을 설명하기 위하여 N 채널 LDMOS 소자들을 예로 들어 설명한다. 그러나, 이는 설명의 편의를 위한 것으로서, 본 발명의 기술적 사상이 예시된 바에 한정되는 것은 아니다. 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 가하여 P 채널 LDMOS 뿐 만 아니라, P 채널 LDMOS 및 N 채널 LDMOS의 조합으로 이루어지는 다양한 반도체 소자들 및 회로들이 제공될 수 있다.
도 1a 내지 도 1c는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 설명하기 위한 도면들이다. 도 1a 내지 도 1c를 참조하여 핀 바디 (fin body)를 구비하는 핀형 LDMOS 트랜지스터로 이루어지는 반도체 소자(100)에 대하여 설명한다. 도 1a는 반도체 소자(100)의 주요 구성들을 도시한 평면도이다. 도 1b는 도 1a의 B - B' 선 단면도이다. 도 1c는 도 1a의 C - C' 선 단면도이다.
도 1a 내지 도 1c를 참조하면, 반도체 소자(100)는 제1 도전형의 활성 영역(AC)을 가지는 기판(102)과, 상기 활성 영역(AC) 내에 형성된 제2 도전형의 드리프트(drift) 영역(110)과, 상기 드리프트 영역(110) 위에서 상기 활성 영역(AC)을 덮는 게이트(120)를 포함한다. 상기 활성 영역(AC)과 상기 게이트(120)와의 사이에는 게이트 절연막(122)이 개재되어 있다.
도 1a 내지 도 1c에는 반도체 소자(100)가 N 채널 LDMOS를 구성하는 경우를 예시하였다. 이에 따라, 본 예에서, 상기 제1 도전형은 P 형이고, 상기 제2 도전형은 N 형을 의미할 수 있다.
상기 기판(102)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 다른 예에서, 상기 기판(102)은 SOI (silicon on insulator) 구조를 가질 수 있다.
상기 활성 영역(AC)은 기판(102)상에 형성되는 소자 분리막(104)에 의해 기판(102)의 주면(102A)에 평행한 방향 (X 방향)으로 연장되는 라인 형상으로 한정되는 핀형(fin-type) 반도체 영역에 정의될 수 있다. 상기 활성 영역(AC)은 제1 폭(W1)을 가지는 하부 핀 활성 영역(ACL)과, 상기 하부 핀 활성 영역(ACL)에 일체로 연결되고 상기 제1 폭(W1)보다 작은 제2 폭(W2)을 가지는 상부 핀 활성 영역(ACU)을 포함할 수 있다. 상기 하부 핀 활성 영역(ACL) 및 상부 핀 활성 영역(ACU)은 각각 기판(102)의 주면(102A)에 평행한 방향 (X 방향)으로 연장되는 라인 형상을 가질 수 있다.
상기 소자 분리막(104)은 하부 핀 활성 영역(ACL)의 상면의 레벨보다 더 높은 레벨의 상면을 가질 수 있다. 상기 상부 핀 활성 영역(ACU)은 상기 소자 분리막(104)의 상면의 레벨보다 더 높은 레벨까지 상기 하부 핀 활성 영역(ACL)으로부터 Z 방향을 따라 상측으로 돌출될 수 있다. 도 1b에서, 상기 하부 핀 활성 영역(ACL)과 상기 상부 핀 활성 영역(ACU)과의 경계 부분의 레벨이 점선(ACI)으로 표시되어 있다.
상기 소자 분리막(104)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시된 바에 한정되는 것은 아니다.
상기 게이트(120)는 기판(102) 위에서 상기 활성 영역(AC)과 교차하는 방향 (Y 방향)으로 연장되는 라인 형상을 가질 수 있다. 상기 게이트(120)는 게이트 절연막(122)을 사이에 두고 상부 핀 활성 영역(ACU)의 양 측면에 각각 대면하는 제1 수직 게이트부(120A) 및 제2 수직 게이트부(120B)와, 상기 제1 수직 게이트부(120A) 및 제2 수직 게이트부(120B)에 일체로 연결되고 상기 게이트 절연막(122)을 사이에 두고 상기 상부 핀 활성 영역(ACU)의 상면에 대면하는 수평 게이트부(120C)를 포함할 수 있다. 이에 따라, 상부 핀 활성 영역(ACU)의 양 측면 및 상면에 각각 채널이 형성되는 트리플 게이트(triple gate) 구조가 구현될 수 있다. 다른 실시예들에서, 도 1a 내지 도 1c에 예시한 바와 달리, 상기 상부 핀 활성 영역(ACU)의 상면에는 채널이 형성되지 않고 상기 상부 핀 활성 영역(ACU)의 양 측면에만 각각 채널이 형성되는 더블 게이트(double gate) 구조가 구현될 수도 있다.
상기 게이트(120)에는 게이트 콘택 단자(GCT)가 연결될 수 있다. 일부 실시예들에서, 상기 게이트(120)와 게이트 콘택 단자(GCT)와의 사이에 금속 실리사이드막, 예를 들면 니켈 실리사이드막이 개재될 수 있다. 상기 게이트(120)와 상기 게이트 콘택 단자(GCT)와의 사이에 오믹 콘택이 형성될 수 있다.
상기 게이트(120)는 도전성 폴리실리콘, 금속, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 상기 금속 및 도전성 금속 질화물은 각각 Ti, Ta, W, Ru, Nb, Mo, 또는 Hf 중에서 선택되는 적어도 하나의 금속을 포함할 수 있으나, 이에 한정되는 것은 아니다. 상기 금속 질화물은 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 게이트(120)는 CVD (chemical vapor deposition), PVD (physical vapor deposition), ALD (atomic layer deposition), MOALD (metal organic ALD), 또는 MOCVD (metal organic CVD) 공정에 의해 형성될 수 있다.
상기 게이트 절연막(122)은 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들면, 상기 게이트 절연막(522)은 약 10 내지 25의 유전 상수를 가질 수 있다. 상기 고유전막은 하프늄 산화물 (hafnium oxide), 하프늄 산질화물 (hafnium oxynitride), 하프늄 실리콘 산화물 (hafnium silicon oxide), 란타늄 산화물 (lanthanum oxide), 란타늄 알루미늄 산화물 (lanthanum aluminum oxide), 지르코늄 산화물 (zirconium oxide), 지르코늄 실리콘 산화물 (zirconium silicon oxide), 탄탈륨 산화물 (tantalum oxide), 티타늄 산화물 (titanium oxide), 바륨 스트론튬 티타늄 산화물 (barium strontium titanium oxide), 바륨 티타늄 산화물 (barium titanium oxide), 스트론튬 티타늄 산화물 (strontium titanium oxide), 이트륨 산화물 (yttrium oxide), 알루미늄 산화물 (aluminum oxide), 납 스칸듐 탄탈륨 산화물 (lead scandium tantalum oxide), 및 납 아연 니오브산염 (lead zinc niobate), 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있으나, 상기 고유전막을 구성하는 물질이 상기 예시된 바에 한정되는 것은 아니다. 상기 게이트 절연막(122)은 ALD, CVD, 또는 PVD공정에 의해 형성될 수 있다.
상기 게이트(120) 및 게이트 절연막(122)의 양 측면은 각각 절연 스페이서(126)로 덮일 수 있다. 상기 절연 스페이서(126)는 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다.
N 채널 LDMOS로 이루어지는 반도체 소자(100)를 구현하기 위하여, 상기 드리프트 영역(110)은 N 형 도핑 영역으로 이루어질 수 있다. 드리프트 영역(110) 내에서 상기 게이트(120)와 이격된 위치에 드레인 영역(112)이 형성되어 있다. 상기 드레인 영역(112)은 상기 드리프트 영역(110)보다 높은 도핑 농도를 가지는 N+ 형 도핑 영역으로 이루어질 수 있다. 상기 드레인 영역(112)의 측면 및 저면은 드리프트 영역(110)에 의해 포위될 수 있다.
상기 드레인 영역(112)에는 드레인 콘택 단자(DCT)가 연결될 수 있다. 일부 실시예들에서, 드레인 영역(112)과 드레인 콘택 단자(DCT)와의 사이에 금속 실리사이드막, 예를 들면 니켈 실리사이드막이 개재될 수 있다. 상기 드레인 영역(112)과 상기 드레인 콘택 단자(DCT)와의 사이에 오믹 콘택이 형성될 수 있다.
상기 드리프트 영역(110) 내에는 상기 드레인 영역(112)과 이격되어 있는 제1 도전형의 쉘로우 웰 영역(130)이 형성될 수 있다. 상기 쉘로우 웰 영역(130)은 상기 게이트(120)와 상기 드레인 영역(112)과의 사이에 형성되어 있다. 상기 쉘로우 웰 영역(130)은 도 1a 및 도 1b에서 점선 영역으로 표시한 코너 부분(CN), 즉 상기 게이트(120) 중 드레인 영역(112)에 대면하는 측의 코너 부분(CN)과 오버랩되도록 형성될 수 있다. 상기 쉘로우 웰 영역(130)은 P 형 도핑 영역으로 이루어질 수 있다. 상기 쉘로우 웰 영역(130)은 상기 활성 영역(AC) 내에서 상기 드리프트 영역(110)보다 얕은 깊이로 형성될 수 있다. 이에 따라, 상기 쉘로우 웰 영역(130)의 측면 및 저면은 드리프트 영역(110)에 의해 포위될 수 있다.
상기 게이트(120)와 상기 드레인 영역(112)과의 사이에서 상기 쉘로우 웰 영역(130) 내에는 소스 영역(132)이 형성되어 있다. 상기 소스 영역(132)은 쉘로우 웰 영역(130)보다 높은 도핑 농도를 가지는 N+ 형 도핑 영역으로 이루어질 수 있다. 상기 소스 영역(132)의 측면 및 저면은 쉘로우 웰 영역(130)에 의해 포위될 수 있다. 상기 소스 영역(132)은 상기 게이트 절연막(122) 및 절연 스페이서(126)를 사이에 두고 상기 게이트(120)와 이격된 위치에 형성될 수 있다.
상기 활성 영역(AC) 중 상기 소스 영역(132)의 일측에서 상기 게이트(120)의 하부에는 상기 소스 영역(132)보다 낮은 도핑 농도를 가지는 N 형 도핑 영역으로 이루어지는 익스텐션 영역(134)이 형성될 수 있다. 상기 소스 영역(132) 및 익스텐션 영역(134)에 의해 LDD (lightly doped drain) 구조의 소스 영역이 형성될 수 있다. 상기 익스텐션 영역(134)은 상기 게이트(120)에 의해 정렬되는 위치에 형성될 수 있다. 상기 소스 영역(132)은 상기 절연 스페이서(126)에 의해 정렬되는 위치에 형성될 수 있다.
상기 소스 영역(132)에는 소스 콘택 단자(SCT)가 형성될 수 있다. 일부 실시예들에서, 소스 영역(132)과 소스 콘택 단자(SCT)와의 사이에 금속 실리사이드막, 예를 들면 니켈 실리사이드막이 개재될 수 있다. 상기 소스 영역(132)과 상기 소스 콘택 단자(SCT)와의 사이에 오믹 콘택이 형성될 수 있다.
상기 쉘로우 웰 영역(130)에서 상기 소스 영역(132)에 이웃하는 위치에 바디 콘택 영역(136)이 형성될 수 있다. 상기 바디 콘택 영역(136)은 상기 소스 영역(132)과 드레인 영역(112)과의 사이에서 상기 쉘로우 웰 영역(130) 내에 형성될 수 있다. 상기 바디 콘택 영역(136)은 상기 쉘로우 웰 영역(130)의 도핑 농도보다 더 높은 도핑 농도를 가질 수 있다. 상기 바디 콘택 영역(136)은 P+ 형 도핑 영역으로 이루어질 수 있다.
상기 바디 콘택 영역(136)에 연결된 바디 콘택 단자(BCT)가 형성될 수 있다. 일부 실시예들에서, 바디 콘택 영역(136)과 바디 콘택 단자(BCT)와의 사이에 금속 실리사이드막, 예를 들면 니켈 실리사이드막이 개재될 수 있다. 상기 바디 콘택 영역(136)과 상기 바디 콘택 단자(BCT)와의 사이에 오믹 콘택이 형성될 수 있다.
도 1a 및 도 1b에는 상기 소스 영역(132) 및 바디 콘택 영역(136)이 서로 이웃하여 접해 있는 것으로 도시되어 있으나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 예를 들면, 상기 소스 영역(132) 및 바디 콘택 영역(136)은 상기 쉘로우 웰 영역(130) 내에서 서로 이격되어 있을 수도 있다.
도 1a 내지 도 1c에서는 게이트 콘택 단자(GCT), 드레인 콘택 단자(DCT), 소스 콘택 단자(SCT), 및 바디 콘택 단자(BCT)을 포함하는 4 단자 LDMOS 소자로 이루어지는 반도체 소자(100)를 예시하였다.
도 1a 내지 도 1c를 참조하여 설명한 반도체 소자(100)는 소스 영역(132) 및 바디 콘택 영역(136)이 드리프트 영역(110) 내에 형성되어 있다.
상기 반도체 소자(100)의 스탠바이(stand-by) 상태에서는 게이트(120), 바디 콘택 영역(132) 및 소스 영역(132)은 접지인 상태에서 드레인 영역(112)에 고전압을 인가할 수 있다. 상기 반도체 소자(100)의 동작시에는 상기와 같은 스탠바이 상태에서 게이트(120)에 전압을 인가할 수 있다. 게이트(120)에 상기 반도체 소자(100)의 한계 전압 이상의 전압이 인가될 때, 소스 영역(132)으로부터 상부 핀 활성 영역(ACU) 내부의 채널 경로를 통해 드레인 영역(112)으로 전자가 이동하고, 도 1b에서 화살표(AR)로 표시한 바와 같이, 상기 소스 영역(132)으로부터 상기 상부 핀 활성 영역(ACU)의 하부에 있는 하부 핀 활성 영역(ACL)에서 드리프트 영역(110)을 경유하여 드레인 영역(112)으로 전류가 흐르게 된다. 이 때, 상기 소스 영역(132) 및 바디 콘택 영역(136)이 상기 드리프트 영역(110) 내에 형성되어 있으므로, 상기 소스 영역(132) 및 바디 콘택 영역(136)이 상기 드리프트 영역(110) 내에 형성되어 있지 않은 경우에 비해 상기 드리프트 영역(110) 내에서 게이트(120)와 드레인 영역(112)과의 사이에 형성되는 온 저항(specific on resistance: Rsp)이 감소될 수 있다. 또한, 게이트(120)의 코너 부분과 드리프트 영역(110)과의 사이에 쉘로우 웰 영역(130)이 존재하여 상기 게이트(120)와 드리프트 영역(110)이 직접 맞닿지 않는다. 따라서, 도 1b에서 화살표(AR)로 표시한 바와 같이 전류 흐름이 게이트(120)의 코너 부분(CN)을 경유하지 않게 된다. 이에 따라, 게이트(120)의 코너 부분(CN)에서 발생되는 전계 집중 현상을 방지할 수 있다. 이로 인해, 드리프트 영역(110)에서의 전계 집중에 의해 브레이크다운 전압(breakdown voltage)이 저하되는 현상을 방지할 수 있으며, 기판 전류(Isub)를 감소시킬 수 있고, 드레인 전압에 의해 드레인 영역(112)에서 누설 전류가 발생되는 DIBL (drain induced barrier lowering) 현상 및 SCE (short channel effect), 기생 커패시턴스(접합 커패시턴스) 등과 같은 전기적 특성 열화를 방지할 수 있다. 이에 따라, 반도체 소자가 전기적 열화 또는 오동작 없이 안정하게 작동될 수 있는 소스-드레인 전류 및 소스-드레인 전압의 한계를 나타내는 SOA (safe operating area) 바운더리를 확장할 수 있으며, 전기적 퍼포먼스를 향상시킬 수 있다.
또한, 상기 소스 영역(132) 및 바디 콘택 영역(136)이 상기 드리프트 영역(110) 내에 형성됨으로써, 상기 소스 영역(132) 및 바디 콘택 영역(136)이 상기 드리프트 영역(110)의 외부에 형성되는 경우에 비해 온 저항(Rsp)을 감소시킬 수 있을 뿐 만 아니라 1 개의 LDMOS 트랜지스터가 차지하는 점유 면적을 대폭 감소시킬 수 있다. 즉, 비교예로서, 상기 소스 영역(132) 및 바디 콘택 영역(136)이 상기 드리프트 영역(110)의 외부에서, 게이트(120)를 중심으로 상기 드리프트 영역(110)의 반대 측에 형성되는 경우, 상기 드리프트 영역(110) 내에서 게이트(120)와 드레인 영역(112)과의 사이에 온 저항(specific on resistance: Rsp)이 원하지 않게 커질 수 있다. 그러나, 본 발명의 기술적 사상에 따른 반도체 소자(100)는 상기 소스 영역(132) 및 바디 콘택 영역(136)이 상기 드리프트 영역(110) 중 온 저항(Rsp)이 야기될 수 있는 부분을 차지함으로써, 상기 드리프트 영역(110) 내에서 게이트(120)와 드레인 영역(112)과의 사이에서의 온 저항(Rsp)을 감소시킬 수 있다. 또한, 상기 소스 영역(132) 및 바디 콘택 영역(136)이 상기 드리프트 영역(110)의 외부에 형성되어 별도의 면적을 차지하는 비교예의 구조와 비교할 때, 드리프트 영역(110)의 외부에서 상기 소스 영역(132) 및 바디 콘택 영역(136)이 차지하는 만큼의 면적이 불필요하게 되어, 1 개의 LDMOS 트랜지스터가 차지하는 점유 면적이 대폭 감소시킬 수 있다. 따라서, 고도로 스케일링된 고집적 반도체 소자에 유리하게 채용될 수 있다.
도 2a 및 도 2b는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자를 설명하기 위한 도면들이다. 도 2a 및 도 2b를 참조하여 복수의 바디 콘택 영역을 포함하는 LDMOS 트랜지스터로 이루어지는 반도체 소자(200)에 대하여 설명한다. 도 2a는 반도체 소자(200)의 주요 구성들을 도시한 평면도이다. 도 2b는 도 2a의 B - B' 선 단면도이다. 도 2a 및 도 2b에 있어서, 도 1a 내지 도 1c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
반도체 소자(200)는 도 1a 내지 도 1c에 예시한 반도체 소자(100)와 대체로 동일한 구성을 가진다. 단, 반도체 소자(200)는 드리프트 영역(110) 내에서 게이트(120)를 중심으로 하여 소스 영역(132)의 반대측에 형성된 바디 콘택 영역(236)을 더 포함한다.
상기 바디 콘택 영역(236)에는 바디 콘택 단자(BCT)가 연결될 수 있다. 그러나, 본 발명의 기술적 사상에 의하면, 상기 바디 콘택 영역(236)에 연결되는 바디 콘택 단자(BCT)는 생략 가능하다. 일부 실시예들에서, 상기 바디 콘택 영역(236)는 전기적으로 플로팅(floating)된 웰 영역으로 이루어질 수 있다.
도 3a 및 도 3b는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자를 설명하기 위한 도면들이다. 도 3a 및 도 3b를 참조하여 트랜지스터 영역을 구분하는 소자 분리막을 포함하는 LDMOS 트랜지스터로 이루어지는 반도체 소자(300)에 대하여 설명한다. 도 3a는 반도체 소자(300)의 주요 구성들을 도시한 평면도이다. 도 3b는 도 3a의 B - B' 선 단면도이다. 도 3a 및 도 3b에 있어서, 도 1a 내지 도 1c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
반도체 소자(300)는 도 1a 내지 도 1c에 예시한 반도체 소자(100)와 대체로 동일한 구성을 가진다. 단, 반도체 소자(300)는 드리프트 영역(110) 내에서 게이트(120)를 중심으로 하여 소스 영역(132)의 반대측에 소자 분리막(340)이 형성되어 있다. 상기 소자 분리막(340)은 STI (shallow trench isolation) 공정을 수행함으로써 형성될 수 있으나, 이에 한정되는 것은 아니다.
도 4는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 소자의 단면도로서, 벌크(bulk) 벌크 기판(402)상에 구현된 평판형(planar type) LDMOS 트랜지스터를 포함하는 반도체 소자(400)를 예시한다. 도 4에 있어서, 도 1a 내지 도 1c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 4를 참조하면, 반도체 소자(400)는 벌크 기판(402)상에 구현된다. 상기 벌크 기판(402)은 제1 도전형, 예를 들면 P 형의 불순물로 도핑된 반도체 기판일 수 있다. 일부 실시예들에서, 상기 벌크 기판(402)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 다른 일부 실시예들에서, 상기 벌크 기판(402)은 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판일 수 있다.
상기 기판(402)상에 매몰층(buried layer)(404)이 형성될 수 있다. 상기 매몰층(404)은 제2 도전형, 예를 들면 N 형의 불순물로 도핑된 매몰층(NBL)으로 이루어질 수 있다.
상기 매몰층(404) 상에 에피택셜층(406)이 형성될 수 있다. 상기 에피택셜층(406)은 제2 도전형, 예를 들면 N 형의 불순물로 도핑될 수 있다. 단, 상기 에피택셜층(406)에서의 도핑 농도는 매몰층(404)에서의 도핑 농도보다 낮을 수 있다.
상기 에피택셜층(406)상에 도 1a 내지 도 1c를 참조하여 설명한 바와 유사한 구조를 가지되 평판형 게이트(422)를 구비하는 LDMOS 트랜지스터가 형성될 수 있다. 상기 드리프트 영역(110) 위에는 상기 드리프트 영역(110)의 상면을 덮는 게이트 절연막(422) 및 평판형 게이트(420)가 형성된다. 상기 에피택셜층(406)에 형성된 드리프트 영역(110)은 평탄한 상면을 가지며, 상기 평판형 게이트(420)는 상기 게이트 절연막(422)을 사이에 두고 드리프트 영역(110)의 평탄한 상면과 대면하도록 형성되어 있다.
상기 드리프트 영역(110) 내에서 평판형 게이트(420)와 이격된 위치에 드레인 영역(112)이 형성될 수 있다.
상기 드리프트 영역(110) 내에서 상기 게이트(420)와 상기 드레인 영역(112)과의 사이에 쉘로우 웰 영역(130)이 형성되어 있다. 상기 쉘로우 웰 영역(130)은 상기 게이트(420)의 일측 코너 부분(CNP)과 오버랩되도록 형성될 수 있다. 상기 쉘로우 웰 영역(130) 내에서 상기 평판형 게이트(420)에 인접한 위치에 N+ 형 도핑 영역으로 이루어는 소스 영역(132)이 형성될 수 있다. 상기 소스 영역(132)과 드레인 영역(112)과의 사이에서 상기 쉘로우 웰 영역(130) 내에 바디 콘택 영역(136)이 형성될 수 있다.
도 4에는 상기 에피택셜층(406) 상에 도 1a 내지 도 1c를 참조하여 설명한 반도체 소자(100)와 유사한 구조를 가지는 평판형 LDMOS 트랜지스터가 형성된 구조를 예시하였으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 예를 들면, 상기 에피택셜층(406) 상에 도 2a 내지 도 3b를 참조하여 설명한 반도체 소자(200, 300)와 유사한 구조, 또는 이들로부터 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경이 가해진 구조들 중 어느 하나의 구조를 가지는 평판형 LDMOS 트랜지스터가 형성될 수 있다.
도 4에 예시한 반도체 소자(400)는 소스 영역(132) 및 바디 콘택 영역(136)이 드리프트 영역(110) 내에 형성되어 있다. 이에 따라, 도 1a 내지 도 1c를 참조하여 설명한 바와 유사하게, 상기 드리프트 영역(110) 내에서 게이트(120)와 드레인 영역(112)과의 사이에 형성되는 온 저항(Rsp)이 감소될 수 있다. 또한, 게이트(120)의 코너 부분과 드리프트 영역(110)과의 사이에 쉘로우 웰 영역(130)이 존재하여 상기 게이트(120)와 드리프트 영역(110)이 직접 맞닿지 않으므로, 전류 흐름이 게이트(420)의 코너 부분(CNP)을 경유하지 않게 된다. 이에 따라, 게이트(420)의 코너 부분(CNP)에서 발생되는 전계 집중 현상을 방지하여 기판 전류(Isub)를 감소시킴으로써, SOA 바운더리를 확장할 수 있으며, 전기적 퍼포먼스를 향상시킬 수 있다. 또한, 상기 소스 영역(132) 및 바디 콘택 영역(136)이 상기 드리프트 영역(110) 내에 형성됨으로써 게이트(420)와 드레인 영역(112)과의 사이에 온 저항(Rsp)을 감소시킬 수 있으며, 1 개의 LDMOS 트랜지스터가 차지하는 점유 면적을 대폭 감소시킬 수 있다.
도 5a 내지 도 5c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 소자를 설명하기 위한 도면들이다. 도 5a 내지 도 5c를 참조하여 핀 바디를 구비하는 복수의 핀형 LDMOS 트랜지스터를 포함하고, 서로 이웃하는 2 개의 핀형 LDMOS 트랜지스터가 1 개의 공통 게이트(common gate)를 공유하는 구조를 가지는 반도체 소자(500)에 대하여 설명한다. 도 5a는 반도체 소자(500)의 주요 구성들을 도시한 평면도이다. 도 5b는 도 5a의 B - B' 선 단면도이다. 도 5c는 도 5a의 C - C' 선 단면도이다. 도 5a 내지 도 5c에 있어서, 도 1a 내지 도 1c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 5a 내지 도 5c를 참조하면, 반도체 소자(500)는 활성 영역(AC)을 가지는 기판(102)과, 상기 활성 영역(AC) 내에 형성된 드리프트 영역(110)을 포함한다. 상기 드리프트 영역(110) 위에는 상기 활성 영역(AC)을 덮는 공통 게이트(520)가 형성되어 있다. 상기 활성 영역(AC)과 상기 공통 게이트(520)와의 사이에는 게이트 절연막(522)이 개재되어 있다.
도 5a 내지 도 5c에는 반도체 소자(500)가 N 채널 LDMOS를 구성하는 경우를 예시하였다. 이에 따라, 본 예에서, 상기 제1 도전형은 P 형이고, 상기 제2 도전형은 N 형을 의미할 수 있다.
상기 공통 게이트(520)는 기판(102) 위에서 상기 활성 영역(AC)과 교차하는 방향 (Y 방향)으로 연장되는 라인 형상을 가질 수 있다. 상기 공통 게이트(520)는 게이트 절연막(522)을 사이에 두고 상부 핀 활성 영역(ACU)의 양 측면에 각각 대면하는 제1 수직 게이트부(520A) 및 제2 수직 게이트부(520B)와, 상기 제1 수직 게이트부(520A) 및 제2 수직 게이트부(520B)에 일체로 연결되고 상기 게이트 절연막(522)을 사이에 두고 상기 상부 핀 활성 영역(ACU)의 상면에 대면하는 수평 게이트부(520C)를 포함할 수 있다. 이에 따라, 상부 핀 활성 영역(ACU)의 양 측면 및 상면에 각각 채널이 형성되는 트리플 게이트 구조가 구현될 수 있다. 이와는 달리, 상기 상부 핀 활성 영역(ACU)의 상면에는 채널이 형성되지 않고 상기 상부 핀 활성 영역(ACU)의 양 측면에만 각각 채널이 형성되는 더블 게이트 구조가 구현될 수도 있다.
상기 공통 게이트(520)에는 게이트 콘택 단자(GCT)가 연결될 수 있다. 일부 실시예들에서, 상기 공통 게이트(520)와 게이트 콘택 단자(GCT)와의 사이에 금속 실리사이드막, 예를 들면 니켈 실리사이드막이 개재될 수 있다. 상기 공통 게이트(520)와 상기 게이트 콘택 단자(GCT)와의 사이에 오믹 콘택이 형성될 수 있다. 상기 공통 게이트(520) 및 게이트 절연막(522)의 양 측면은 각각 절연 스페이서(526)로 덮일 수 있다.
상기 공통 게이트(520) 및 게이트 절연막(522)에 대한 보다 상세한 사항은 도 1a 내지 도 1c를 참조하여 공통 게이트(120) 및 게이트 절연막(122)에 대하여 설명한 바를 참조한다.
드리프트 영역(110) 내에는 상기 공통 게이트(520)를 사이에 두고 서로 이격되어 있는 P 형의 제1 쉘로우 웰 영역(130A) 및 제2 쉘로우 웰 영역(130B)이 형성되어 있다. 상기 제1 쉘로우 웰 영역(130A) 내에는 N+ 형의 제1 소스 영역(132A)이 형성되어 있다. 상기 제2 쉘로우 웰 영역(130B) 내에는 N+ 형의 제2 소스 영역(132B)이 형성되어 있다.
상기 드리프트 영역(110) 내에는 상기 공통 게이트(520), 제1 쉘로우 웰 영역(130A) 및 제2 쉘로우 웰 영역(130B)을 사이에 두고 서로 이격되어 있는 제1 드레인 영역(112A) 및 제2 드레인 영역(112B)이 형성되어 있다. 상기 제1 드레인 영역(112A) 및 제2 드레인 영역(112B)은 각각 상기 드리프트 영역(110)보다 높은 도핑 농도를 가지는 N+ 형 도핑 영역으로 이루어질 수 있다. 상기 제1 드레인 영역(112A) 및 제2 드레인 영역(112B)은 각각 드리프트 영역(110)에 의해 포위되는 측면 및 저면을 가질 수 있다.
상기 제1 소스 영역(132A)은 상기 공통 게이트(520)와 상기 제1 드레인 영역(112A)과의 사이에 형성되고 그 측면 및 저면이 제1 쉘로우 웰 영역(130A)에 의해 포위될 수 있다. 상기 제2 소스 영역(132B)은 상기 공통 게이트(520)와 상기 제2 드레인 영역(112B)과의 사이에 형성되고 그 측면 및 저면이 제2 쉘로우 웰 영역(130B)에 의해 포위될 수 있다.
상기 제1 소스 영역(132A) 및 제2 소스 영역(132B)은 각각 상기 게이트 절연막(522) 및 절연 스페이서(526)를 사이에 두고 상기 공통 게이트(520)와 이격된 위치에 형성될 수 있다.
상기 제1 소스 영역(132A) 및 제2 소스 영역(132B)에는 각각 소스 콘택 단자(SCT)가 형성될 수 있다. 일부 실시예들에서, 상기 제1 소스 영역(132A) 및 제2 소스 영역(132B)과 소스 콘택 단자(SCT)와의 사이에 각각 금속 실리사이드막, 예를 들면 니켈 실리사이드막이 개재될 수 있다. 상기 제1 소스 영역(132A) 및 제2 소스 영역(132B)과 상기 소스 콘택 단자(SCT)와의 사이에 오믹 콘택이 형성될 수 있다.
상기 제1 드레인 영역(112A) 및 제2 드레인 영역(112B)에는 각각 드레인 콘택 단자(DCT)가 연결될 수 있다. 일부 실시예들에서, 상기 제1 드레인 영역(112A) 및 제2 드레인 영역(112B)과 드레인 콘택 단자(DCT)와의 사이에 금속 실리사이드막, 예를 들면 니켈 실리사이드막이 개재될 수 있다. 상기 제1 드레인 영역(112A) 및 제2 드레인 영역(112B)과 상기 드레인 콘택 단자(DCT)와의 사이에 오믹 콘택이 형성될 수 있다.
상기 제1 쉘로우 웰 영역(130A) 및 제2 쉘로우 웰 영역(130B)은 각각 도 5a 및 도 5b에서 점선 영역으로 표시한 바와 같은 공통 게이트(520)의 양측 코너 부분(CN1, CN2)과 부분적으로 오버랩되도록 형성될 수 있다.
상기 제1 쉘로우 웰 영역(130A) 및 제2 쉘로우 웰 영역(130B)은 P 형 도핑 영역으로 이루어질 수 있다. 상기 제1 쉘로우 웰 영역(130A) 및 제2 쉘로우 웰 영역(130B)은 활성 영역(AC) 내에서 드리프트 영역(110)보다 얕은 깊이로 형성될 수 있다. 이에 따라, 상기 제1 쉘로우 웰 영역(130A) 및 제2 쉘로우 웰 영역(130B)은 각각 드리프트 영역(110)에 의해 포위되는 측면 및 저면을 가질 수 있다.
상기 활성 영역(AC) 중 상기 제1 소스 영역(132A) 및 제2 소스 영역(132B) 각각의 일측에서 상기 공통 게이트(520)의 하부에는 상기 제1 소스 영역(132A) 및 제2 소스 영역(132B)보다 낮은 도핑 농도를 가지는 N 형 도핑 영역으로 이루어지는 제1 익스텐션 영역(134A) 및 제2 익스텐션 영역(134B)이 형성될 수 있다. 상기 제1 소스 영역(132A) 및 제1 익스텐션 영역(134A)에 의해 LDD 구조의 제1 소스 영역이 형성되고, 상기 제2 소스 영역(132B) 및 제2 익스텐션 영역(134B)에 의해 LDD 구조의 제2 소스 영역이 형성될 수 있다.
상기 제1 쉘로우 웰 영역(130A)에서 상기 제1 소스 영역(132A)에 이웃하는 위치에 제1 바디 콘택 영역(136A)이 형성될 수 있다. 상기 제2 쉘로우 웰 영역(130B)에서 상기 제2 소스 영역(132B)에 이웃하는 위치에 제2 바디 콘택 영역(136B)이 형성될 수 있다. 상기 제1 바디 콘택 영역(136A)은 상기 제1 소스 영역(132A)과 제1 드레인 영역(112A)과의 사이에서 상기 제1 쉘로우 웰 영역(130A) 내에 형성되고, 상기 제1 쉘로우 웰 영역(130A)의 도핑 농도보다 더 높은 도핑 농도를 가질 수 있다. 상기 제2 바디 콘택 영역(136B)은 상기 제2 소스 영역(132B)과 제2 드레인 영역(112B)과의 사이에서 상기 제2 쉘로우 웰 영역(130B) 내에 형성되고, 상기 제2 쉘로우 웰 영역(130B)의 도핑 농도보다 더 높은 도핑 농도를 가질 수 있다. 상기 제1 바디 콘택 영역(136A) 및 제2 바디 콘택 영역(136B)은 각각 P+ 형 도핑 영역으로 이루어질 수 있다.
상기 제1 바디 콘택 영역(136A) 및 제2 바디 콘택 영역(136B)에는 각각 바디 콘택 단자(BCT)가 연결될 수 있다. 일부 실시예들에서, 제1 바디 콘택 영역(136A) 및 제2 바디 콘택 영역(136B)과 바디 콘택 단자(BCT)와의 사이에 각각 금속 실리사이드막, 예를 들면 니켈 실리사이드막이 개재될 수 있다. 상기 제1 바디 콘택 영역(136A) 및 제2 바디 콘택 영역(136B)상기 바디 콘택 단자(BCT)와의 사이에 오믹 콘택이 형성될 수 있다.
도 5a 및 도 5b에는 제1 소스 영역(132A) 및 제1 바디 콘택 영역(136A)이 서로 이웃하여 접해 있고, 제2 소스 영역(132B) 및 제2 바디 콘택 영역(136B)이 서로 이웃하여 접해 있는 것으로 도시되어 있으나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 예를 들면, 상기 제1 소스 영역(132A) 및 제1 바디 콘택 영역(136A)과, 상기 제2 소스 영역(132B) 및 제2 바디 콘택 영역(136B)은 서로 이격된 위치에 형성될 수 있다.
도 5a 내지 도 5c를 참조하여 설명한 반도체 소자(500)는 제1 소스 영역(132A) 및 제1 바디 콘택 영역(136A)과, 제2 소스 영역(132B) 및 제2 바디 콘택 영역(136B)이 각각 드리프트 영역(110) 내에 형성되어 있다. 상기 반도체 소자(500)는 상기 제1 소스 영역(132A) 및 상기 제1 드레인 영역(112A)을 포함하는 제1 LDMOS 트랜지스터(TR1)와, 상기 제2 소스 영역 및 상기 제2 드레인 영역을 포함하는 제2 LDMOS 트랜지스터(TR2)를 포함하고, 상기 공통 게이트(520) 및 드리프트 영역(110)이 상기 제1 LDMOS 트랜지스터(TR1) 및 상기 제2 LDMOS 트랜지스터(TR2)에 의해 공유되는 구조를 가질 수 있다. 상기 제1 LDMOS 트랜지스터(TR1) 및 상기 제2 LDMOS 트랜지스터(TR2)는 상기 공통 게이트(520)를 중심으로 상호 대칭 형상을 가질 수 있다.
상기 반도체 소자(500)의 스탠바이 상태에서는 공통 게이트(520), 제1 소스 영역(132A), 제1 바디 콘택 영역(136A), 제2 소스 영역(132B) 및 제2 바디 콘택 영역(136B)이 접지인 상태에서 제1 드레인 영역(112A) 및 제2 드레인 영역(112B)에 고전압을 인가할 수 있다. 상기 반도체 소자(500)의 동작시에는 상기와 같은 스탠바이 상태에서 공통 게이트(520)에 전압을 인가할 수 있다. 공통 게이트(520)에 상기 반도체 소자(500)의 한계 전압 이상의 전압이 인가될 때, 제1 소스 영역(132A) 및 제2 소스 영역(132B)으로부터 상부 핀 활성 영역(ACU) 내부에 형성되는 각각의 채널 경로를 통해 제1 드레인 영역(112A) 및 제2 드레인 영역(112B)으로 전자가 이동하고, 상기 제1 소스 영역(132A) 및 제2 소스 영역(132B)으로부터 상부 핀 활성 영역(ACU)의 하부에 있는 하부 핀 활성 영역(ACL)에서 드리프트 영역(110)을 경유하여 제1 드레인 영역(112A) 및 제2 드레인 영역(112B)으로 전류가 흐르게 된다. 이 때, 상기 제1 LDMOS 트랜지스터(TR1) 및 상기 제2 LDMOS 트랜지스터(TR2)가 상기 공통 게이트(520)를 중심으로 상호 대칭 형상을 가짐에 따라, 제1 소스 영역(132A) 및 제2 소스 영역(132B)으로부터 시작되는 전류 경로가 도 5b에서 화살표(AR1, AR2)로 표시한 바와 같은 주 전류 흐름 경로 외에, 추가적으로 점선 화살표(AR3, AR4)로 표시한 바와 같이 서로 다른 트랜지스터(TR1, TR2)를 구성하는 드레인 영역(112A, 112B)으로 교차하는 부 전류 흐름 경로가 형성될 수 있다. 이에 따라 드리프트 영역(110)에서의 저항이 더욱 낮아질 수 있다.
상기 설명한 바와 같이, 반도체 소자(500)에서 제1 소스 영역(132A) 및 제1 바디 콘택 영역(136A)과, 제2 소스 영역(132B) 및 제2 바디 콘택 영역(136B)이 각각 드리프트 영역(110) 내에 형성됨에 따라, 상기 드리프트 영역(110) 내에서 공통 게이트(520)와 제1 드레인 영역(112A)과의 사이, 및 공통 게이트(520)와 제2 드레인 영역(112B)과의 사이에 형성되는 온 저항(Rsp)이 감소될 수 있다. 또한, 공통 게이트(520)의 코너 부분과 드리프트 영역(110)과의 사이에 제1 쉘로우 웰 영역(130A) 및 제2 쉘로우 웰 영역(130B)이 존재하여, 상기 공통 게이트(520)와 드리프트 영역(110)이 직접 맞닿지 않는다. 이에 따라, 도 5b에서 화살표(AR1, AR2, AR3, AR4)로 표시한 바와 같은 주 전류 흐름 경로 및 부 전류 흐름 경로가 공통 게이트(520)의 코너 부분(CN1, CN2)을 경유하지 않게 된다. 따라서, 공통 게이트(520)의 코너 부분(CN1, CN2)에서 발생되는 전계 집중 현상을 방지할 수 있다. 이와 같이 공통 게이트(520)의 코너 부분(CN1, CN2)에서 발생되는 전계 집중 현상을 방지함으로써, 드리프트 영역(110)에서의 전계 집중에 의해 브레이크다운 전압이 저하되는 현상을 방지할 수 있으며, 기판 전류(Isub)를 감소시킬 수 있고, 드레인 전압에 의해 드레인 영역(112)에서 누설 전류가 발생되는 DIBL 현상 및 SCE, 기생 커패시턴스 등과 같은 전기적 특성 열화를 방지할 수 있다. 이에 따라, 반도체 소자(500)의 SOA 바운더리를 확장할 수 있으며, 전기적 퍼포먼스를 향상시킬 수 있다.
또한, 반도체 소자(500)에서 제1 소스 영역(132A) 및 제1 바디 콘택 영역(136A)과, 제2 소스 영역(132B) 및 제2 바디 콘택 영역(136B)이 각각 드리프트 영역(110) 내에 형성됨에 따라, 이들이 상기 드리프트 영역(110)의 외부에 형성되는 경우에 비해 드리프트 영역(110) 내에서 공통 게이트(520)와 제1 드레인 영역(112A)과의 사이, 및 공통 게이트(520)와 제2 드레인 영역(112B)과의 사이에 형성되는 온 저항(Rsp)이 감소될 수 있다. 또한, 제1 소스 영역(132A) 및 제1 바디 콘택 영역(136A)과, 제2 소스 영역(132B) 및 제2 바디 콘택 영역(136B)이 드리프트 영역(110)의 외부에 형성되어 별도의 면적을 차지하는 구조와 비교할 때, 1 개의 LDMOS 트랜지스터가 차지하는 점유 면적을 대폭 감소시킬 수 있다. 따라서, 고도로 스케일링된 고집적 반도체 소자에 유리하게 채용될 수 있다.
도 6은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다. 도 6을 참조하여 제1 드레인 영역(112A) 및 제2 드레인 영역(112B)을 각각 감싸는 제3 쉘로우 웰 영역(630A) 및 제4 쉘로우 웰 영역(630B)을 포함하는 LDMOS 트랜지스터로 이루어지는 반도체 소자(600)에 대하여 설명한다. 도 6에 있어서, 도 1a 내지 도 5c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 6을 참조하면, 드리프트 영역(110) 내에는 제1 드레인 영역(112A)을 감싸는 제3 쉘로우 웰 영역(630A)과, 제2 드레인 영역(112B)을 감싸는 제4 쉘로우 웰 영역(630B)이 형성되어 있다. 상기 제3 쉘로우 웰 영역(630A) 및 제4 쉘로우 웰 영역(630B)은 N 형 불순물 도핑 영역으로 이루어질 수 있다. 상기 제3 쉘로우 웰 영역(630A) 및 제4 쉘로우 웰 영역(630B)에 의해 상기 제1 드레인 영역(112A) 및 제2 드레인 영역(112B)에서의 저항이 감소될 수 있다.
또한, 상기 드리프트 영역(110) 내에서 공통 게이트(520) 아래의 활성 영역(AC)에는 제5 쉘로우 웰 영역(630C)이 형성되어 있다. 상기 제5 쉘로우 웰 영역(630C)은 N 형 불순물 도핑 영역으로 이루어질 수 있다. 상기 제5 쉘로우 웰 영역(630C)은 제1 쉘로우 웰 영역(130A)과 제2 쉘로우 웰 영역(130B)의 사이에 개재되어 있다. 상기 제5 쉘로우 웰 영역(630C)을 형성함으로써, 상기 드리프트 영역(110) 중 도 5b에서 화살표(AR1, AR2, AR3, AR4)로 표시한 바와 같은 주 전류 흐름 경로 및 부 전류 흐름 경로를 제공하는 부분에서의 저항을 감소시킬 수 있다. 일부 실시예들에서, 상기 제5 쉘로우 웰 영역(630C)은 생략 가능하다.
도 7a 내지 도 7c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 소자를 설명하기 위한 도면들이다. 도 7a 내지 도 7c를 참조하여 각각의 LDMOS 트랜지스터마다 독립적으로 게이트를 포함하는 LDMOS 트랜지스터들로 이루어지는 반도체 소자(700)에 대하여 설명한다. 도 7a는 반도체 소자(700)의 주요 구성들을 도시한 평면도이다. 도 7b는 도 7a의 B - B' 선 단면도이다. 도 7c는 도 7a의 C - C' 선 단면도이다. 도 7a 내지 도 7c에 있어서, 도 1a 내지 도 5c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
반도체 소자(700)는 도 5a 내지 도 5c에 예시한 반도체 소자(500)와 대체로 동일한 구성을 가진다. 단, 반도체 소자(700)는 활성 영역(AC)상에 서로 이격된 제1 게이트(720A) 및 제2 게이트(720B)를 포함한다.
상기 활성 영역(AC)과 상기 제1 게이트(720A)와의 사이에는 제1 게이트 절연막(722A)이 개재되어 있다. 상기 제1 게이트(720A) 및 제1 게이트 절연막(722A)의 양 측벽은 제1 절연 스페이서(726A)로 덮여 있다.
상기 활성 영역(AC)과 상기 제2 게이트(720B)와의 사이에는 제2 게이트 절연막(722B)이 개재되어 있다. 상기 제2 게이트(720B) 및 제2 게이트 절연막(722B)의 양 측벽은 제2 절연 스페이서(726B)로 덮여 있다.
상기 드리프트 영역(110) 내에서 상기 제1 게이트(720A)와 제2 게이트(720B)와의 사이의 영역에는 제3 바디 콘택 영역(736)을 더 포함한다. 상기 제3 바디 콘택 영역(736)에는 바디 콘택 단자(BCT)가 연결될 수 있다.
도 7에 예시한 반도체 소자(700)는 5a 내지 도 5c에 예시한 반도체 소자(500)와 유사하게, 제1 소스 영역(132A) 및 제2 소스 영역(132B)으로부터 상부 핀 활성 영역(ACU) 내부에 형성되는 각각의 채널 경로를 통해 제1 드레인 영역(112A) 및 제2 드레인 영역(112B)으로 전자가 이동할 수 있다. 즉, 도 5b에서 화살표(AR1, AR2)로 표시한 바와 유사하게, 상기 제1 소스 영역(132A) 및 제2 소스 영역(132B)으로부터 상부 핀 활성 영역(ACU)의 하부에 있는 하부 핀 활성 영역(ACL)에서 드리프트 영역(110)을 경유하여 제1 드레인 영역(112A) 및 제2 드레인 영역(112B)으로 전류가 흐르는 주 전류 흐름 경로와, 도 5b에서 점선 화살표(AR3, AR4)로 표시한 바와 유사하게, 상기 제1 소스 영역(132A) 및 제2 소스 영역(132B)으로부터 서로 다른 트랜지스터(TR1, TR2)를 구성하는 드레인 영역(112A, 112B)으로 교차하여 전류가 흐르는 부 전류 흐름 경로가 형성될 수 있다. 이에 따라, 드리프트 영역(110)에서의 저항이 더욱 낮아질 수 있다.
도 8은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 8에 예시한 반도체 소자(800)는 도 7a 내지 도 7c에 예시한 반도체 소자(700)와 대체로 동일한 구성을 가진다. 단, 반도체 소자(800)에서, 제3 바디 콘택 영역(736)에는 바디 콘택 단자(BCT)가 연결되어 있지 않다. 상기 제3 바디 콘택 영역(736)은 전기적으로 플로팅된 웰 영역으로 이루어질 수 있다.
도 9a 내지 도 9c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 소자를 설명하기 위한 도면들이다. 도 9a는 반도체 소자(900)의 주요 구성들을 도시한 평면도이다. 도 9b는 도 9a의 B - B' 선 단면도이다. 도 9c는 도 9a의 C - C' 선 단면도이다.
도 9a 내지 도 9c에 예시한 반도체 소자(900)는 도 7a 내지 도 7c에 예시한 반도체 소자(700)와 대체로 동일한 구성을 가진다. 단, 상기 반도체 소자(900)는 상기 드리프트 영역(110) 내에서 제1 게이트(720A)와 제2 게이트(720B)와의 사이의 영역에 제3 바디 콘택 영역(736)이 형성되어 있지 않고 드리프트 영역(110)이 연장되어 있다.
도 10a 내지 도 10c는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자를 설명하기 위한 도면들이다. 도 10a 내지 도 10c를 참조하여, 상호 대칭 형상을 가지고 서로 이웃하는 2 개의 LDMOS 트랜지스터 사이에 각각의 LDMOS 트랜지스터 영역을 구분하는 소자 분리막을 포함하는 반도체 소자(1000)에 대하여 설명한다. 도 10a는 반도체 소자(1000)의 주요 구성들을 도시한 평면도이다. 도 10b는 도 10a의 B - B' 선 단면도이다. 도 10c는 도 10a의 C - C' 선 단면도이다. 도 10a 내지 도 10c에 있어서, 도 1a 내지 도 9c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
반도체 소자(1000)는 도 9a 내지 도 9c에 예시한 반도체 소자(900)와 대체로 동일한 구성을 가진다. 단, 반도체 소자(1000)는 드리프트 영역(110) 내에서 제1 게이트(720A)와 제2 게이트(720B)와의 사이의 영역에 소자 분리막(1040)이 형성되어 있다. 상기 소자 분리막(1040)에 의해 제1 LDMOS 트랜지스터(TR1) 및 제2 LDMOS 트랜지스터(TR2)가 구분될 수 있다.
도 11은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 소자의 단면도로서, 벌크 기판(402)상에 구현된 평판형 LDMOS 트랜지스터들을 포함하는 반도체 소자(1100)를 예시한다. 도 11에 있어서, 도 1a 내지 도 10에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 11을 참조하면, 반도체 소자(1100)는 도 4를 참조하여 설명한 바와 유사하게, 벌크 기판(402), 매몰층(404), 및 에피택셜층(406)을 포함한다. 상기 에피택셜층(406) 상에 도 5a 내지 도 5c를 참조하여 설명한 바와 유사한 구조를 가지는 한 쌍의 평판형 LDMOS 트랜지스터(TR3, TR4)가 형성될 수 있다. 단, 드리프트 영역(110) 위에는 상기 드리프트 영역(110)의 상면을 덮는 게이트 절연막(1122) 및 평판형 공통 게이트(1120)가 형성되어 있다. 한 쌍의 평판형 LDMOS 트랜지스터(TR3, TR4)는 상기 평판형 공통 게이트(1120)를 공유하며, 상기 평판형 공통 게이트(1120)를 중심으로 상호 대칭 형상을 가진다.
도 11에 예시한 반도체 소자(1100)는 5a 내지 도 5c에 예시한 반도체 소자(500)와 유사하게, 제1 소스 영역(132A) 및 제2 소스 영역(132B)으로부터 상부 핀 활성 영역(ACU) 내부에 형성되는 각각의 채널 경로를 통해 제1 드레인 영역(112A) 및 제2 드레인 영역(112B)으로 전자가 이동할 수 있다. 즉, 도 5b에서 화살표(AR1, AR2)로 표시한 바와 유사하게, 화살표(AR5, AR6)를 따라 상기 제1 소스 영역(132A) 및 제2 소스 영역(132B)으로부터 드리프트 영역(110)을 경유하여 제1 드레인 영역(112A) 및 제2 드레인 영역(112B)으로 전류가 흐르는 주 전류 흐름 경로와, 도 5b에서 점선 화살표(AR3, AR4)로 표시한 바와 유사하게, 점선 화살표(AR7, AR8)를 따라 상기 제1 소스 영역(132A) 및 제2 소스 영역(132B)으로부터 서로 다른 트랜지스터(TR3, TR4)를 구성하는 드레인 영역(112A, 112B)으로 교차하여 전류가 흐르는 부 전류 흐름 경로가 형성될 수 있다. 이에 따라, 드리프트 영역(110)에서의 저항이 더욱 낮아질 수 있다.
도 11에는 상기 에피택셜층(406) 상에 도 5a 내지 도 5c를 참조하여 설명한 반도체 소자(500)와 유사한 구조를 가지는 한 쌍의 평판형 LDMOS 트랜지스터가 형성된 구조를 예시하였으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 예를 들면, 상기 에피택셜층(406) 상에 도 6 내지 도 10c를 참조하여 설명한 반도체 소자(600, 700, 800, 900, 1000)와 유사한 구조, 또는 이들로부터 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경이 가해진 구조들 중 어느 하나의 구조를 가지는 평판형 LDMOS 트랜지스터가 형성될 수 있다.
도 11에 예시한 반도체 소자(1100)에서 제1 소스 영역(132A) 및 제1 바디 콘택 영역(136A)과, 제2 소스 영역(132B) 및 제2 바디 콘택 영역(136B)이 각각 드리프트 영역(110) 내에 형성됨에 따라, 상기 드리프트 영역(110) 내에서 공통 게이트(1120)와 제1 드레인 영역(112A)과의 사이, 및 공통 게이트(1120)와 제2 드레인 영역(112B)과의 사이에 형성되는 온 저항(Rsp)이 감소될 수 있다. 또한, 평판형 공통 게이트(1120)의 코너 부분과 드리프트 영역(110)과의 사이에 제1 쉘로우 웰 영역(130A) 및 제2 쉘로우 웰 영역(130B)이 존재하여, 상기 평판형 공통 게이트(1120)와 드리프트 영역(110)이 직접 맞닿지 않는다. 따라서, 평판형 공통 게이트(1120)의 코너 부분에서 발생되는 전계 집중 현상을 방지하고, 기판 전류(Isub)를 감소시킬 수 있다. 또한, 상기 드리프트 영역(110) 내에서 평판형 공통 게이트(1120)와 제1 드레인 영역(112A)과의 사이, 및 평판형 공통 게이트(1120)와 제2 드레인 영역(112B)과의 사이에 형성되는 온 저항(Rsp)이 감소될 수 있으며, 1 개의 LDMOS 트랜지스터가 차지하는 점유 면적을 감소시킬 수 있다.
도 12는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 소자(1200)의 평면도이다.
반도체 소자(1200)는 도 5a 내지 도 5c에 예시한 반도체 소자(500)와 대체로 유사한 구성 요소들을 포함한다. 단, 도 12에 예시한 반도체 소자(1200)는 1 개의 드리프트 영역(110)과, 상기 드리프트 영역(110) 내에 형성된 제1 쉘로우 웰 영역(130A) 및 제2 쉘로우 웰 영역(130B)을 포함한다. 상기 드리프트 영역(110) 내에 형성된 제1 쉘로우 웰 영역(130A) 및 제2 쉘로우 웰 영역(130B)은 복수의 활성 영역(AC)에 의해 공유된다. 상기 복수의 활성 영역(AC)상에는 1 개의 공통 게이트(520)가 형성되어 있다. 상기 복수의 활성 영역(AC)상에는 각각 도 5a 내지 도 5c를 참조하여 설명한 바와 대체로 동일한 구성을 가지는 제1 LDMOS 트랜지스터(TR1) 및 제2 LDMOS 트랜지스터(TR2)가 구현될 수 있다.
도 13은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 소자(1300)의 평면도이다.
반도체 소자(1300)는 도 7a 내지 도 7c에 예시한 반도체 소자(700)와 대체로 유사한 구성 요소들을 포함한다. 단, 도 13에 예시한 반도체 소자(1300)는 1 개의 드리프트 영역(110)과, 상기 드리프트 영역(110) 내에 형성된 제1 쉘로우 웰 영역(130A) 및 제2 쉘로우 웰 영역(130B)을 포함한다. 상기 드리프트 영역(110) 내에 형성된 제1 쉘로우 웰 영역(130A) 및 제2 쉘로우 웰 영역(130B)은 복수의 활성 영역(AC)에 의해 공유된다. 상기 복수의 활성 영역(AC)상에는 서로 이격된 제1 게이트(720A) 및 제2 게이트(720B)가 형성되어 있다. 상기 복수의 활성 영역(AC)은 각각 드리프트 영역(110) 내에서 상기 제1 게이트(720A)와 제2 게이트(720B)와의 사이의 영역에 형성된 제3 바디 콘택 영역(736)을 포함한다. 상기 복수의 활성 영역(AC)상에는 각각 도 7a 내지 도 7c를 참조하여 설명한 바와 대체로 동일한 구성을 가지는 제1 LDMOS 트랜지스터(TR1) 및 제2 LDMOS 트랜지스터(TR2)가 구현될 수 있다.
도 14는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 소자(1400)의 평면도이다.
반도체 소자(1400)는 도 9a 내지 도 9c에 예시한 반도체 소자(900)와 대체로 유사한 구성 요소들을 포함한다. 단, 도 14에 예시한 반도체 소자(1400)는 1 개의 드리프트 영역(110)과, 상기 드리프트 영역(110) 내에 형성된 제1 쉘로우 웰 영역(130A) 및 제2 쉘로우 웰 영역(130B)을 포함한다. 상기 드리프트 영역(110) 내에 형성된 제1 쉘로우 웰 영역(130A) 및 제2 쉘로우 웰 영역(130B)은 복수의 활성 영역(AC)에 의해 공유된다. 상기 복수의 활성 영역(AC)상에는 서로 이격된 제1 게이트(720A) 및 제2 게이트(720B)가 형성되어 있다. 상기 복수의 활성 영역(AC)에서 드리프트 영역(110) 중 상기 제1 게이트(720A)와 제2 게이트(720B)와의 사이의 영역에는 드리프트 영역(110)이 연장되어 있다. 상기 복수의 활성 영역(AC)상에는 각각 도 9a 내지 도 9c를 참조하여 설명한 바와 대체로 동일한 구성을 가지는 제1 LDMOS 트랜지스터(TR1) 및 제2 LDMOS 트랜지스터(TR2)가 구현될 수 있다.
도 15는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 소자(1500)의 평면도이다.
반도체 소자(1500)는 도 10a 내지 도 10c에 예시한 반도체 소자(1000)와 대체로 유사한 구성을 포함한다. 단, 도 15에 예시한 반도체 소자(1500)는 1 개의 드리프트 영역(110)과, 상기 드리프트 영역(110) 내에 형성된 제1 쉘로우 웰 영역(130A) 및 제2 쉘로우 웰 영역(130B)을 포함한다. 상기 드리프트 영역(110) 내에 형성된 제1 쉘로우 웰 영역(130A) 및 제2 쉘로우 웰 영역(130B)은 복수의 활성 영역(AC)에 의해 공유된다. 상기 복수의 활성 영역(AC)상에는 서로 이격된 제1 게이트(720A) 및 제2 게이트(720B)가 형성되어 있다. 상기 복수의 활성 영역(AC)에서 드리프트 영역(110) 중 상기 제1 게이트(720A)와 제2 게이트(720B)와의 사이의 영역에는 소자 분리막(1040)이 형성되어 있다. 상기 복수의 활성 영역(AC)상에는 각각 도 10a 내지 도 10c를 참조하여 설명한 바와 대체로 동일한 구성을 가지는 제1 LDMOS 트랜지스터(TR1) 및 제2 LDMOS 트랜지스터(TR2)가 구현될 수 있다. 상기 복수의 활성 영역(AC)상에서 상기 소자 분리막(1040)에 의해 제1 LDMOS 트랜지스터(TR1) 및 제2 LDMOS 트랜지스터(TR2)가 구분될 수 있다.
도 16a는 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 소자를 포함하는 CMOS 인버터(1600)의 등가회로도이다.
인버터(1600)는 N 채널 LDMOS 트랜지스터(1610) 및 P 채널 LDMOS 트랜지스터(1620)를 포함하는 반전 회로로서 구성된다. 인버터(1600)는 입력 신호(Vin)가 하이(high)일 때에는 P 채널 LDMOS 트랜지스터(1620)가 오프(off) 되고 N 채널 LDMOS 트랜지스터(1610)가 온(on) 되어 출력 신호(Vout)로서 로우(low) 신호가 출력된다. 반대로, 인버터(1600)의 입력 신호(Vin)가 로우(low)일 때에는 P 채널 LDMOS 트랜지스터(1620)가 온(on) 되고 N 채널 LDMOS 트랜지스터(1610)가 오프(off) 되어 출력 신호(Vout)로서 하이(high) 신호가 출력된다.
도 16b는 도 16a에 예시한 등가 회로를 가지는 인버터(1600)를 구현하기 위한 일 예에 따른 인버터(1600A)의 레이아웃이다.
도 16b에는 도 12에 예시한 반도체 소자(1200) 또는 그와 유사한 구조를 가지는 N 채널 LDMOS 트랜지스터(1610) 및 P 채널 LDMOS 트랜지스터(1620)를 포함하는 인버터(1600A)가 예시되어 있다. 상기 N 채널 LDMOS 트랜지스터(1610)는 도 12에 예시한 반도체 소자(1200)와 동일 또는 유사한 구조를 가지는 N 채널 LDMOS 트랜지스터들로 이루어질 수 있다. 상기 P 채널 LDMOS 트랜지스터(1620)는 P 채널 LDMOS 트랜지스터들을 포함하는 것을 제외하고 도 12에 예시한 반도체 소자(1200)와 동일 또는 유사한 구조를 가지는 LDMOS 트랜지스터들을 포함할 수 있다. 상기 P 채널 LDMOS 트랜지스터(1620)의 구성 요소들 중 프라임(')이 부가된 참조 부호로 표시한 구성 요소들은 상기 N 채널 LDMOS 트랜지스터(1610)의 구성 요소들 중 동일한 참조 부호로 표시된 구성 요소들에 대응하는 것으로서, 이들 중 특정한 도전형을 가지는 요소들은 프라임(')이 부가되지 않은 참조 부호로 표시된 구성 요소들과 반대의 도전형을 가지는 것을 의미한다.
상기 N 채널 LDMOS 트랜지스터(1610)의 공통 게이트(520)와 상기 P 채널 LDMOS 트랜지스터(1620)의 공통 게이트(520')는 각각 게이트 콘택 단자(GCT) 및 그에 연결된 배선(M11)을 통해 입력 신호 단자(1652)에 연결될 수 있다.
상기 N 채널 LDMOS 트랜지스터(1610)의 제1 소스 영역(132A), 제2 소스 영역(132B), 제1 바디 콘택 영역(136A), 및 제2 바디 콘택 영역(136B)은 각각 소스 콘택 단자(SCT) 및 바디 콘택 단자(BCT)와 이들에 연결된 배선(M12)을 통해 기준 전위 단자(1654)에 연결될 수 있다.
상기 P 채널 LDMOS 트랜지스터(1620)의 제1 소스 영역(132A'), 제2 소스 영역(132B'), 제1 바디 콘택 영역(136A'), 및 제2 바디 콘택 영역(136B')은 각각 소스 콘택 단자(SCT) 및 바디 콘택 단자(BCT)와 이들에 연결된 배선(M13)을 통해 공급 단자(1656)에 연결될 수 있다.
상기 N 채널 LDMOS 트랜지스터(1610)의 제1 드레인 영역(112A) 및 제2 드레인 영역(112B)과, 상기 P 채널 LDMOS 트랜지스터(1620)의 제1 드레인 영역(112A) 및 제2 드레인 영역(112B)은 각각 드레인 콘택 단자(DCT) 및 이들에 연결된 배선(M14)을 통해 출력 단자(1658)에 연결될 수 있다.
도 16c는 도 16a에 예시한 등가 회로를 가지는 인버터(1600)를 구현하기 위한 다른 예에 따른 인버터(1600B)의 레이아웃이다.
도 16c에는 도 16b에 예시한 인버터(1600A)와 유사하게, 도 12에 예시한 반도체 소자(1200) 또는 그와 유사한 구조를 가지는 N 채널 LDMOS 트랜지스터(1610) 및 P 채널 LDMOS 트랜지스터(1620)를 포함하는 인버터(1600B)가 예시되어 있다. 단, 도 16c에 예시한 인버터(1600B)에서는 N 채널 LDMOS 트랜지스터(1610)의 공통 게이트(520)와 P 채널 LDMOS 트랜지스터(1620)의 공통 게이트(520')가 일체로 연결되어 있다. 상기 일체로 연결된 공통 게이트(520, 520')는 게이트 콘택 단자(GCT)를 통해 입력 신호 단자(1652)에 연결될 수 있다.
상기 N 채널 LDMOS 트랜지스터(1610)의 제1 소스 영역(132A), 제2 소스 영역(132B), 제1 바디 콘택 영역(136A), 및 제2 바디 콘택 영역(136B)은 각각 소스 콘택 단자(SCT) 및 바디 콘택 단자(BCT)와 이들에 연결된 배선(M22)을 통해 기준 전위 단자(1654)에 연결될 수 있다.
상기 P 채널 LDMOS 트랜지스터(1620)의 제1 소스 영역(132A'), 제2 소스 영역(132B'), 제1 바디 콘택 영역(136A'), 및 제2 바디 콘택 영역(136B')은 각각 소스 콘택 단자(SCT) 및 바디 콘택 단자(BCT)와 이들에 연결된 배선(M23)을 통해 공급 단자(1656)에 연결될 수 있다.
상기 N 채널 LDMOS 트랜지스터(1610)의 제1 드레인 영역(112A) 및 제2 드레인 영역(112B)과, 상기 P 채널 LDMOS 트랜지스터(1620)의 제1 드레인 영역(112A) 및 제2 드레인 영역(112B)은 각각 드레인 콘택 단자(DCT) 및 이들에 연결된 배선(M24)을 통해 출력 단자(1658)에 연결될 수 있다.
도 16b 및 도 16c에서, 인버터(1600A, 1600B)의 N 채널 LDMOS 트랜지스터(1610) 및 P 채널 LDMOS 트랜지스터(1620)가 각각 도 5에 예시한 반도체 소자(500)에 대응하는 구조를 가지는 경우를 예시하였으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 예를 들면, 상기 인버터(1600A, 1600B)의 N 채널 LDMOS 트랜지스터(1610) 및 P 채널 LDMOS 트랜지스터(1620)는 각각 도 1a 내지 도 15에 예시한 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자들(100, 200, 300, 400, 500, 600, 700, 800, 900, 1000, 1100, 1200, 1300, 1400, 1500) 중 어느 하나의 구조, 또는 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 구조들 중에서 선택되는 어느 하나의 구조를 가질 수 있다.
도 16a 내지 도 16c에 예시한 인버터(1600, 1600A, 1600B)는 N 채널 LDMOS 트랜지스터(1610) 및 P 채널 LDMOS 트랜지스터(1620)가 차지하는 점유 면적을 축소함으로써 고도로 스케일링된 집적회로 소자에 유리하게 사용될 수 있으며, 향상된 전기적 특성 및 신뢰성을 제공할 수 있다.
도 17a 내지 도 17j는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 17a 내지 도 17j를 참조하여 도 5a 내지 도 5c에 예시한 반도체 소자(500)의 제조 방법에 대하여 설명한다. 도 17a 내지 도 17j에 있어서, 도 1a 내지 도 5c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 중복 설명을 피하기 위하여 이들에 대한 상세한 설명은 생략한다.
도 17a를 참조하면, 핀형 활성 영역(AC)을 구비한 기판(102)을 준비한 후, 상기 활성 영역(AC)의 노출 표면에 절연막(106)을 형성하고, 상기 활성 영역(AC)에 드리프트 영역(110)을 형성한다.
상기 활성 영역(AC)은 도 1c에 예시한 바와 같이 제1 폭(W1)을 가지는 하부 핀 활성 영역(ACL)과, 상기 하부 핀 활성 영역(ACL)에 일체로 연결되고 상기 제1 폭(W1)보다 작은 제2 폭(W2)을 가지는 상부 핀 활성 영역(ACU)을 포함할 수 있다. 도 17a에서, 하부 핀 활성 영역(ACL)과 상부 핀 활성 영역(ACU)과의 경계 부분의 레벨이 점선(ACI)으로 표시되어 있다.
상기 절연막(106)은 기판(102)에 이온주입 공정을 수행할 때 기판(102)을 보호하는 역할을 할 수 있다. 일부 실시예들에서 상기 절연막(106)은 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
일부 실시예들에서, N 채널 LDMOS 트랜지스터에 필요한 드리프트 영역(110)을 형성하기 위하여 N 형 불순물을 도핑할 수 있다.
도 17b를 참조하면, 드리프트 영역(110) 내에 제1 쉘로우 웰 영역(130A) 및 제2 쉘로우 웰 영역(130B)을 형성한다.
일부 실시예들에서, 상기 제1 쉘로우 웰 영역(130A) 및 제2 쉘로우 웰 영역(130B)을 형성하기 위하여 상기 드리프트 영역(110) 내부의 일부 영역에 P 형 불순물을 도핑할 수 있다. 상기 제1 쉘로우 웰 영역(130A) 및 제2 쉘로우 웰 영역(130B)은 상기 드리프트 영역(110)의 깊이보다 얕은 깊이를 가지도록 형성될 수 있다.
도 17c를 참조하면, 상기 활성 영역(AC) 위에서 절연막(106)을 덮는 더미 게이트(108)를 형성한 후, 상기 더미 게이트(108)의 양측에서 제1 쉘로우 웰 영역(130A) 및 제2 쉘로우 웰 영역(130B) 내에 각각 제1 익스텐션 영역(134A) 및 제2 익스텐션 영역(134B)을 형성한다.
상기 더미 게이트(108)는 상기 활성 영역(AC)과 교차하는 방향으로 연장되는 라인 형상을 가질 수 있다.
일부 실시예들에서, 상기 더미 게이트(108)를 형성하기 위하여, 상기 절연막(106) 위에 더미 게이트층을 형성하고, 상기 더미 게이트층 위에 마스크 패턴(109)을 형성한 후, 상기 마스크 패턴(109)을 식각 마스크로 이용하여 상기 더미 게이트층을 식각하는 공정을 수행할 수 있다. 상기 더미 게이트층을 식각하는 과정에서 상기 더미 게이트(108)의 주위에 있는 절연막(106)이 함께 제거되어 상기 더미 게이트(108)의 주위에서 활성 영역(AC)이 노출될 수 있다.
상기 더미 게이트(108)는 폴리실리콘으로 이루어지고, 상기 마스크 패턴(109)은 실리콘 질화물로 이루어질 수 있으나, 상기 예시된 바에 한정되는 것은 아니다.
상기 제1 익스텐션 영역(134A) 및 제2 익스텐션 영역(134B)을 형성하기 위하여 경사 이온주입 공정을 이용하여 활성 영역(AC) 내에 N 형 불순물을 도핑할 수 있다. 일부 실시예들에서, 상기 제1 익스텐션 영역(134A) 및 제2 익스텐션 영역(134B)을 형성하기 위한 이온주입 공정시 상기 활성 영역(AC) 내에 할로 이온주입 영역(도시 생략) 형성을 위한 이온주입을 병행할 수 있다.
도 17d를 참조하면, 더미 게이트(108)를 덮는 마스크 패턴(109)을 제거한 후, 상기 더미 게이트(108)의 양 측벽에 절연 스페이서(526)를 형성한다.
상기 절연 스페이서(526)를 형성하기 위하여, 상기 더미 게이트(108)의 상면 및 양 측벽과 상기 절연막(106)을 덮는 스페이서용 절연막을 형성한 후, 상기 더미 게이트(108)의 상면이 노출될 때까지 상기 스페이서용 절연막을 에치백하여 상기 더미 게이트(108)의 양 측벽을 덮는 절연 스페이서(526)가 남도록 할 수 있다.
상기 절연 스페이서(526)는 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합으로 이루어질 수 있다.
도 17e를 참조하면, 활성 영역(AC) 내에서 드리프트 영역(110)에 의해 포위되는 제1 드레인 영역(112A) 및 제2 드레인 영역(112B)과, 제1 쉘로우 웰 영역(130A) 및 제2 쉘로우 웰 영역(130B)에 의해 각각 포위되는 제1 소스 영역(132A) 및 제2 소스 영역(132B)을 형성한다.
상기 제1 드레인 영역(112A) 및 제2 드레인 영역(112B)과 제1 소스 영역(132A) 및 제2 소스 영역(132B)을 형성하기 위하여, 먼저 상기 활성 영역(AC) 중 일부 영역들을 식각하여 복수의 소스/드레인 형성용 트렌치를 형성한 후, 상기 복수의 소스/드레인 형성용 트렌치 내부로부터 에피텍셜 성장 공정에 의해 소스/드레인 형성용 반도체층을 형성할 수 있다. 상기 소스/드레인 형성용 반도체층은 Si 또는 SiC로 이루어질 수 있으나, 이들에 한정되는 것은 아니다. 상기 소스/드레인 형성용 반도체층을 에피택셜 성장시키는 동안 N+ 도핑이 동시에 수행될 수 있다. 이에 따라 N+ 형 반도체층으로 이루어지는 제1 드레인 영역(112A) 및 제2 드레인 영역(112B)과 제1 소스 영역(132A) 및 제2 소스 영역(132B)이 형성될 수 있다.
상기 제1 드레인 영역(112A) 및 제2 드레인 영역(112B)과 제1 소스 영역(132A) 및 제2 소스 영역(132B)은 각각 활성 영역(AC)의 상면보다 더 높은 레벨의 상면을 가지는 상승된 소스/드레인(raised source/drain: RSD) 구조를 가질 수 있다.
도 17f를 참조하면, 활성 영역(AC) 중 제1 쉘로우 웰 영역(130A) 내에서 제1 소스 영역(132A)에 이웃하는 제1 바디 콘택 영역(136A)과, 제2 쉘로우 웰 영역(130B) 내에서 제2 소스 영역(132B)에 이웃하는 제2 바디 콘택 영역(136B)을 형성한다.
상기 제1 바디 콘택 영역(136A) 및 제2 바디 콘택 영역(136B)을 형성하기 위하여, 먼저 상기 활성 영역(AC) 중 일부 영역들을 식각하여 복수의 바디 콘택 형성용 트렌치를 형성한 후, 상기 복수의 바디 콘택 형성용 트렌치 내부로부터 에피텍셜 성장 공정에 의해 바디 콘택 형성용 반도체층을 형성할 수 있다. 상기 바디 콘택 형성용 반도체층은 SiGe로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 바디 콘택 형성용 반도체층을 에피택셜 성장시키는 동안 P+ 도핑이 동시에 수행될 수 있다. 이에 따라 P+ 형 반도체층으로 이루어지는 제1 바디 콘택 영역(136A) 및 제2 바디 콘택 영역(136B)이 형성될 수 있다.
상기 제1 바디 콘택 영역(136A) 및 제2 바디 콘택 영역(136B)은 각각 활성 영역(AC)의 상면보다 더 높은 레벨의 상면을 가지는 RSD 구조를 가질 수 있다.
일부 실시예들에서, 상기 제1 드레인 영역(112A) 및 제2 드레인 영역(112B)과 상기 제1 소스 영역(132A) 및 제2 소스 영역(132B)에 선택적으로 N+ 형 불순물을 추가 도핑하는 공정과, 상기 제1 바디 콘택 영역(136A) 및 제2 바디 콘택 영역(136B)에 선택적으로 P+ 형 불순물을 추가 도핑하는 공정을 더 수행할 수 있다. 이와 같은 추가 도핑 공정들을 수행함으로써, 상기 제1 드레인 영역(112A) 및 제2 드레인 영역(112B), 제1 소스 영역(132A) 및 제2 소스 영역(132B), 제1 바디 콘택 영역(136A) 및 제2 바디 콘택 영역(136B)에서의 저항을 감소시킬 수 있다.
도 17g를 참조하면, 더미 게이트(108) 및 절연 스페이서(526) 주위에 게이트간 절연막(115)을 형성한 한 후, 더미 게이트(108) 및 그 하부의 절연막(106)을 제거하여 절연 스페이서(526)에 의해 한정되는 게이트 공간(GS)을 통해 활성 영역(AC)을 노출시킨다.
상기 게이트간 절연막(115)을 형성하기 위한 일 예에서, 상기 활성 영역(AC) 위에 상기 더미 게이트(108) 및 절연 스페이서(526)를 충분한 두께로 덮는 절연막을 형성할 수 있다. 그 후, 상기 더미 게이트(108)가 노출될 수 있도록 상기 절연막이 형성된 결과물을 평탄화하여, 평탄화된 상면을 가지는 게이트간 절연막(115)을 형성할 수 있다. 일부 실시예들에서, 상기 게이트간 절연막(115)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 게이트간 절연막(115)은 TEOS (tetra ethyl ortho silicate) 막으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 게이트간 절연막(115)는 약 2.2 ∼ 2.4의 초저유전상수 (ultra low dielectric constant K)를 가지는 ULK (ultra low K) 막, 예를 들면 SiOC 막 및 SiCOH 막 중에서 선택되는 어느 하나의 막으로 이루어질 수 있다.
도 17h를 참조하면, 게이트 공간(GS) (도 17g 참조) 내에 게이트 절연막(522) 및 공통 게이트(520)를 차례로 형성한다.
일부 실시예들에서, 상기 게이트 공간(GS) 내에 게이트 절연막(522)을 형성하기 전에, 게이트 공간(GS)을 통해 노출되는 활성 영역(AC)의 표면에 인터페이스막(도시 생략)을 형성하는 공정을 더 포함할 수 있다. 상기 인터페이스막을 형성하기 위하여, 상기 게이트 공간(GS) 내에서 노출되는 활성 영역(AC)의 일부를 산화시키는 공정을 수행할 수 있다. 상기 인터페이스막은 그 위에 형성되는 게이트 절연막(522)과 하부의 활성 영역(ACT)과의 사이의 계면 불량을 방지하는 역할을 할 수 있다. 일부 실시예들에서, 상기 인터페이스막은 실리콘 산화막, 실리콘 산질화막, 실리케이트막, 또는 이들의 조합으로 이루어질 수 있다.
상기 게이트 절연막(522)은 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들면, 상기 게이트 절연막(522)은 약 10 내지 25의 유전 상수를 가질 수 있다.
상기 공통 게이트(520)는 금속, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 공통 게이트(520)는 도전성 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필 (gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다. 상기 금속 질화물층 및 금속층은 각각 Ti, Ta, W, Ru, Nb, Mo, 또는 Hf 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 금속 질화물층 및 금속층은 각각 ALD, MOALD, 또는 MOCVD 공정에 의해 형성될 수 있다. 상기 도전성 캡핑층은 상기 금속층의 표면이 산화되는 것을 방지하는 보호막 역할을 할 수 있다. 또한, 상기 도전성 캡핑층은 상기 금속층 위에 다른 도전층이 증착될 때 증착을 용이하게 하기 위한 접착층 (wetting layer) 역할을 할 수 있다. 상기 도전성 캡핑층은 금속 질화물, 예를 들면 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 갭필 금속막은 W 막으로 이루어질 수 있다. 상기 갭필 금속막은 ALD, CVD, 또는 PVD 공정에 의해 형성될 수 있다.
도 17i를 참조하면, 상기 공통 게이트(520)가 형성된 결과물을 덮는 절연막(117)을 형성한 후, 제1 드레인 영역(112A) 및 제2 드레인 영역(112B), 제1 소스 영역(132A) 및 제2 소스 영역(132B), 제1 바디 콘택 영역(136A) 및 제2 바디 콘택 영역(136B)을 각각 노출시키는 복수의 콘택홀(119)을 형성한다.
도시하지는 않았으나, 상기 복수의 콘택홀(119)은 공통 게이트(520)를 노출시키는 콘택홀을 포함할 수 있다.
일부 실시예들에서 상기 절연막(117)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 절연막(117)은 게이트간 절연막(115)의 구성 물질과 동일한 물질을 포함할 수 있다.
도 17j를 참조하면, 상기 복수의 콘택홀(119)을 통해 노출되는 제1 드레인 영역(112A) 및 제2 드레인 영역(112B), 제1 소스 영역(132A) 및 제2 소스 영역(132B), 제1 바디 콘택 영역(136A) 및 제2 바디 콘택 영역(136B)의 표면에 각각 금속 실리사이드막(125)을 형성한 후, 상기 금속 실리사이드막(125) 위에서 복수의 콘택홀(119)을 채우는 복수의 콘택 플러그(127)를 형성한다.
도시하지는 않았으나, 상기 복수의 콘택홀(119) 중 공통 게이트(520)를 노출시키는 콘택홀 내부에서도 상기 공통 게이트(520)의 표면을 덮는 금속 실리사이드막(125)과 콘택홀을 채우는 콘택 플러그(127)가 형성될 수 있다.
일부 실시예들에서, 상기 금속 실리사이드막(125)은 니켈 실리사이드, 코발트 실리사이드, 또는 이들의 조합으로 이루어질 수 있으나, 예시된 바에 한정되는 것은 아니다.
일부 실시예들에서, 상기 복수의 콘택 플러그(127)는 상기 도전성 배리어막 및 금속 플러그를 포함할 수 있다. 상기 도전성 배리어막은 Ti, Ta, TiN, TaN, 또는 이들의 조합으로 이루어질 수 있다. 상기 금속 플러그는 W으로 이루어질 수 있다.
그 후, 상기 복수의 콘택 플러그(127)에 선택적으로 연결되는 배선들(도시 생략)을 형성하여, 원하는 기능을 수행하는 소자들을 구현할 수 있다.
도 18a 내지 도 18f는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 18a 내지 도 18f를 참조하여 도 7a 내지 도 7c에 예시한 반도체 소자(700)의 제조 방법에 대하여 설명한다. 도 18a 내지 도 18f에 있어서, 도 1a 내지 도 17j에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 중복 설명을 피하기 위하여 이들에 대한 상세한 설명은 생략한다.
도 18a를 참조하면, 도 17a 및 도 17b를 참조하여 설명한 바와 같은 공정들을 수행하여, 기판(102)의 핀형 활성 영역(AC)에 드리프트 영역(110)과, 상기 드리프트 영역(110)에 의해 포위되는 제1 쉘로우 웰 영역(130A) 및 제2 쉘로우 웰 영역(130B)을 형성한다.
그 후, 도 17c를 참조하여 설명한 바와 유사한 방법으로, 활성 영역(AC) 위에서 절연막(106)을 덮는 복수의 더미 게이트(208)를 형성한 후, 상기 복수의 더미 게이트(208) 각각의 일측에서 제1 쉘로우 웰 영역(130A) 및 제2 쉘로우 웰 영역(130B) 내에 각각 제1 익스텐션 영역(134A) 및 제2 익스텐션 영역(134B)을 형성한다.
상기 복수의 더미 게이트(208)는 각각 상기 활성 영역(AC)과 교차하는 방향으로 연장되는 라인 형상을 가질 수 있다.
일부 실시예들에서, 상기 복수의 더미 게이트(208)를 형성하기 위하여, 상기 절연막(106) 위에 더미 게이트층을 형성하고, 상기 더미 게이트층 위에 복수의 마스크 패턴(209)을 형성한 후, 상기 복수의 마스크 패턴(209)을 식각 마스크로 이용하여 상기 더미 게이트층을 식각하는 공정을 수행할 수 있다. 상기 더미 게이트층을 식각하는 과정에서 상기 복수의 더미 게이트(208)의 주위에 있는 절연막(106)이 함께 제거되어 상기 복수의 더미 게이트(208)의 주위에서 활성 영역(AC)이 노출될 수 있다.
상기 복수의 더미 게이트(208)는 폴리실리콘으로 이루어지고, 상기 복수의 마스크 패턴(209)은 실리콘 질화물로 이루어질 수 있으나, 예시된 바에 한정되는 것은 아니다.
도 18b를 참조하면, 복수의 마스크 패턴(209)(도 18a 참조)을 제거한 후, 도 17d를 참조하여 절연 스페이서(526)를 형성하는 공정에 대하여 설명한 바와 유사한 방법으로, 복수의 더미 게이트(208) 각각의 양 측벽에 제1 절연 스페이서(726A) 및 제2 절연 스페이서(726B)를 형성한다.
상기 제1 절연 스페이서(726A) 및 제2 절연 스페이서(726B)는 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합으로 이루어질 수 있다.
도 18c를 참조하면, 도 17e 및 도 17f를 참조하여 설명한 바와 유사한 방법으로, 활성 영역(AC) 내에서 드리프트 영역(110)에 의해 포위되는 제1 드레인 영역(112A) 및 제2 드레인 영역(112B)과, 제1 쉘로우 웰 영역(130A) 및 제2 쉘로우 웰 영역(130B)에 의해 포위되는 제1 소스 영역(132A) 및 제2 소스 영역(132B)과, 상기 제1 쉘로우 웰 영역(130A) 내에서 제1 소스 영역(132A)에 이웃하는 제1 바디 콘택 영역(136A)과, 상기 제2 쉘로우 웰 영역(130B) 내에서 제2 소스 영역(132B)에 이웃하는 제2 바디 콘택 영역(136B)을 형성한다.
단, 본 예에서는 상기 제1 바디 콘택 영역(136A) 및 제2 바디 콘택 영역(136B)을 형성하는 동안, 드리프트 영역(110) 내에서 상기 제1 쉘로우 웰 영역(130A)과 상기 제2 쉘로우 웰 영역(130B)과의 사이에 배치되는 제3 바디 콘택 영역(736)을 더 형성한다.
도 18d를 참조하면, 도 17g를 참조하여 설명한 바와 유사한 방법으로, 제1 절연 스페이서(726A) 및 제2 절연 스페이서(726B)에 의해 양 측벽이 덮여 있는 복수의 더미 게이트(208)의 주위에 게이트간 절연막(115)을 형성한 한 후, 상기 복수의 더미 게이트(208) 및 그 하부의 절연막(106)을 제거하여, 상기 제1 절연 스페이서(726A) 및 제2 절연 스페이서(726B)에 의해 한정되는 게이트 공간(GS1, GS2)을 통해 활성 영역(AC)을 노출시킨다.
도 18e를 참조하면, 도 17h를 참조하여 게이트 절연막(522) 및 공통 게이트(520)의 형성 공정들에 대하여 설명한 바와 유사한 공정들을 이용하여, 게이트 공간(GS1)(도 18d 참조) 내에 제1 게이트 절연막(722A) 및 제1 게이트(720A)를 형성하고, 게이트 공간(GS2)(도 18d 참조) 내에 제2 게이트 절연막(722B) 및 제2 게이트(720B)를 형성한다.
도 18f를 참조하면, 도 17i 및 도 17j를 참조하여 설명한 바와 유사한 방법으로, 제1 게이트(720A) 및 제2 게이트(720B)가 형성된 결과물을 덮는 절연막(117)을 형성한 후, 제1 드레인 영역(112A) 및 제2 드레인 영역(112B)과, 제1 소스 영역(132A) 및 제2 소스 영역(132B)과, 제1 바디 콘택 영역(136A) 및 제2 바디 콘택 영역(136B)과, 제3 바디 콘택 영역(736)을 각각 노출시키는 복수의 콘택홀(119)을 형성한다.
그 후, 도 17j를 참조하여 설명한 바와 유사한 방법으로, 상기 복수의 콘택홀(119)을 통해 노출되는 제1 드레인 영역(112A) 및 제2 드레인 영역(112B)과, 제1 소스 영역(132A) 및 제2 소스 영역(132B)과, 제1 바디 콘택 영역(136A) 및 제2 바디 콘택 영역(136B)의 표면에 각각 금속 실리사이드막(125)을 형성한 후, 상기 금속 실리사이드막(125) 위에서 복수의 콘택홀(119)을 채우는 복수의 콘택 플러그(127)를 형성한다. 단, 본 예에서는 상기 금속 실리사이드막(125) 및 복수의 콘택 플러그(127)를 형성하는 동안, 상기 제3 바디 콘택 영역(736)의 표면을 덮는 금속 실리사이드막(225)과, 상기 금속 실리사이드막(225) 위에서 콘택홀(119)을 채우는 콘택 플러그(227)가 동시에 형성된다.
상기 금속 실리사이드막(225) 및 콘택 플러그(227)는 도 17i를 참조하여 금속 실리사이드막(125) 및 복수의 콘택 플러그(127)에 대하여 설명한 바와 같은 구성을 가질 수 있다.
그 후, 상기 복수의 콘택 플러그(127, 227)에 선택적으로 연결되는 배선들(도시 생략)을 형성하여, 원하는 기능을 수행하는 소자들을 구현할 수 있다.
도 19a 및 도 19b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 19a 및 도 19b를 참조하여 도 9a 내지 도 9c에 예시한 반도체 소자(900)의 제조 방법에 대하여 설명한다. 도 19a 및 도 19b에 있어서, 도 1a 내지 도 18f에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 중복 설명을 피하기 위하여 이들에 대한 상세한 설명은 생략한다.
도 19a를 참조하면, 도 18a 내지 도 18c를 참조하여 설명한 바와 같은 공정들을 수행하여, 기판(102)의 핀형 활성 영역(AC) 위에 제1 절연 스페이서(726A) 및 제2 절연 스페이서(726B)로 양 측벽이 덮인 복수의 더미 게이트(208)를 형성하고, 활성 영역(AC) 내에서 드리프트 영역(110)에 의해 포위되는 제1 드레인 영역(112A) 및 제2 드레인 영역(112B)과, 제1 쉘로우 웰 영역(130A) 및 제2 쉘로우 웰 영역(130B)에 의해 포위되는 제1 소스 영역(132A) 및 제2 소스 영역(132B)과, 상기 제1 쉘로우 웰 영역(130A) 내에서 제1 소스 영역(132A)에 이웃하는 제1 바디 콘택 영역(136A)과, 상기 제2 쉘로우 웰 영역(130B) 내에서 제2 소스 영역(132B)에 이웃하는 제2 바디 콘택 영역(136B)을 형성한다.
단, 본 예에서는 드리프트 영역(110) 내에서 상기 제1 쉘로우 웰 영역(130A)과 상기 제2 쉘로우 웰 영역(130B)과의 사이에 배치되는 제3 바디 콘택 영역(736)을 형성하는 공정을 생략한다. 이에 따라, 서로 인접한 2 개의 더미 게이트(208) 사이의 공간을 통해 드리프트 영역(110)이 노출되는 결과물이 얻어질 수 있다.
도 19b를 참조하면, 도 18d 내지 도 18f를 참조하여 설명한 바와 같은 공정들을 수행하여, 제1 드레인 영역(112A) 및 제2 드레인 영역(112B)과, 제1 소스 영역(132A) 및 제2 소스 영역(132B)과, 제1 바디 콘택 영역(136A) 및 제2 바디 콘택 영역(136B) 위에 각각 금속 실리사이드막(125) 및 콘택 플러그(127)를 형성한다.
그 후, 상기 복수의 콘택 플러그(127)에 선택적으로 연결되는 배선들(도시 생략)을 형성하여, 원하는 기능을 수행하는 소자들을 구현할 수 있다.
이상, 도 17a 내지 도 19b를 참조하여 도 5a 내지 도 5c에 예시한 반도체 소자(500), 도 7a 내지 도 7c에 예시한 반도체 소자(700), 및 도 9a 내지 도 9c에 예시한 반도체 소자(900)를 제조하는 예시적인 공정들에 대하여 설명하였으나, 본 발명의 기술적 사상은 상기 설명한 바에 한정되는 것은 아니다. 본 발명의 기술적 사상의 범위 내에서 본 발명의 기술적 사상의 다양한 변형 및 변경을 통하여 본 발명의 기술적 사상에 의한 기술적 특징들을 가지는 다양한 반도체 소자들을 상기한 설명한 바로부터 용이하게 제조할 수 있음은 당 업자들이면 잘 알 수 있을 것이다.
도 20은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자들과 대조예들에 따른 반도체 소자들의 드레인 전류(Idrain)와 드레인 전압(Vdrain)과의 관계를 보여주는 그래프이다.
보다 구체적으로 설명하면, 실시예 1, 실시예 2, 및 실시예 3은 각각 도 5a 내지 도 5c에 예시한 바와 같이 제1 소스 영역(132A) 및 제1 바디 콘택 영역(136A)과, 제2 소스 영역(132B) 및 제2 바디 콘택 영역(136B)이 각각 드리프트 영역(110) 내에서 제1 쉘로우 웰 영역(130A) 및 제2 쉘로우 웰 영역(130B)에 의해 포위되어 있는 구조를 가지는 반도체 소자(500)와 같은 구성 요소들을 가지는 N 채널 LDMOS 트랜지스터에 대한 평가 결과이다. 대조예 1, 대조예 2, 및 대조예 3은 각각 제1 소스 영역(132A) 및 제1 바디 콘택 영역(136A)과, 제2 소스 영역(132B) 및 제2 바디 콘택 영역(136B)이 드리프트 영역(110)의 외부에 형성된 구조를 가지는 것을 제외하고 도 5a 내지 도 5c에 예시한 구조와 유사한 구조를 가지는 N 채널 LDMOS 트랜지스터에 대한 평가 결과이다.
도 20의 평가를 위하여, 실시예 1 및 대조예 1은 게이트 전압(Vg)을 0.0 V, 실시예 2 및 대조예 2는 게이트 전압(Vg)을 0.9 V, 그리고, 실시예 3 및 대조예 3은 게이트 전압(Vg)을 1.8 V로 입력하고, 드레인 전압(Vdrain)을 각각의 LDMOS 트랜지스터가 파괴되기 전까지 0 V 내지 8 V의 범위로 변화시키면서 드레인 전류(Idrain)를 측정하였다.
도 20의 결과로부터, 실시예 1 내지 실시예 3의 경우에는 대조예 1 내지 대조예 3의 경우에 비해 온 전류(Ion)가 향상된 것을 알 수 있다. 특히, 실시예 1의 경우, 게이트 전압(Vg)을 1.8 V로 입력하였을 때 드레인 전압(Idrain)이 3.3 V에서 온 전류(Ion)가 약 49 % 향상된 것을 확인하였다.
도 21은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 소자와 다른 대조예에 따른 반도체 소자의 기판 전류(Isub)와 드레인 전압(Vdrain)과의 관계를 보여주는 그래프이다.
보다 구체적으로 설명하면, 실시예 4는 도 20의 평가를 위하여 사용된 실시예 1 내지 실시예 3의 구조와 동일한 구조를 가지는 N 채널 LDMOS 트랜지스터에 대한 평가 결과이다. 대조예 4는 도 20의 평가를 위하여 사용된 대조예 1 내지 대조예 3의 구조와 동일한 구조를 가지는 N 채널 LDMOS 트랜지스터에 대한 평가 결과이다.
도 21의 평가를 위하여, 실시예 4 및 대조예 4에 대하여 게이트 전압(Vg)을 0.9 V로 입력하고, 드레인 전압(Vdrain)을 0 V 내지 6 V의 범위로 변화시키면서 기판 전류(Isub)를 측정하였다.
도 21의 결과로부터, 실시예 4의 경우에는 드레인 전압(Vdrain)이 동작 전압 3.3 V 및 5.0 V일 때 각각 기판 전류(Isub)가 감소되어, 대조예 4의 경우에 비해 누설 전류가 감소되었음을 알 수 있다.
도 22는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 일 예에 따른 반도체 시스템(2100)을 설명하기 위한 블록도이다.
도 22를 참조하면, 반도체 시스템(2100)은 배터리(2110), PMIC (power management IC)(2120), 및 복수의 모듈(2130)을 포함할 수 있다. 상기 복수의 모듈(2130)은 서로 다른 기능을 가지는 제1 모듈(2132), 제2 모듈(2134), 제3 모듈(2136), 및 제4 모듈(2138)을 포함할 수 있다.
PMIC(2120)는 배터리(2110)로부터 전압을 제공받아 복수의 모듈(2130) 각각에 필요한 크기의 전압 레벨로 변환하여, 제1 내지 제 4 모듈(2132, 2134, 2136, 2138)에 제공할 수 있다. PMIC(2120)는 도 1a 내지 도 15에 예시한 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자들(100, 200, 300, 400, 500, 600, 700, 800, 900, 1000, 1100, 1200, 1300, 1400, 1500) 중 어느 하나의 구조, 또는 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조들 중에서 선택되는 적어도 하나의 구조를 가지는 반도체 소자를 포함할 수 있다.
도 23은 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 다른 예에 따른 반도체 시스템(2200)을 설명하기 위한 블록도이다.
도 23을 참조하면, 반도체 시스템(2200)은 휴대용 단말기일 수 있다. 상기 반도체 시스템(2200)은 제어부(2210), PMIC(2220), 배터리(2230), 신호 처리부(2240), 오디오 처리부(2250), 메모리부(2260), 및 표시부(2270)를 포함할 수 있다.
키패드(2280)는 숫자 및/또는 문자 정보를 입력하기 위한 복수의 키 및 다양한 기능들을 설정하기 위한 복수의 기능 키를 포함한다.
신호 처리부(2240)는 휴대용 단말기의 무선 통신 기능을 수행하며, RF 부와 모뎀 (MODEM)을 포함할 수 있다. RF 부는 송신되는 신호의 주파수를 상승 변환 및 증폭하는 RF 송신기와, 수신되는 신호를 저잡음 증폭하고 주파수를 하강 변환하는 RF 수신기를 포함할 수 있다. 모뎀(MODEM)은 송신될 신호를 부호화 및 변조하는 송신기와, RF 부에서 수신되는 신호를 복조 및 복호화하는 수신기를 포함할 수 있다.
오디오 처리부(2250)는 코덱(Codec)을 구성할 수 있으며, 코덱은 데이터 코덱과 오디오 코덱을 포함할 수 있다. 데이터 코덱은 패킷 데이터 등을 처리하고, 오디오 코덱은 음성과 멀티미디어 파일 등의 오디오 신호를 처리할 수 있다. 또한, 오디오 처리부(2250)는 모뎀에서 수신되는 디지털 오디오 신호를 상기 오디오 코덱을 통해 아날로그 신호를 변환하여 재생하거나, 마이크로부터 발생되는 아날로그 오디오 신호를 상기 오디오 코덱을 통해 디지털 오디오 신호로 변환하여 모뎀으로 전송하는 기능을 수행한다. 코덱은 별도로 구비되거나 휴대용 단말기의 제어부(2210)에 포함될 수 있다.
메모리부(2260)는 롬(ROM)과 램(RAM)으로 구성될 수 있다. 메모리부(2260)는 프로그램 메모리와 데이터 메모리들로 구성될 수 있으며, 휴대용 단말기의 동작을 제어하기 위한 프로그램들 및 부팅을 위한 데이터들을 저장할 수 있다.
표시부(2270)는 영상 신호 및 사용자 데이터를 화면으로 표시하거나 통화 수행과 관련된 데이터를 표시할 수 있다. 표시부(2270)는 LCD (Liquid Crystal Display) 또는 OLED (Organic Light Emitting Diodes) 등으로 이루어질 수 있다. LCD 또는 OLED를 터치 스크린 (Touch Screen)방식으로 구현하는 경우, 표시부(2270)는 키패드(2280)와 함께 휴대용 단말기를 제어하는 입력부로 동작할 수도 있다.
제어부(2210)는 휴대용 단말기의 전반적인 동작을 제어하는 기능을 수행할 수 있다. 제어부(2210)는 PMIC(2220)를 포함할 수 있다. PMIC(2220)는 배터리(2230)로부터 전압을 제공받아 필요한 크기의 전압 레벨로 변환한다. PMIC(2220)는 도 1a 내지 도 15에 예시한 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자들(100, 200, 300, 400, 500, 600, 700, 800, 900, 1000, 1100, 1200, 1300, 1400, 1500) 중 어느 하나의 구조, 또는 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조들 중에서 선택되는 적어도 하나의 구조를 가지는 반도체 소자를 포함할 수 있다.
도 24는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 포함하는 태블릿 PC(2300)이다.
도 24를 참조하면, 태블릿 PC(2300)는 도 1a 내지 도 15에 예시한 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자들(100, 200, 300, 400, 500, 600, 700, 800, 900, 1000, 1100, 1200, 1300, 1400, 1500) 중 어느 하나의 구조, 또는 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조들 중에서 선택되는 적어도 하나의 구조를 가지는 반도체 소자를 포함할 수 있다.
도 25는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 포함하는 노트북(2400)이다.
도 25를 참조하면, 노트북(2400)은 도 1a 내지 도 15에 예시한 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자들(100, 200, 300, 400, 500, 600, 700, 800, 900, 1000, 1100, 1200, 1300, 1400, 1500) 중 어느 하나의 구조, 또는 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조들 중에서 선택되는 적어도 하나의 구조를 가지는 반도체 소자를 포함할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
110: 드리프트 영역, 112: 드레인 영역, 112A: 제1 드레인 영역, 112B: 제2 드레인 영역, 120: 게이트, 130: 쉘로우 웰 영역, 130A: 제1 쉘로우 웰 영역, 130B: 제2 쉘로우 웰 영역, 132: 소스 영역, 132A: 제1 소스 영역, 132B: 제2 소스 영역, 134: 익스텐션 영역, 134A: 제1 익스텐션 영역, 134B: 제2 익스텐션 영역, 136: 바디 콘택 영역, 136A: 제1 바디 콘택 영역, 136B: 제2 바디 콘택 영역, 520: 공통 게이트.

Claims (20)

  1. 제1 도전형의 활성 영역을 가지는 기판과,
    상기 활성 영역 내에 형성된 제2 도전형의 드리프트(drift) 영역과,
    상기 드리프트 영역 위에서 상기 활성 영역을 덮는 게이트와,
    상기 활성 영역과 상기 게이트와의 사이에 개재된 게이트 절연막과,
    상기 드리프트 영역 내에서 상기 게이트와 이격된 위치에 형성되고 상기 드리프트 영역보다 높은 도핑 농도를 가지는 제2 도전형의 드레인 영역과,
    상기 드리프트 영역 내에서 상기 드레인 영역과 이격되어 있고 상기 게이트와 상기 드레인 영역과의 사이에 형성된 제1 도전형 쉘로우 웰 영역과,
    상기 게이트와 상기 드레인 영역과의 사이에서 상기 제1 도전형 쉘로우 웰 영역 내에 형성되고 상기 제1 도전형 쉘로우 웰 영역보다 높은 도핑 농도를 가지는 제1 도전형의 소스 영역을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서,
    상기 게이트의 측면을 덮는 절연 스페이서를 더 포함하고,
    상기 소스 영역은 상기 게이트 절연막 및 상기 절연 스페이서를 사이에 두고 상기 게이트와 이격되고 상기 절연 스페이서에 의해 정렬되는 위치에 형성된 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서,
    상기 소스 영역과 상기 드레인 영역과의 사이에서 상기 제1 도전형 쉘로우 웰 영역 내에 형성되고 상기 드레인 영역과 이격되어 있는 제1 도전형의 바디 콘택 영역을 더 포함하는 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서,
    상기 기판은 주면과, 상기 주면으로부터 상기 기판의 상부로 돌출되고 상기 기판의 주면에 평행한 제1 방향으로 연장되는 핀형(fin-type) 반도체 영역을 포함하고,
    상기 활성 영역은 상기 핀형 반도체 영역에 정의되어 있는 것을 특징으로 하는 반도체 소자.
  5. 제1 도전형의 활성 영역을 가지는 기판과,
    상기 활성 영역 내에 형성된 제2 도전형의 드리프트 영역과,
    상기 드리프트 영역 위에서 상기 활성 영역을 덮는 적어도 하나의 게이트를 포함하는 게이트 영역과,
    상기 활성 영역과 상기 적어도 하나의 게이트와의 사이에 개재된 적어도 하나의 게이트 절연막과,
    상기 드리프트 영역 내에서 상기 게이트 영역을 사이에 두고 서로 이격되어 있는 제1 도전형의 제1 쉘로우 웰 영역 및 제2 쉘로우 웰 영역과,
    상기 제1 쉘로우 웰 영역 내에 형성되고 상기 제1 쉘로우 웰 영역보다 높은 도핑 농도를 가지는 제1 도전형의 제1 소스 영역과,
    상기 제2 쉘로우 웰 영역 내에 형성되고 상기 제1 쉘로우 웰 영역보다 높은 도핑 농도를 가지는 제1 도전형의 제2 소스 영역과,
    상기 드리프트 영역 내에서 상기 게이트 영역, 상기 제1 쉘로우 웰 영역, 및 제2 쉘로우 웰 영역을 사이에 두고 서로 이격되어 있고 상기 드리프트 영역보다 높은 도핑 농도를 가지는 제2 도전형의 제1 드레인 영역 및 제2 드레인 영역을 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제5항에 있어서,
    상기 게이트 영역은 1 개의 공통 게이트(common gate)를 포함하고,
    상기 드리프트 영역 내에는 상기 제1 소스 영역 및 상기 제1 드레인 영역을 포함하는 제1 LDMOS (lateral diffused metal oxide semiconductor) 트랜지스터와, 상기 제2 소스 영역 및 상기 제2 드레인 영역을 포함하는 제2 LDMOS 트랜지스터가 형성되어 있고,
    상기 공통 게이트는 상기 제1 LDMOS 트랜지스터 및 상기 제2 LDMOS 트랜지스터에 의해 공유되는 것을 특징으로 하는 반도체 소자.
  7. 제5항에 있어서,
    상기 제1 소스 영역과 상기 제1 드레인 영역과의 사이에서 상기 제1 쉘로우 웰 영역 내에서 형성되고 상기 제1 드레인 영역과 이격되어 있는 제1 도전형의 제1 바디 콘택 영역과,
    상기 제2 소스 영역과 상기 제2 드레인 영역과의 사이에서 상기 제2 쉘로우 웰 영역 내에 형성되고 상기 제2 드레인 영역과 이격되어 있는 제1 도전형의 제2 바디 콘택 영역을 더 포함하는 것을 특징으로 하는 반도체 소자.
  8. 제5항에 있어서,
    상기 게이트 영역은 서로 이격된 제1 게이트 및 제2 게이트를 포함하고,
    상기 드리프트 영역 내에는 상기 제1 게이트 영역, 상기 제1 소스 영역 및 상기 제1 드레인 영역을 포함하는 제1 LDMOS 트랜지스터와, 상기 제2 게이트, 상기 제2 소스 영역 및 상기 제2 드레인 영역으로 구성되는 제2 LDMOS 트랜지스터가 형성되어 있는 것을 특징으로 하는 반도체 소자.
  9. 제8항에 있어서,
    상기 제1 소스 영역과 상기 제1 드레인 영역과의 사이에서 상기 제1 쉘로우 웰 영역 내에 형성되고 상기 제1 드레인 영역과 이격되어 있는 제1 도전형의 제1 바디 콘택 영역과,
    상기 제2 소스 영역과 상기 제2 드레인 영역과의 사이에서 상기 제2 쉘로우 웰 영역 내에 형성되고 상기 제2 드레인 영역과 이격되어 있는 제1 도전형의 제2 바디 콘택 영역과,
    상기 드리프트 영역 내에서 상기 제1 게이트와 상기 제2 게이트와의 사이에 형성된 제3 바디 콘택 영역을 더 포함하는 것을 특징으로 하는 반도체 소자.
  10. 제8항에 있어서,
    상기 제1 소스 영역과 상기 제1 드레인 영역과의 사이에서 상기 제1 쉘로우 웰 영역 내에 형성되고 상기 제1 드레인 영역과 이격되어 있는 제1 도전형의 제1 바디 콘택 영역과,
    상기 제2 소스 영역과 상기 제2 드레인 영역과의 사이에서 상기 제2 쉘로우 웰 영역 내에 형성되고 상기 제2 드레인 영역과 이격되어 있는 제1 도전형의 제2 바디 콘택 영역과,
    상기 드리프트 영역 내에서 상기 제1 게이트와 상기 제2 게이트와의 사이에 형성되고 전기적으로 플로팅(floating)되어 있는 제1 도전형의 불순물 영역을 더 포함하는 것을 특징으로 하는 반도체 소자.
  11. 제5항에 있어서,
    상기 기판은 주면과, 상기 주면으로부터 상기 기판의 상부로 돌출되고 상기 기판의 주면에 평행한 제1 방향으로 연장되는 핀형(fin-type) 반도체 영역을 포함하고,
    상기 활성 영역은 상기 핀형 반도체 영역에 정의되어 있는 것을 특징으로 하는 반도체 소자.
  12. 기판상에서 제1 방향으로 연장되는 제1 도전형의 핀형(fin-type) 활성 영역과,
    상기 기판상에서 상기 핀형 활성 영역과 교차하는 방향으로 연장되고 상기 핀형 활성 영역의 양 측면을 덮는 적어도 하나의 게이트를 포함하는 게이트 영역과,
    상기 핀형 활성 영역에 형성되고 상기 게이트 영역의 양 측에 각각 형성된 고농도 제2 도전형의 제1 소스 영역 및 제2 소스 영역과,
    상기 핀형 활성 영역에 형성되고 상기 제1 소스 영역을 사이에 두고 상기 게이트 영역과 이격되어 있는 고농도 제2 도전형의 제1 드레인 영역과,
    상기 핀형 활성 영역에 형성되고 상기 제2 소스 영역을 사이에 두고 상기 게이트 영역과 이격되어 있는 고농도 제2 도전형의 제2 드레인 영역과,
    상기 핀형 활성 영역에 형성되고 상기 게이트 영역, 상기 제1 소스 영역, 제2 소스 영역, 제1 드레인 영역, 및 제2 드레인 영역을 감싸는 제2 도전형의 드리프트 영역을 포함하는 것을 특징으로 하는 반도체 소자.
  13. 제12항에 있어서,
    상기 드리프트 영역 내에서 상기 제1 소스 영역을 감싸는 제1 도전형의 제1 웰과,
    상기 드리프트 영역 내에서 상기 제2 소스 영역을 감싸는 제1 도전형의 제2 웰을 더 포함하는 것을 특징으로 하는 반도체 소자.
  14. 제12항에 있어서,
    상기 게이트 영역은 1 개의 공통 게이트(common gate)를 포함하고,
    상기 드리프트 영역 내에는 상기 제1 소스 영역 및 상기 제1 드레인 영역을 포함하는 제1 LDMOS 트랜지스터와, 상기 제2 소스 영역 및 상기 제2 드레인 영역을 포함하는 제2 LDMOS 트랜지스터가 형성되어 있고,
    상기 공통 게이트는 상기 제1 LDMOS 트랜지스터 및 상기 제2 LDMOS 트랜지스터에 의해 공유되는 것을 특징으로 하는 반도체 소자.
  15. 제12항에 있어서,
    상기 게이트 영역은 서로 이격된 제1 게이트 및 제2 게이트를 포함하고,
    상기 드리프트 영역 내에는 상기 제1 게이트 영역, 제1 소스 영역 및 상기 제1 드레인 영역을 포함하는 제1 LDMOS 트랜지스터와, 상기 제2 게이트, 제2 소스 영역 및 상기 제2 드레인 영역으로 구성되는 제2 LDMOS 트랜지스터가 형성되어 있는 것을 특징으로 하는 반도체 소자.
  16. 제1 도전형의 활성 영역을 가지는 기판에서 상기 활성 영역에 제2 도전형의 드리프트 영역을 형성하는 단계와,
    상기 드리프트 영역 내에 제1 도전형 쉘로우 웰 영역을 형성하는 단계와,
    상기 활성 영역 위에 게이트 절연막과, 상기 쉘로우 웰 영역과 오버랩되는 코너 부분을 가지는 게이트를 차례로 형성하는 단계와,
    상기 드리프트 영역 내에서 상기 게이트 및 상기 쉘로우 웰 영역으로부터 이격된 위치에 제2 도전형의 드레인 영역을 형성하는 단계와,
    상기 드리프트 영역 중 상기 게이트와 상기 드레인 영역과의 사이에서 상기 쉘로우 웰 영역 내에 배치되는 소스 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제16항에 있어서,
    상기 소스 영역과 상기 드레인 영역과의 사이에서 상기 쉘로우 웰 영역 내에 배치되는 제1 도전형의 바디 콘택 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 제1 도전형의 활성 영역을 가지는 기판에서 상기 활성 영역에 제2 도전형의 드리프트 영역을 형성하는 단계와,
    상기 드리프트 영역 내에 제1 도전형의 제1 쉘로우 웰 영역 및 제2 쉘로우 웰 영역을 형성하는 단계와,
    상기 제1 쉘로우 웰 영역과 상기 제2 쉘로우 웰 영역과의 사이에서 상기 활성 영역 위에 적어도 하나의 게이트를 형성하는 단계와,
    상기 드리프트 영역 내에서 상기 제1 쉘로우 웰 영역 및 상기 제2 쉘로우 웰 영역을 사이에 두고 양 측에 배치되는 제1 드레인 영역 및 제2 드레인 영역을 형성하는 단계와,
    상기 드리프트 영역 내에서 상기 제1 쉘로우 웰 영역 내에 배치되는 제1 소스 영역과, 상기 제2 쉘로우 웰 영역 내에 배치되는 제2 소스 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 제18항에 있어서,
    상기 적어도 하나의 게이트를 형성하는 단계는 상기 제1 쉘로우 웰 영역과 오버랩되는 제1 코너 부분과 상기 제2 쉘로우 웰 영역과 오버랩되는 제2 코너 부분을 가지는 1 개의 공통 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 제18항에 있어서,
    상기 적어도 하나의 게이트를 형성하는 단계는
    상기 제1 쉘로우 웰 영역과 오버랩되는 코너 부분을 가지는 제1 게이트를 형성하는 단계와,
    상기 제2 쉘로우 웰 영역과 오버랩되는 코너 부분을 가지고 상기 제1 게이트로부터 이격되어 있는 제2 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
KR1020140153739A 2014-11-06 2014-11-06 반도체 소자 및 그 제조 방법 KR20160054305A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020140153739A KR20160054305A (ko) 2014-11-06 2014-11-06 반도체 소자 및 그 제조 방법
US14/733,354 US20160133702A1 (en) 2014-11-06 2015-06-08 Semiconductor device and method of manufacturing the same
CN201510753020.0A CN105590963A (zh) 2014-11-06 2015-11-06 半导体器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140153739A KR20160054305A (ko) 2014-11-06 2014-11-06 반도체 소자 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20160054305A true KR20160054305A (ko) 2016-05-16

Family

ID=55912899

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140153739A KR20160054305A (ko) 2014-11-06 2014-11-06 반도체 소자 및 그 제조 방법

Country Status (3)

Country Link
US (1) US20160133702A1 (ko)
KR (1) KR20160054305A (ko)
CN (1) CN105590963A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180006541A (ko) * 2016-07-07 2018-01-18 한국전자통신연구원 반도체 소자 및 그의 제조 방법

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102164721B1 (ko) * 2014-11-19 2020-10-13 삼성전자 주식회사 반도체 장치
CN110416301A (zh) * 2018-04-28 2019-11-05 中芯国际集成电路制造(上海)有限公司 横向双扩散晶体管及其形成方法
TWI737218B (zh) * 2020-03-17 2021-08-21 力晶積成電子製造股份有限公司 半導體裝置
US11658184B2 (en) * 2020-12-02 2023-05-23 Texas Instruments Incorporated Fin field effect transistor with merged drift region

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6365932B1 (en) * 1999-08-20 2002-04-02 Denso Corporation Power MOS transistor
TWI455316B (zh) * 2011-01-28 2014-10-01 Richtek Technology Corp 高壓多閘極元件及其製造方法
CN103137686B (zh) * 2011-11-24 2016-01-06 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
US9024380B2 (en) * 2012-06-21 2015-05-05 Freescale Semiconductor, Inc. Semiconductor device with floating RESURF region

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180006541A (ko) * 2016-07-07 2018-01-18 한국전자통신연구원 반도체 소자 및 그의 제조 방법

Also Published As

Publication number Publication date
CN105590963A (zh) 2016-05-18
US20160133702A1 (en) 2016-05-12

Similar Documents

Publication Publication Date Title
US10971624B2 (en) High-voltage transistor devices with two-step field plate structures
US10256342B2 (en) Methods of manufacturing fin field effect transistors (FinFETs) comprising reduced gate thicknesses overlying deep trenches
US9721833B2 (en) Semiconductor device with voids within silicon-on-insulator (SOI) structure and method of forming the semiconductor device
CN105609557B (zh) 半导体装置
WO2015159670A1 (ja) 電界効果トランジスタおよびその製造方法、並びに高周波デバイス
EP3217431B1 (en) Semiconductor device capable of high-voltage operation
US9899417B2 (en) Semiconductor structure including a first transistor and a second transistor
KR20140141258A (ko) 반도체 장치 및 그 제조 방법
KR20160054305A (ko) 반도체 소자 및 그 제조 방법
KR20190142881A (ko) 집적회로 소자
US11721757B2 (en) Semiconductor device
CN106558620B (zh) 半导体元件及其形成方法
US20150249128A1 (en) Semiconductor device and manufacturing method thereof
US20190148245A1 (en) Fdsoi semiconductor device with contact enhancement layer and method of manufacturing
US9941357B2 (en) Power MOSFET
US9496256B2 (en) Semiconductor device including a vertical gate-all-around transistor and a planar transistor
US9324786B2 (en) Semiconductor device and method for fabricating the same
CN104051511A (zh) 半导体器件及其制造方法
CN114156266A (zh) 功率半导体元件
JP5092313B2 (ja) 半導体装置の製造方法
US11569267B2 (en) Method for forming integrated circuit
KR101915559B1 (ko) 터널 전계 효과 트랜지스터에 의한 집적회로 및 그의 제조 방법
US20230061900A1 (en) Semiconductor device and method for forming the same
US20230197523A1 (en) Semiconductor device and method for fabricating the same

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid