JP6476821B2 - 縦型ｍｏｓｆｅｔおよび縦型ｍｏｓｆｅｔの製造方法 - Google Patents

Description

本発明は、縦型ＭＯＳＦＥＴおよび縦型ＭＯＳＦＥＴの製造方法に関する。

従来、ＩＥＭＯＳ（Ｉｍｐｌａｎｔａｔｉｏｎ ａｎｄ Ｅｐｉｔａｘｉａｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有する、ＳｉＣ（炭化シリコン）またはＧａＮ（窒化ガリウム）を用いた縦型ＭＯＳＦＥＴが知られている。図１２に従来の製造工程を示す。まず、ｎ型ドリフト層上にｐ型半導体層をエピタキシャル成長により形成する（図１２（ａ））。次に、ｐ型半導体層上にｎ型領域を形成するべく、フォトレジスト層の開口部にｎ型不純物をドープする（図１２（ｂ））。その後、アニールを施す。次に、ｎ^＋型コンタクト層を形成するべく、ｐ型半導体層におけるｎ型領域以外の領域にｎ型不純物をドープする（図１２（ｃ））。その後、アニールを施す。次に、図１２（ｃ）のフォトレジスト層を除去する。これにより、エピタキシャル成長により形成したｐ型半導体層に、ｎ型領域およびｎ^＋型コンタクト層を形成していた（図１２（ｄ））。なお、先行技術文献としては下記の特許文献１の図８（ｂ）〜（ｃ）がある。
［先行技術文献］
［特許文献］
［特許文献１］ 特許３２０６７２７号公報

従来の製造工程では、ｎ型領域とｎ^＋型コンタクト層との間の距離がチャネル長となる。従来の製造工程ではチャネル長を定めるために、２度のフォトリソグラフィープロセス（図１２（ｂ）および図１２（ｃ））を必要とする。つまり、１度のそれゆえ、フォトリソグラフィープロセスでチャネル長を形成することができない。それゆえ、チャネル長の制御が困難となる。チャネル長が所定の長さより短くなると、スイッチングデバイスとして機能しない。そこで、設計保証のためにチャネル長を長くすることが考えられる。しかし、チャネル長を長くすると、オン抵抗が増加する。また、チャネル長の制御が困難であることに起因して、チャネル長を均一の長さに設定できない場合がある。この場合、複数のチャネル間でオン抵抗がばらつくので、オン電流が特定のチャネルに偏る問題が生じる。

本発明の第１の態様においては、第１導電型の半導体層と、第１導電型の半導体層の表面において互いに離間して設けられた、第２導電型のソース側領域およびドレイン側領域と、少なくとも一部がソース側領域に形成され、ドレイン側領域およびソース側領域のいずれよりも不純物の濃度が高い第２導電型のコンタクト層とを備え、ドレイン側領域からコンタクト層までの距離は、ドレイン側領域からソース側領域までの距離以上である縦型ＭＯＳＦＥＴを提供する。これにより、チャネル長は、第２導電型のソース側領域とドレイン側領域との間の距離により規定されるので、チャネル長を精密に制御することができる。したがって、チャネル長を設計上可能な限り短くすることができるので、ＭＯＳＦＥＴのオン抵抗を設計上可能な限り短くすることができる。

ドレイン側領域からコンタクト層までの距離は、ドレイン側領域からソース側領域までの距離より大きくてよい。この場合、コンタクト層はチャネル長の規定に関与しないので、チャネル長の制御性に優れる。

また、第１導電型の半導体層の裏面側に第２導電型のドリフト層を更に備え、ドレイン側領域の裏面側の端部はドリフト層に接しており、ソース側領域の裏面側の端部はドリフト層に接していなくてよい。ソース側領域の裏面側の端部と、ドリフト層の間に電流遮断層を更に備えてよい。

ソース側領域およびドレイン側領域は、同一の深さまで形成されていてよい。電流遮断層は、第１導電型であり、且つ、第１導電型の半導体層よりも不純物の濃度が高くてよい。

電流遮断層と第１導電型の半導体層とが電気的に接続されていてよい。他の例では、電流遮断層は、絶縁層であってよい。また、第１導電型の半導体層は、エピタキシャル層であってよい。

なお、ドレイン側領域の表面には、ドレイン側領域よりも不純物の濃度が高いコンタクト層が形成されていなくてよい。また、第１導電型の半導体層は、ＳｉＣおよびＧａＮのいずれかであってよい。

本発明の第２の態様においては、半導体基板上に第１導電型の半導体層を形成する段階と、第１導電型の半導体層の表面において互いに離間して設けられた、第２導電型のソース側領域およびドレイン側領域を同時に形成する段階と、ドレイン側領域およびソース側領域のいずれよりも不純物の濃度が高い第２導電型のコンタクト層の少なくとも一部を、ソース側領域に形成する段階とを備え、ドレイン側領域からコンタクト層までの距離は、ドレイン側領域からソース側領域までの距離以上である縦型ＭＯＳＦＥＴの製造方法を提供する。これにより、チャネル長は、第２導電型のソース側領域およびドレイン側領域を同時に形成する段階において規定されるので、チャネル長を精密に制御することができる。

第１導電型の半導体層を形成する段階の前に、電流遮断層を形成する段階をさらに備えてよく、第１導電型の半導体層を形成する段階において、電流遮断層上に第１導電型の半導体層を形成してよい。また、第１導電型の半導体層を形成する段階において、電流遮断層上に第１導電型の半導体層をエピタキシャル成長により形成してよい。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

縦型ＭＯＳＦＥＴ１００の断面図を示す図である。 電流遮断層２０を形成する段階を示す図である。 ｐ型半導体層１０を形成する段階を示す図である。 ｎ型ソース側領域１２およびｎ型ドレイン側領域１４を同時に形成する段階を示す図である。 ｐ^＋型コンタクト層１６を形成する段階を示す図である。 ｎ^＋型コンタクト層１８を形成する段階を示す図である。 その他の表面構造、および、裏面構造を形成する段階を示す図である。 ｎ型ソース側領域１２およびｎ型ドレイン側領域１４を同時に形成する段階における、フォトレジスト層６２の平面視図および断面視図を示す図である。 ｎ^＋型コンタクト層１８を形成する段階における、フォトレジスト層６６の平面視図および断面視図を示す図である。 縦型ＭＯＳＦＥＴ１００のソース側抵抗７２およびｎｐｎトランジスタ７６を示す図である。 縦型ＭＯＳＦＥＴ１１０の変形例の断面図を示す図である。 従来の製造工程を示す図である。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、縦型ＭＯＳＦＥＴ１００の断面図を示す図である。縦型ＭＯＳＦＥＴ１００は、ＳｉＣまたはＧａＮベースの材料で形成される。縦型ＭＯＳＦＥＴ１００を形成するＳｉＣの面方位は、シリコン面、カーボン面またはａ面であってよい。また、縦型ＭＯＳＦＥＴ１００を形成するＧａＮの面方位は、ｃ面、ｍ面またはａ面であってよい。

本明細書において、ゲート電極４０が設けられる側のｎ型半導体基板５０の面を便宜的に表面と称し、ドレイン電極４６が設けられる側のｎ型半導体基板５０の面を便宜的に裏面と称する。また、裏面から表面に向かう方向を表面方向と称し、表面から裏面に向かう方向を裏面方向と称する。層または膜の表面方向の側の面を表面側と称し、裏面方向の側の面を裏面側と称する。なお、本明細書においては、第１導電型をｐ型またはｐ^＋型とし、第２導電型をｎ型またはｎ^＋型とする。ただし、他の例においては、第１導電型をｎ型またはｎ^＋型とし、第２導電型をｐ型またはｐ^＋型としてもよい。

縦型ＭＯＳＦＥＴ１００は、ｎ型半導体基板５０に設けられる。ｎ型半導体基板５０の表面の一部にはソース電極４４が設けられる。また、ｎ型半導体基板５０の表面の他の一部にはゲート絶縁膜４２が設けられる。ゲート絶縁膜４２の表面側にゲート電極４０が設けられる。ソース電極４４は、ゲート絶縁膜４２およびゲート電極４０を挟むようにまたは囲むように設けられてよい。

ｎ型半導体基板５０の裏面にはドレイン電極４６が設けられる。ｎ型半導体基板５０の裏面側であって、ドレイン電極４６と接する領域にはｎ^＋型半導体層３２が設けられる。ｎ^＋型半導体層３２は、所定の厚みを有してよい。ｎ^＋型半導体層３２は、ドレイン電極４６との接触抵抗を下げるべく、ｎ型半導体基板５０中の不純物濃度よりも高い不純物濃度を有する。

縦型ＭＯＳＦＥＴ１００は、第２導電型のドリフト層としてのｎ型ドリフト層３０と、ｎ型ドリフト層３０の表面側に設けられた電流遮断層２０を有する。ｎ型半導体基板５０は、電流遮断層２０の表面側に設けられた第１導電型の半導体層としてのｐ型半導体層１０をさらに有する。ｐ型半導体層１０は、ＳｉＣおよびＧａＮのいずれかである。

本例の電流遮断層２０は、ｐ型であり、且つ、ｐ型半導体層１０よりも不純物の濃度が高い。本例のｐ型半導体層１０は、電流遮断層２０に接して設けられたエピタキシャル層である。本例のように、電流遮断層２０がｐ^＋型半導体層である場合には、電流遮断層２０とｐ型半導体層１０とは電気的に接続されている。

電流遮断層２０は、ｎ型ソース側領域１２の裏面側の端部と、ｎ型のドリフト層３０の間に位置して、ソース電極４４からｎ型ソース側領域１２の裏面側の端部を通ってドレイン電極４６に流れる電流を遮断する。なお、他の例においては、電流遮断層２０は、絶縁層であってもよい。ただし、電流遮断層２０が絶縁層ではなく半導体領域である場合において、ドレイン電極からソース電極へ大電流が流れる場合、電流遮断層２０は電流を流すことがある。

ｐ型半導体層１０は、第２導電型のソース側領域およびドレイン側領域としての、ｎ型ソース側領域１２およびｎ型ドレイン側領域１４を有する。ｎ型ソース側領域１２およびｎ型ドレイン側領域１４は、ｐ型半導体層１０の表面において互いに離間して設けられる。

ｎ型ソース側領域１２およびｎ型ドレイン側領域１４は、ｐ型半導体層１０において同一の深さまで形成されている。なお、図４において後述するが、ｎ型ソース側領域１２およびｎ型ドレイン側領域１４を形成するに当たり、不純物ドーピングプロセスは一度だけ行われる。当該一度の不純物ドーピングプロセスにおいて、ｎ型ソース側領域１２とｎ型ドレイン側領域１４との間の距離により、チャネル長４３が規定される。なお、チャネル長４３は、ゲート絶縁膜の裏面側におけるｐ型半導体層１０の一部の領域である。

ｐ型半導体層１０の裏面側にある電流遮断層２０の更に裏面側において、ｎ型ドリフト層３０はｎ型ドレイン側領域１４の裏面側の端部に接する。これに対して、電流遮断層２０の存在により、ｎ型ドリフト層３０はｎ型ソース側領域１２の裏面側の端部には接していない。

ドレイン電極４６およびゲート電極４０をＬｏｗ電位とするオフ条件において、電流遮断層２０とｎ型ドリフト層３０と間の空乏層、および、電流遮断層２０とｎ型ドレイン側領域１４との間の空乏層が拡大する。空乏層は、ｎ型ドリフト層３０とｎ型ドレイン側領域１４の裏面側の端部との間全体にまで達する。これにより、オフ条件におけるドレイン電極４６からソース電極４４への電流は確実に遮断される。

縦型ＭＯＳＦＥＴ１００は、第２導電型のコンタクト層としてのｎ^＋型コンタクト層１８をさらに備える。ｎ^＋型コンタクト層１８は、ｎ型半導体基板５０とソース電極４４との接触抵抗を下げるべく設けられる。同じ目的で、ソース電極４４の裏面側にｐ^＋型コンタクト層１６が設けられる。

ｎ^＋型コンタクト層１８は、少なくとも一部がｎ型ソース側領域１２に形成される。ｎ^＋型コンタクト層１８は、ｎ型ドレイン側領域１４およびｎ型ソース側領域１２のいずれよりも不純物の濃度が高い。

本例では、ｎ型ドレイン側領域１４からｎ^＋型コンタクト層１８までの距離Ｌ２は、ｎ型ドレイン側領域１４からｎ型ソース側領域１２までの距離Ｌ１より大きい。つまり、Ｌ１＜Ｌ２である。

なお、距離Ｌ２は、ｎ型半導体基板５０の表面におけるｎ型ドレイン側領域１４からｎ^＋型コンタクト層１８までの最短距離であってよい。または、距離Ｌ２は、ｎ^＋型コンタクト層１８の裏面側端部の深さ位置における、ｎ型ドレイン側領域１４からｎ^＋型コンタクト層１８までの最短距離であってよい。

また、距離Ｌ１は、ｎ型半導体基板５０の表面におけるｎ型ドレイン側領域１４からｎ型ソース側領域１２までの最短距離であってよい。または、距離Ｌ１は、ｎ^＋型コンタクト層１８の裏面側端部の深さ位置における、ｎ型ドレイン側領域１４からｎ型ソース側領域１２までの最短距離であってよい。

本例の縦型ＭＯＳＦＥＴ１００において、ｎ^＋型コンタクト層１８は、チャネル長４３を規定することに全く関与しない。チャネル長４３は、ｎ型ソース側領域１２とｎ型ドレイン側領域１４との間の距離によってのみ規定される。それゆえ、本例の縦型ＭＯＳＦＥＴ１００においては、チャネル長を精密に制御することができる。つまり、本例の縦型ＭＯＳＦＥＴ１００は、チャネル長４３の制御性に優れる。

なお他の例では、ｎ型ドレイン側領域１４からｎ^＋型コンタクト層１８までの距離Ｌ２は、ｎ型ドレイン側領域１４からｎ型ソース側領域１２までの距離Ｌ１以上であるとしてもよい。上記記載から自明であるが、当該他の例では、Ｌ１＝Ｌ２としてもよい。この場合も、ｎ^＋型コンタクト層１８は、チャネル長４３を規定することに全く関与しない。なお、ｎ^＋型コンタクト層１８の製造時の精度は、Ｌ１＜Ｌ２の場合よりもＬ１＝Ｌ２の場合の方が高い精度が要求される。それゆえ、Ｌ１＜Ｌ２の場合の方が、製造がより容易である。

また、更に他の例では、ｎ^＋型コンタクト層１８は、ｎ型ソース側領域１２からｎ型ドレイン側領域１４とは反対方向に延びて形成されてもよい。つまり、ソース電極４４は、ｐ^＋型コンタクト層１６ではなくｎ^＋型コンタクト層１８と主に接してもよい。なお、ｎ型ドレイン側領域１４の表面には、ｎ型ドレイン側領域１４よりも不純物の濃度が高いコンタクト層は形成されていない。

図２から図７において、縦型ＭＯＳＦＥＴ１００の製造方法を説明する。上述の様に、ｎ型半導体基板５０は、ＳｉＣまたはＧａＮである。ｎ型半導体基板５０がＳｉＣである場合、ｐ型不純物はＡｌ（アルミニウム）またはＢ（ボロン）であってよく、ｎ型不純物はＰ（リン）またはＮ（窒素）であってよい。ｎ型半導体基板５０がＧａＮである場合、ｐ型不純物はＭｇ（マグネシウム）、Ｃａ（カルシウム）、Ｂｅ（ベリリウム）またはＧｅ（ゲルマニウム）であってよく、ｎ型不純物はＳｉ（シリコン）またはＯ（酸素）であってよい。図２から図７においては、ｎ型半導体基板５０がＧａＮである例を説明する。

図２は、電流遮断層２０を形成する段階を示す図である。まず、ＧａＮのｎ型半導体基板５０の表面にパターニングされたフォトレジスト層６０を形成する。フォトレジスト層６０は、紙面に対して垂直な方向に伸びた直線形状であってよく、矩形のアイランド形状であってもよい。

次に、フォトレジスト層６０をマスクとしてｎ型半導体基板５０の表面側からｐ型不純物をドープする。フォトレジスト層６０を設けた領域以外の領域には、ｐ型不純物がドープされる。ｐ型不純物は、予め定められた範囲の深さで一定の不純物濃度であるボックスプロファイルを構成する。

ｐ型不純物は、Ｍｇであってよい。トータルドーズ量は１Ｅ１４〜５Ｅ１５ｃｍ^−２であってよい。ｐ型不純物は、ｎ型半導体基板５０の表面から裏面方向に０．５μｍの深さだけドープされてよい。なお、ｎ型半導体基板５０の厚みおよび不純物濃度は、耐圧に応じて適宜定めてよい。

ｐ型不純物をドープした後、１０００℃〜１５００℃でアニールを行う。これにより、電流遮断層２０を形成する。なお、電流遮断層２０は、後述のｐ型半導体層１０よりもｐ型の不純物濃度が高いｐ^＋型半導体層である。

図３は、ｐ型半導体層１０を形成する段階を示す図である。電流遮断層２０を形成する段階の後に、電流遮断層２０上にｐ型半導体層１０を形成する。本例では、ｐ型半導体層１０を形成する段階において、電流遮断層２０上にｐ型半導体層１０をエピタキシャル成長により形成する。エピタキシャル成長したｐ型半導体層１０は、０．５μｍ〜２．０μｍの厚みとしてよく、１Ｅ１７ｃｍ^−３のｐ型不純物を含んでよい。

図４は、ｎ型ソース側領域１２およびｎ型ドレイン側領域１４を同時に形成する段階を示す図である。ｐ型半導体層１０を形成する段階の後に、ｎ型ソース側領域１２およびｎ型ドレイン側領域１４を同時に形成する。本例では、まず、ｎ型半導体基板５０の表面にパターニングされたフォトレジスト層６２を設ける。フォトレジスト層６２は断面視上において互いに離間されて設けられる。フォトレジスト層６２は、平面視した場合に、ストライプ形状であってよいし、正方形セル形状または六角形セル形状であってもよい。

次に、フォトレジスト層６２をマスクとしてｎ型半導体基板５０の表面側からｎ型不純物をドープする。フォトレジスト層６２を設けた領域以外の領域はｎ型不純物がドープされる。ｎ型不純物はボックスプロファイルを構成してよい。ｎ型不純物は、ＳｉまたはＯであってよい。トータルドーズ量は５Ｅ１２〜１Ｅ１４ｃｍ^−２としてよい。

ｎ型不純物をドープした後、アニールを行う。これによりｎ型ソース側領域１２およびｎ型ドレイン側領域１４を同時に形成する。形成されたｎ型ソース側領域１２およびｎ型ドレイン側領域１４は、ｐ型半導体層１０の表面において互いに離間する。これにより、チャネル長４３が規定される。チャネル長４３は０．５μｍ〜２．０μｍであってよい。

なお、ドープされたｎ型不純物は、アニール時にｐ型半導体層１０内を拡散する。アニール後においては、ｎ型ソース側領域１２の裏面側端部は電流遮断層２０に達する。また、ｎ型ドレイン側領域１４の裏面側端部はｎ型ドリフト層３０に達する。

図５は、ｐ^＋型コンタクト層１６を形成する段階を示す図である。ｎ型ソース側領域１２およびｎ型ドレイン側領域１４を同時に形成する段階の後に、ｐ^＋型コンタクト層１６を形成する。まず、ｎ型半導体基板５０の表面にパターニングされたフォトレジスト層６４を設ける。本例のフォトレジスト層６４は、断面視上において、ｎ型ドレイン側領域１４を完全に覆い、かつ、ｎ型ソース側領域１２を部分的に覆うように形成される。フォトレジスト層６４は、平面視した場合に、ストライプ形状であってよいし、正方形セル形状または六角形セル形状であってもよい。

次に、フォトレジスト層６４をマスクとしてｎ型半導体基板５０の表面側からｐ型不純物をドープする。この段階でドープするｐ型不純物は、ｐ型半導体層１０よりも高い不純物濃度とする。これにより、フォトレジスト層６４を設けた領域以外の領域はｐ^＋型となる。ｐ型不純物をドープした後、アニールを行う。これによりｐ^＋型コンタクト層１６を形成する。

図６は、ｎ^＋型コンタクト層１８を形成する段階を示す図である。ｐ^＋型コンタクト層１６を形成する段階の後に、ｎ^＋型コンタクト層１８を形成する。まず、ｎ型半導体基板５０の表面にパターニングされたフォトレジスト層６６を設ける。フォトレジスト層６６は、少なくともｎ型ソース側領域１２に開口を有する。本例のフォトレジスト層６６は、断面視上において、平面視した場合に、ストライプ形状であってよいし、正方形セル形状または六角形セル形状であってもよい。

ただし、フォトレジスト層６６の開口のうちｎ型ドレイン側領域１４側の開口端部６７は、ｎ型ソース側領域１２のｎ型ドレイン側領域１４側の表面側端部１３よりもｎ型ドレイン側領域１４の側には設けない。フォトレジスト層６６の開口のうちｎ型ドレイン側領域１４側の開口端部６７は、ｎ型ソース側領域１２のｎ型ドレイン側領域１４側の表面側端部１３と一致してもよい。

次に、フォトレジスト層６６をマスクとしてｎ型半導体基板５０の表面側からｎ型不純物をドープする。フォトレジスト層６６を設けた領域以外の領域はｎ型不純物がドープされる。ｎ型不純物は、０．２μｍの深さのボックスプロファイルを構成してよい。ｎ型不純物は、ＳｉまたはＯであってよい。トータルドーズ量は５Ｅ１５ｃｍ^−２としてよい。

ｎ型不純物をドープした後、アニールを行う。これにより、ｎ型ドレイン側領域１４およびｎ型ソース側領域１２のいずれよりも不純物の濃度が高いｎ^＋型コンタクト層１８の少なくとも一部を、ｎ型ソース側領域１２に形成する。また、ｎ型ドレイン側領域１４からｎ^＋型コンタクト層１８までの距離Ｌ２は、ｎ型ドレイン側領域１４からｎ型ソース側領域１２までの距離Ｌ１以上とする。

なお変形例として、図４、図５および図６の段階におけるアニールは、図６におけるｎ^＋型コンタクト層１８を形成するアニールを行う際に、一括して行ってもよい。これにより、製造工程時間を短縮することができる。

図７は、その他の表面構造、および、裏面構造を形成する段階を示す図である。ｎ^＋型コンタクト層１８を形成した後、表面構造（ソース電極４４、ゲート絶縁膜４２およびゲート電極４０）ならびに裏面構造（ｎ^＋型半導体層３２およびドレイン電極４６）を形成する。

まず、表面側に厚み４０ｎｍ〜１００ｎｍのゲート絶縁膜４２を設ける。本例のｎ型半導体基板５０はＧａＮであるので、ゲート絶縁膜４２はＳｉＮ_ｘ（窒化シリコン）、ＳｉＯ_２（酸化シリコン）、Ａｌ_２Ｏ_３（酸化アルミニウム）もしくはＡｌＮ_ｘ（窒化アルミニウム）またはこれらの積層膜であってよい。ｘは任意の比率であってよい。なお、ｎ型半導体基板５０がＳｉＣの場合は、ゲート絶縁膜４２は熱酸化膜であってよい。

次に、ゲート絶縁膜４２の表面側にゲート電極４０を設ける。次に、ｐ^＋型コンタクト層１６およびｎ^＋型コンタクト層１８に接してソース電極４４を設ける。次に、ｎ型半導体基板５０の裏面にｎ型不純物をドープしてｎ^＋型半導体層３２を形成する。ｎ^＋型半導体層３２に裏面にドレイン電極４６を設ける。ゲート電極４０、ソース電極４４、ドレイン電極４６は、Ｔｉ（チタン）、Ｎｉ（ニッケル）、Ｍｇ（マグネシウム）もしくはＡｌ（アルミニウム）またはこれらの合金であってよい。以上により、縦型ＭＯＳＦＥＴ１００が完成する。

図８は、ｎ型ソース側領域１２およびｎ型ドレイン側領域１４を同時に形成する段階における、フォトレジスト層６２の平面視図および断面視図を示す図である。図８のＡ１−Ａ２における断面視図は、図４に対応する。図８は、フォトレジスト層６２が正方形セル形状である場合を示す。ただし、上述の様に直線形状または六角形セル形状としてもよい。

図９は、ｎ^＋型コンタクト層１８を形成する段階における、フォトレジスト層６６の平面視図および断面視図を示す図である。図９のＢ１−Ｂ２における断面視図は、図６に対応する。図９は、フォトレジスト層６６が正方形セル形状である場合を示す。ただし、図８のフォトレジスト層６２が直線形状または六角形セル形状である場合には、これに応じてフォトレジスト層６６も直線形状または六角形セル形状としてよい。

図１０は、縦型ＭＯＳＦＥＴ１００のソース側抵抗７２およびｎｐｎトランジスタを示す図である。（ａ）は、図１の紙面右側半分と同じであるが、ｎｐｎトランジスタ７６の回路記号を追記している。（ｂ）は、図１の紙面右側半分の等価回路である。

ソース側抵抗７２は、ｎ^＋型コンタクト層１８と、ｎ型ソース側領域１２およびｎ型ドレイン側領域１４の間のｐ型半導体層１０との間における、ｎ型ソース側領域１２の一部領域である。ソース側抵抗７２は、ｎ^＋型コンタクト層１８よりもｎ型の不純物濃度が低いので、ｎ^＋型コンタクト層１８よりも高い抵抗値を有する。

ソース側抵抗７２は、ソースフォロワとして機能する。ソース側抵抗７２があることにより、ドレイン電極４６からソース電極４４へ定格電流程度の大電流が流れた場合に、ソース領域の電位が上昇する。これにより、ドレイン電極４６からソース電極４４への電流が抑制される。したがって、大電流により縦型ＭＯＳＦＥＴ１００が破壊されることを防止することができる。

ｎｐｎトランジスタ７６は、ｎ型ソース側領域１２、ｐ^＋型コンタクト層１６、ｐ型半導体層１０、電流遮断層２０およびｎ型ドリフト層３０により形成される、寄生トランジスタである。なお、ソース電極４４とｎ型ドリフト層３０との間におけるｐ^＋型コンタクト層１６、ｐ型半導体層１０および電流遮断層２０は、ｐウェル抵抗７４を構成する。本例において電流遮断層２０は、ｐ^＋型の半導体層である。

ドレイン電極４６からソース電極４４へ定格電流程度の大電流が流れて、ソース領域の電位が上昇した場合に、ｎｐｎトランジスタ７６はオンする。ｎｐｎトランジスタ７６はオンすると、ｎ型ドリフト層３０からｎ型ソース側領域１２へ電流を流す。これにより電流のパスが増えるので、ｎ型ドレイン側領域１４のみへの電流集中を緩和することができる。したがって、大電流により縦型ＭＯＳＦＥＴ１００が破壊されることを防止することができる。

図１１は、縦型ＭＯＳＦＥＴ１１０の変形例の断面図を示す図である。縦型ＭＯＳＦＥＴ１１０はいわゆるスーパージャンクション型の縦型ＭＯＳＦＥＴである。本例の縦型ＭＯＳＦＥＴ１１０は、電流遮断層２０に代えてｐ^＋型カラム２２を有する点で図１の例と異なる。他の点は、図１の例と同様である。当該構造により、図１の例と比較して、縦型ＭＯＳＦＥＴ１１０のオン抵抗を下げることができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。

１０・・ｐ型半導体層、１２・・ｎ型ソース側領域、１３・・表面側端部、１４・・ｎ型ドレイン側領域、１６・・ｐ^＋型コンタクト層、１８・・ｎ^＋型コンタクト層
２０・・電流遮断層、２２・・ｐ^＋型カラム
３０・・ドリフト層、３２・・ｎ^＋型半導体層
４０・・ゲート電極、４２・・ゲート絶縁膜、４３・・チャネル長、４４・・ソース電極、４６・・ドレイン電極
５０・・半導体基板
６０・・フォトレジスト層、６２・・フォトレジスト層、６４・・フォトレジスト層、６６・・フォトレジスト層、６７・・開口端部
７２・・ソース側抵抗、７４・・ｐウェル抵抗、７６・・ｎｐｎトランジスタ
１００・・縦型ＭＯＳＦＥＴ、１１０・・縦型ＭＯＳＦＥＴ

Claims (18)

1. 第１導電型の半導体層と、
   前記第１導電型の半導体層の表面において互いに離間して設けられた、第２導電型のソース側領域およびドレイン側領域と、
   少なくとも一部が前記ソース側領域に形成され、前記ドレイン側領域および前記ソース側領域のいずれよりも不純物の濃度が高い第２導電型のコンタクト層と、
   前記半導体層の表面において設けられ、少なくとも一部が前記ソース側領域に形成され、前記半導体層よりも不純物濃度の高い第１導電型のコンタクト層と、
   を備え、
   前記ドレイン側領域から前記第２導電型のコンタクト層までの距離は、前記ドレイン側領域から前記ソース側領域までの距離以上であり、
   前記第１導電型のコンタクト層は、前記半導体層の表面から、前記ソース側領域の底面よりも浅い深さまで設けられている縦型ＭＯＳＦＥＴ。
2. 第１導電型の半導体層と、
   前記第１導電型の半導体層の表面において互いに離間して設けられた、第２導電型のソース側領域およびドレイン側領域と、
   少なくとも一部が前記ソース側領域に形成され、前記ドレイン側領域および前記ソース側領域のいずれよりも不純物の濃度が高い第２導電型のコンタクト層と、
   前記半導体層の表面において設けられ、少なくとも一部が前記ソース側領域に形成され、前記半導体層よりも不純物濃度の高い第１導電型のコンタクト層と、
   を備え、
   前記ドレイン側領域から前記第２導電型のコンタクト層までの距離は、前記ドレイン側領域から前記ソース側領域までの距離以上であり、
   前記第１導電型のコンタクト層の少なくとも一部は、平面視で前記第２導電型のコンタクト層と重なって設けられている縦型ＭＯＳＦＥＴ。
3. 前記第１導電型のコンタクト層は、前記半導体層の表面から、前記ソース側領域の底面よりも浅い深さまで設けられている、請求項２に記載の縦型ＭＯＳＦＥＴ。
4. 前記ドレイン側領域から前記第２導電型のコンタクト層までの距離は、前記ドレイン側領域から前記ソース側領域までの距離より大きい
   請求項１から３のいずれか一項に記載の縦型ＭＯＳＦＥＴ。
5. 前記第１導電型の半導体層の裏面側に第２導電型のドリフト層を更に備え、
   前記ドレイン側領域の裏面側の端部は前記ドリフト層に接しており、
   前記ソース側領域の裏面側の端部は前記ドリフト層に接していない
   請求項１から４のいずれか一項に記載の縦型ＭＯＳＦＥＴ。
6. 前記ソース側領域の裏面側の端部と、前記ドリフト層の間に電流遮断層を更に備える
   請求項５に記載の縦型ＭＯＳＦＥＴ。
7. 前記ソース側領域および前記ドレイン側領域は、同一の深さまで形成されている
   請求項５または６に記載の縦型ＭＯＳＦＥＴ。
8. 前記電流遮断層は、前記第１導電型であり、且つ、前記第１導電型の半導体層よりも不純物の濃度が高い
   請求項６に記載の縦型ＭＯＳＦＥＴ。
9. 前記電流遮断層と前記第１導電型の半導体層とが電気的に接続されている
   請求項８に記載の縦型ＭＯＳＦＥＴ。
10. 前記第１導電型の半導体層は、エピタキシャル層である
    請求項１から９のいずれか一項に記載の縦型ＭＯＳＦＥＴ。
11. 前記電流遮断層は、絶縁層である
    請求項６に記載の縦型ＭＯＳＦＥＴ。
12. 前記ドレイン側領域の表面には、前記ドレイン側領域よりも不純物の濃度が高いコンタクト層が形成されていない
    請求項１から１１のいずれか一項に記載の縦型ＭＯＳＦＥＴ。
13. 前記第１導電型の半導体層は、ＳｉＣおよびＧａＮのいずれかである
    請求項１から１２のいずれか一項に記載の縦型ＭＯＳＦＥＴ。
14. 半導体基板上に第１導電型の半導体層を形成する段階と、
    前記第１導電型の半導体層の表面において互いに離間して設けられた、第２導電型のソース側領域およびドレイン側領域を同時に形成する段階と、
    前記ドレイン側領域および前記ソース側領域のいずれよりも不純物の濃度が高い第２導電型のコンタクト層の少なくとも一部を、前記ソース側領域に形成する段階と、
    前記半導体層の表面において設けられ、少なくとも一部が前記ソース側領域に形成され、前記半導体層よりも不純物濃度の高い第１導電型のコンタクト層を形成する段階と、
    を備え、
    前記ドレイン側領域から前記第２導電型のコンタクト層までの距離は、前記ドレイン側領域から前記ソース側領域までの距離以上であり、
    前記第１導電型のコンタクト層を形成する段階において、前記半導体層の表面から、前記ソース側領域の底面よりも浅い深さまで、前記第１導電型のコンタクト層を形成する縦型ＭＯＳＦＥＴの製造方法。
15. 半導体基板上に第１導電型の半導体層を形成する段階と、
    前記第１導電型の半導体層の表面において互いに離間して設けられた、第２導電型のソース側領域およびドレイン側領域を同時に形成する段階と、
    前記ドレイン側領域および前記ソース側領域のいずれよりも不純物の濃度が高い第２導電型のコンタクト層の少なくとも一部を、前記ソース側領域に形成する段階と、
    前記半導体層の表面において設けられ、少なくとも一部が前記ソース側領域に形成され、前記半導体層よりも不純物濃度の高い第１導電型のコンタクト層を形成する段階と、
    を備え、
    前記ドレイン側領域から前記第２導電型のコンタクト層までの距離は、前記ドレイン側領域から前記ソース側領域までの距離以上であり、
    前記第１導電型のコンタクト層を形成する段階において、前記第１導電型のコンタクト層の少なくとも一部を、平面視で前記第２導電型のコンタクト層と重なって形成する縦型ＭＯＳＦＥＴの製造方法。
16. 前記第１導電型のコンタクト層を形成する段階において、前記半導体層の表面から、前記ソース側領域の底面よりも浅い深さまで、前記第１導電型のコンタクト層を形成する、請求項１５に記載の縦型ＭＯＳＦＥＴの製造方法。
17. 前記第１導電型の半導体層を形成する段階の前に、電流遮断層を形成する段階をさらに備え、
    前記第１導電型の半導体層を形成する段階において、前記電流遮断層上に前記第１導電型の半導体層を形成する
    請求項１４から１６のいずれか一項に記載の縦型ＭＯＳＦＥＴの製造方法。
18. 前記第１導電型の半導体層を形成する段階において、前記電流遮断層上に前記第１導電型の半導体層をエピタキシャル成長により形成する
    請求項１７に記載の縦型ＭＯＳＦＥＴの製造方法。

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