KR20040068203A - 반도체 장치 및 반도체 장치의 형성 방법 - Google Patents

반도체 장치 및 반도체 장치의 형성 방법 Download PDF

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KR20040068203A
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

예를 들면, 트렌치-게이트 전계 효과 트랜지스터(trench-gate field effect transistor) 및 트랜치형 쇼트키 다이오드(trenched Schottky diodes) 등과 같이 트렌치(20) 내에 절연형 트렌치 전극(11)을 포함하는 반도체 장치에서, 트렌치 전극(11)의 하단(25)과 트렌치(20)의 하단(27) 사이에 공동(cavity)(23)을 제공하여 트렌치 전극(11)과 트렌치의 하단(27)에 있는 몸체 부분(body portion)사이의 유전체 커플링(dielectric coupling)을 감소시킨다. 유전체 커플링이 감소되면, 파워 트랜지스터(power transistors)에서는 스위칭 전력 손실이 감소되고, 쇼트키 다이오드에서는 트렌치 폭을 감소시킬 수 있다.

Description

반도체 장치 및 반도체 장치의 형성 방법{TRENCHED SEMICONDUCTOR DEVICES AND THEIR MANUFACTURE}
파워 트랜지스터는 전력 소모없이, "오프 상태(off-state)" 및 "온 상태(on-state)"(또한 그 반대도 가능)사이에서 스위칭될 수 있는 것이 이상적이다. 그러나, 실제의 전력 장치에서는, 실질적인 스위칭에 의한 전력 손실이 발생되고, 그에 따라 특히 높은 주파수 스위칭을 필요로 하는 애플리케이션에 있어서 이러한 손실을 최소화하도록 장치를 설계하고자 하는 요청이 계속 제기되었다.
파워 MOSFET에서, 장치가 온 및 오프로 스위칭될 때와 연관된 순간적인 파형은, 예를 들면 그 내용이 본 명세서에서 참조 문서로 인용되어 있는 B. Jayant Baliga에 의한 "Power Semiconductor Devices"라는 제목의 문헌(pp.387∼395)(이하에서는 "Baliga"로 지칭함)에서 논의되어 있다. 이러한 장치가 유도성 부하(inductive load)에 접속되어 있을 때, 턴-온(turn-on) 시의 전형적인 파형을 본 명세서의 도 1(a) 내지 도 1(c)에 개략적으로 도시하였다. 도 1(a)는 게이트-소스 전압(Vgs)을 나타내고, 도 1(b)는 드레인-소스 전류(Ids)를 나타내고, 도 1(c)는 드레인-소스 전압(Vds)을 나타낸다.
도 1(a) 내지 도 1(c)에 3개의 연속적인 시간 구간, 즉 t1, t2 및 t3이 도시되어 있다. 구간(t2, t3) 동안에 상당한 비율의 전력 소모가 발생되는 것을 확인할 수 있다. t2에서는, Vds가 그 최대 한계값이 되고 Ids가 증가되는 반면, t3에서는, Ids가 비교적 높게 되고 Vds는 그 최대값으로부터 감소된다. 턴-오프(turn-off) 도중에는 역의 형태를 갖는 유사한 파형이 생성된다. Baliga에서 파워 MOSFET 장치의 게이트-드레인 캐패시턴스를 감소시키면 구간(t3)의 길이가 감소되고, 그에 따라 턴-온 시의 전력 손실량 및 턴-오프 시의 전력 손실량이 감소된다. 본 발명은 이러한 결과를 달성하고자 하는 것이다.
또한, 본 발명은 트렌치-게이트 전계 효과 트랜지스터에 관한 것으로, 이 트랜지스터에서는 필드 플레이트(field plate)가 게이트 전극 아래의 트렌치 내에 제공되고 게이트 전극에 접속되어 있다. 이러한 형태의 장치는 예를 들면 국제 출원 제 WO-A-01/08226 호(당사 관리 번호 제 PHN17572 호) 및 미국 특허 제 US-A-5637898 호에 개시되어 있다. 이 두 문서의 전체 내용은 본 명세서에서 참조 문서로 인용되어 있다. 이 문서에서 도시된 구성에서는, 게이트 전극과 반도체 몸체의 사이에서보다 필드 플레이트와 장치의 반도체 몸체 사이에 더 두꺼운 유전체 재료층을 마련한다. 이는 산화물 브레이크다운을 발생시킬 수 있는 트렌치의 하단 모서리에서의 전계 집중을 회피함으로써 트랜지스터의 전압 차단 성능을 향상시킨다.
또한 본 발명은 예를 들면, 미국 특허 제 US-A-5612567 호에 개시된 바와 같이 트렌치형 전극을 갖는 쇼트키 정류기에 관련된다. 이 문서의 전체 내용은 본 명세서에서 참조 문서로서 인용되어 있다. 그 문서에서 개시된 바와 같이, 두꺼운 유전층을 트렌치형 양전극(trenched anode electrode)의 측면 및 아래에 제공하여 전극 주위의 전계 집중을 방지하고, 장치의 브레이크다운 전압을 증가시키는 것이 바람직하다.
본 발명은 트렌치(trench) 내에 절연된 트렌치 전극을 포함하는 반도체 장치 및 그 제조 방법에 관한 것으로서, 예를 들면, 본 발명은 트렌치-게이트 전계 효과 파워 트랜지스터(trench-gate field effect power transistors) 및 트렌치형 쇼트키 다이오드(trenched Schottky diodes)에 관련된다.
도 1(a) 내지 도 1(c)는 파워 MOSFET의 턴-온 시에 나타나는 전형적인 파형을 도시하는 도면,
도 2 내지 도 7은 본 발명에 따른 예시적인 방법에 의한 트렌치-게이트 파워 트랜지스터의 제조에 있어서 연속적인 단계에 있는 반도체 몸체의 트랜지스터 셀 영역에 대한 단면도,
도 8은 본 발명에 따른 다른 예시적인 방법에 의한 트렌치-게이트 파워 트랜지스터의 제조에 있어서 중간 단계에 있는 반도체 몸체의 트랜지스터 셀 영역에 대한 단면도,
도 9 및 도 10은 본 발명에 따른 또 다른 방법에 의한 트렌치형 반도체 장치의 제조에 있어서 중간 단계에 있는 반도체 몸체의 장치 셀 영역에 대한 단면도,
도 11은 본 발명의 다른 실시예에 따른 쇼트키 정류기의 반도체 몸체에서 장치 셀 영역에 대한 단면도,
도 12는 브레이크다운 전압과 공동 두께 사이의 관계를 나타내는 그래프.
본 발명의 목적은 조밀한 방식으로 장치의 트렌치 전극과 몸체 사이에서 원하는 유전체 커플링(dielectric coupling)을 달성하는 향상된 반도체 장치를 제공하는 것이다.
본 발명은 장치의 반도체 몸체 부분 내에서 연장되는 트렌치 내에 절연된 트렌치 전극을 포함하는 반도체 장치를 제공하는데, 트렌치 전극은 트렌치의 측벽에서 절연층에 의해 몸체 부분에 대해 유전체 커플링을 형성하고, 트렌치 전극의 하단과 트렌치의 하단 사이에는 공동(cavity)이 존재하여 트렌치 전극과 트렌치 하단의 몸체 부분 사이의 유전체 커플링을 감소시킨다.
그러므로, 트렌치 전극과 반도체 몸체 사이에 적어도 유전체 커플링의 부분을 공동의 크기만큼 제공한다. 공동은 트렌치 전극의 하단 부분의 측면을 따라서연장될 수 있고, 적어도 상기 절연층의 부분을 더 제공할 수 있다.
전형적으로, 몸체 부분 내에서 공동에 의해서 정의된 공간은 소정의 가스상의 내용물을 가질 것이다. 공동은 그 내용물의 유전 상수가 실질적으로 전형적인 절연 재료(실리콘 이산화물 등)보다 더 낮도록 사전 결정된 압력에서 사전 결정된 가스로 충진될 수 있다. 일반적으로, 공동에 걸친 유전체 커플링은 공동의 정확한 가스상의 내용물보다는 공동 두께에 더 의존할 것이다. 대부분의 흔히 이용가능한 가스의 유전 상수는 거의 1에 가깝기 때문에, 가스상의 공동은 자유 공간의 유전 상수에 거의 근접한 유전율을 가질 것이다. 대기압에서, 산소, 질소, 이산화탄소 및 공기 등과 같은 통상적인 가스에 대한 유전 상수는 1.001보다 작다. 비교하자면, 실리콘 이산화물의 유전 상수는 (형성 방법에 따라서) 대략 3.9 내지 4.9의 범위인 한편, 실리콘 질화물의 유전 상수는 대략 6 내지 9의 범위이다.
공동 내의 가스압은 실질적으로 대기압 이하이고, 그 내용물은 거의 진공에 가까울 수 있다. 공동의 내용물이 나타내는 비교적 낮은 유전 상수에 기인하여, 트렌치 전극과 반도체 몸체의 인접한 부분 사이의 커플링 레벨의 감소가 비교적 조밀한 방식으로 달성될 수 있게 한다. 그러므로 고체 물질의 영역을 더 넓게 하는 것보다 공동을 이용하여 실질적으로 동등한 유전 특성을 제공함으로써 장치를 보다 조밀하게 할 수 있다.
트렌치의 하단 부분, 트렌치의 측벽 및 트렌치 전극 중 적어도 하나는 공동의 적어도 부분을 정의할 수 있다. 트렌치 벽(또한 추가적으로 트렌치 전극에 걸쳐 연장될 수 있음)에 걸쳐 공동의 벽 부분을 형성하는 패시베이션층(passivationlayer)을 제공하는 것이 바람직하다. 이 층은 예를 들면 실리콘 이산화물로 형성될 수 있다.
본 발명은 트렌치 내에 절연된 트렌치 전극을 포함하는 반도체 장치의 형성 방법을 더 제공하는데, 트렌치는 장치의 반도체 몸체 부분을 통해 연장되고, 트렌치 전극은 트렌치의 측벽에서 절연층에 의해 몸체 부분에 대해 유전체 커플링을 형성하며, 상기 방법은 (a) 몸체 부분 내에 트렌치를 에칭하는 단계와, (b) 트렌치의 하단 위에 충진물 재료층을 제공하는 단계와, (c) 트렌치 전극 재료를 통과하여 아래에 있는 충진물 재료까지 정의된 경로로 트렌치 내에 트렌치 전극 재료를 제공하는 단계와, (d) 트렌치 전극 재료와 트렌치의 하단 사이에 있는 충진물 재료를 제거하기 위해 에칭하는 단계와, (e) 트렌치 전극 재료를 통과하는 경로를 막아서 트렌치 전극 재료와 트렌치의 하단 사이의 공동을 남겨놓는 단계를 포함한다. 공동을 이용하면, 동일한 두께의 종래 기술의 유전체를 갖는 동등한 구조물에 비해서 트렌치 전극과 트렌치의 하단에 있는 몸체 부분 사이의 유전체 커플링이 감소된다.
트렌치의 대향하는 측벽 위에 트렌치 전극 재료의 스페이서를 형성함으로써 단계 (c)에서 트렌치 전극 재료를 통과하는 경로를 용이하게 형성할 수 있다. 트렌치 전극 재료를 산화하여 그 위에 산화물을 성장시켜 결국 경로의 길이만큼 도달하게 함으로써 단계 (c)에서 경로를 막는 것이 바람직하다. 바람직한 실시예에서는, 다음에 트렌치를 추가적인 트렌치 전극 재료로 충진한다.
충진물 재료는 트렌치 전극 절연층과 동일한 재료일 수 있다. 이와 다르게, 충진물 재료와 트렌치 전극 절연층의 재료를 상이하게 하여, 트렌치 전극 절연층에대해서 선택적으로 에칭할 수 있다.
본 발명에 따른 여러 추가적인 바람직한 피쳐는 아래에 설명되어 있고, 종속항에서 제시될 것이다.
다음으로 예시의 방법으로 또한 첨부된 개략적인 도면을 참조하여 본 발명의 실시예를 설명할 것이다.
도면은 개략적인 것으로, 실제 축적대로 도시된 것이 아님을 유의해야 한다. 이 도면 내의 부분들에 대한 상대적인 치수 및 비율은 도면의 명료성 및 용이성을 위해서 그 크기가 과장되거나 축소되었다. 일반적으로 수정되고 상이한 실시예들 내에서 대응되거나 동일한 피쳐를 가리키기 위해서 동일한 참조 번호를 사용하였다.
도 7은 제조에서 거의 완료에 가까운 단계에 있는 본 발명의 전력용 반도체 장치에 대한 예시적인 실시예에서 트랜지스터 셀 영역에 대한 단면도를 나타낸다. 이 장치는 트렌치 게이트(11) 형태의 트렌치 전극을 구비한다. 제각기 제 1 도전 타입(이 예에서는 n형임)의 소스 영역(13) 및 드레인 영역(14, 14a)은 반대되는 제 2 도전 타입(즉, 이 예에서는 p형임)의 채널 수용 몸체 영역(15)에 의해 분리되어 있다. 드레인 영역은 드레인 컨택트 영역(14a)에 인접한 약하게 도핑된 드리프트 영역(14)을 포함한다. 드리프트 영역은, 예를 들면, 높은 전도도를 갖는 기판 컨택트 영역(14a) 위에 증착된 고저항의 에피택셜 층으로 이루어진다.
장치의 반도체 몸체(10)(전형적으로는 단결정 실리콘으로 이루어짐)로 연장되는 트렌치(20) 내에 존재하는 게이트(11)는 영역(13, 15)을 통과하여 드리프트 영역(14)의 아래 부분까지 연장되는데, 적어도 그 일부는 드레인 컨택트 영역(14a)을 향한다. 실리콘 이산화물로 이루어진 얇은 층(17)은 반도체 몸체(10)의 인접한 부분으로부터 게이트(11)를 절연시킨다. 온 상태에 있는 장치 내의 게이트(11)에전압 신호를 인가하는 것에 의해, 알려진 방식으로 영역(15) 내에 도전 채널(12)을 유도하고 소스 영역(13)과 드레인 영역(14, 14a) 사이의 이 도전 채널(12) 내의 전류 흐름을 제어할 수 있다.
완성된 장치에서, 게이트(11) 위에 산화물 캡(oxide cap)을 제공한다. 소스 영역(13)은 반도체 몸체(10)의 상부 주요 표면(10a)에서 소스 전극(이 전극은 산화물 캡 위에 위치됨)과 접속되어 있다. 드레인 컨택트 영역(14a)은 장치 몸체의 하부 주요 표면(10b)에서 드레인 전극과 접속되어 있다. 추가적인 소자는 도 7에 도시하지 않았으며, 이들은 알려진 방식으로 제조될 수 있다.
도 7에 도시된 바와 같이, 공동은 몸체 부분(14) 내에 포함되어 게이트(11)의 하단(25)과 트렌치(20)의 하단 사이에 공간 또는 공극(void)을 제공한다. 공동(23)은 트렌치(20)의 하단(27)과 측벽(31)에 걸쳐 연장되는 실리콘 이산화물(17)로 된 얇은 패시베이션 층 및 게이트(11)의 하단(25) 위의 실리콘 이산화물(17a)로 된 얇은 패시베이션 층에 의해 정의된다(즉, 그 벽이 형성됨).
도시된 실시예에서, 트렌치(20)는 드레인 드리프트 영역(14)을 거쳐 드레인 컨택트 영역(14a)으로 연장되고, 공동(23)은 실질적으로 게이트(11)로부터 드레인 컨택트 영역으로 연장된다. 공동은 트렌치 전극의 하단으로부터 드레인 컨택트 영역까지 적어도 절반은 연장되는 것이 바람직하고, 2/3 또는 그 이상 연장되는 것이 더욱 바람직하다.
공동은 비교적 낮은 유전 상수(즉, 1에 근접함)로 임의의 영역을 정의하고, 그에 따라 트렌치-게이트 장치의 게이트-드레인 캐패시턴스를 감소시킨다. 이는도 1(c)에 도시된 주기(t3)의 초기 동안에 Vds값의 더 급격한 감소를 초래하고, 그에 따라 장치의 턴-온 도중에 전력 손실을 감소시킨다. 반대의 상황인 장치의 턴-오프에 있어서도 유사하게 적용될 수 있다는 것을 인식할 수 있을 것이다. 공동이 장치의 게이트-드레인 캐패시턴스를 감소시키는 것에 따라서, Vds가 보다 빠르게 증가되어 턴-오프 시에 전력 손실이 더 작아진다.
공동은 트렌치(20)의 폭의 범위 내로 수평적으로 제한되어 있으므로, 게이트 트렌치 사이의 장치의 주요 영역 위에 있는 드레인 드리프트 영역의 주요 부분이 변경되지 않기 때문에, 장치의 온 정상 상태 및 오프 정상 상태에 크게 영향을 주지 않는다.
이러한 수직 이산 장치 구조물의 대체물로서, 본 발명에 따른 집적된 장치를 이용할 수 있다. 이 경우에, 영역(14a)은 장치 기판과 약하게 도핑된 에피택셜 드레인 영역(14) 사이의 도핑된 매립형 층일 수 있다. 이 매립형 층영역(14a)은 표면(10a)에서부터 매립형 층의 깊이까지 연장되는 도핑된 주변 컨택트 영역을 거쳐 전면 주요 표면(10a)에 있는 전극에 의해 접속될 수 있다.
본 명세서에서 설명된 구성 및 방법은 기존의 알려진 셀 형상과는 매우 상이하게 이용될 수 있기 때문에, 도면 내에서 셀 배치 형상의 평면도를 도시하지 않았다. 그러므로, 예를 들면 셀은 사각형 형상을 가지거나 밀집형 6각형 형상 또는 연장된 스트라이프형 형상을 가질 수 있다. 각각의 경우에, 트렌치(20)(게이트(11)와 함께)는 각 셀의 경계 주위에서 연장된다. 도 7은 오직 수 개의 셀만을 도시하였으나, 전형적으로, 이 장치는 수천개의 이러한 병렬 셀을포함한다. 장치의 활성 셀 영역은 여러 알려진 주변 단말 구조(도시하지 않음)에 의해 몸체(10)의 주변 둘레로 제한될 수 있다. 이러한 방식은 일반적으로 트랜지스터 셀 제조 단계 이전에 몸체 표면(10a)의 주변 영역에 두꺼운 필드 산화물층을 형성하는 단계를 포함한다. 또한, 활성 셀 영역과 주변 단말 구조물 사이의 몸체(10) 영역 내에서 여러 알려진 회로(게이트 제어 회로 등)를 이 장치와 집적시킬 수 있다. 전형적으로 트랜지스터 셀에서 이용되는 것과 동일한 마스킹 단계 및 도핑 단계를 이용하여 회로의 영역 내에서 그 자신의 배치를 갖는 회로 소자를 제조할 수 있다.
도 7에 도시된 구성이 되게 하는 공정 단계는 도 2 내지 도 6을 참조하여 이하에 설명될 것이다.
도 2에 도시된 트랜지스터 셀의 소자는 알려진 공정을 이용하여 형성될 수 있으므로, 본 명세서에서는 더 상세하게 설명하지 않는다. 이 예에서, 실리콘 이산화물 또는 다른 적합한 절연체로 된 얇은 층(16)은 반도체 몸체(10)의 상부 주요 표면(10a) 위에 위치된다. 마스크(51)를 층(16) 위에 제공하며, 포토리소그래피 및 에칭을 이용하는 표준적인 방법을 가지고, 포토레지스트 또는 실리콘 질화물로 마스크(51)를 형성할 수 있다. 얇은 산화물층(16)을 제공하여 반도체 몸체(10) 및 마스크 사이의 기계적 응력을 감소시킬 수 있다. 마스크는 윈도우(51a)를 정의한다. 영역(13b)은 주입되고 확산된 도너 이온(donor ions)을 포함하는데, 이 영역은 소스 영역을 정의한다. 영역(13b)은 각 윈도우(51a)의 마스킹 에지(masking edge)(51b)를 초과하여 거리(d)만큼 마스크(51) 아래에서 수평 방향으로 연장된다.이 확산된 영역(13b)은 6각형 형상의 셀인 경우에 6각형 격자 패턴을 형성한다. 전형적인 예에서, 수평 거리(d)는 0.1㎛ 내지 0.5㎛이다. 전형적으로, 약하게 도핑된 드레인 드리프트 영역(14)은 제 1 도전 타입의 에피택셜 층으로서 성장될 수 있다.
다음에 마스크(51)의 윈도우(51a)에서 에칭 처리를 수행한다. 얇은 산화물 층(참조 부호 16 등)이 존재할 때, 이 산화물층은 윈도우(51a)에서 가장 먼저 에칭으로 제거된다. 다음에 실리콘 질화물 마스크(51)를 에천트 마스크(etchant mask)로 이용하는 알려진 방식으로 실리콘 에칭 처리를 수행하여, 도 3에 도시된 바와 같이 윈도우(51a)에서 실리콘 몸체(10) 내부로 트렌치(20)를 에칭한다. 6각형 형상의 장치를 제조할 경우 트렌치(20)의 배치 패턴은 6각형 격자이다. 트렌치(20)에 인접한 확산 영역(13b)의 나머지 부분은 트랜지스터 셀의 소스 영역(13)을 형성한다. 소스 영역(13)의 수평 거리(d')는 트렌치 에칭이 에지(51b)를 초과하여 마스크(51)아래에서 연장되는 정도에 의해서 결정된다. 이는 적어도 트렌치(20)의 깊이의 대부분에 대해 이방성 플라즈마 에칭을 이용함으로써 용이하게 제어할 수 있다. 그러나, 트렌치(20)의 하단 모서리를 둥글게 하기 위해서 마지막에 약간의 등방성 에칭을 이용하는 것이 유리할 수 있다. 에칭된 트렌치(20)의 폭(y)은 예를 들면, 0.1㎛ 내지 2.0㎛의 범위일 수 있다. 그 다음에 마스크(51)를 에칭으로 제거한다.
도면에서 설명된 예시적인 공정 이외의 장치 제조 공정에서는, 초기 단계, 예를 들면 소스 영역 및 채널 내장 영역의 주입 단계 이전의 단계에서 트렌치를 에칭하는 것이 유리할 수 있다.
도시된 실시예에서, 트렌치를 에칭한 후에, 비교적 두꺼운 실리콘 이산화물층(18)(전형적으로는 트렌치 폭이 2㎛인 경우 100㎚ 내지 400㎚임)을 반도체 몸체(10) 위에 성장시키거나 균일하게 증착시킨다. 도시된 공정에서는, 층(18)을 증착하기 전에 실리콘 이산화물층(16)의 잔류물을 제거하지만, 층(16, 18)을 동일한 재료로 형성하는 경우에는, 후속 공정 단계에서 함께 제거될 것이므로 이 단계는 필수적이지 않다. 다결정 실리콘의 층(22)(이하에서는 "poly-Si"로 지칭함)은 층(18) 위에 컨투어 증착(contour deposition)된다.
poly-Si층(22)을 이방성으로 에치백하여 트렌치(20)의 서로 대향하는 측벽(32) 중 제각기 하나의 측벽 위에서 또한 측벽을 따라서 각각 연장되는 한 쌍의 스페이서(30)를 형성한다. 도 4에 도시된 바와 같이 아래에 놓인 실리콘 이산화물층(18) 사이에서 연장되는 스페이서에 의해 경로(26)를 정의한다.
다음에 예를 들어 습식 화학 에칭 등을 이용하여 실리콘 이산화물층(18)에서 등방성으로 재료를 에칭하여 제거한다. 경로(26)가 존재하기 때문에, 에천트는 트렌치 하단(27)의 위에 놓인 실리콘 이산화물 재료에 직접적으로 도달한다. 그러므로 에천트는 동시에 스페이서의 상부 및 하단에 있는 스페이서(30)와 인접한 반도체 몸체 영역 사이의 실리콘 이산화물 재료를 제거한다. 실리콘 이산화물 재료층(18)이 완전히 제거되기 전에 이 에칭 공정을 중지하여, 스페이서(30)가 트렌치(20)의 제각기의 측벽(32)에 접속되게 하고 실리콘 이산화물 재료로 된 브리지(34)에 의해 지지되게 한다(도 5 참조).
다음으로 산화 단계를 수행한다. poly-Si 스페이서(30)의 노출된 표면으로부터 성장된 결과적인 실리콘 이산화물은 경로(26)를 막아서 트렌치(20)의 하단(27)에 인접한 공동(23)을 형성한다. 또한 도 6에 도시된 바와 같이 반도체 몸체(10)의 상부 주요 표면(10a), 트렌치 측벽(32)의 노출된 부분 및 트렌치 하단(27) 위에 실리콘 이산화물층(17)을 형성한다.
poly-Si 스페이서를 산화시키는 것 대신에, 예를 들면 실리콘 이산화물 또는 실리콘 질화물 등과 같은 재료층을 균일하게 증착함으로써 경로(26)를 막을 수 있다.
다음에 트렌치의 나머지 부분을 poly-Si로 충진하여 도 7에 도시된 바와 같이 게이트(11)를 형성한다. 스페이서가 poly-Si의 벌크에 전기적으로 접속되도록, 트렌치를 충진하기 전에 이방성 에칭으로 스페이서(30)의 상단에 위치되는 실리콘 이산화물을 제거하여 전극의 깊이를 증가시킨다. 이방성 에칭을 수행하기 전에 에칭 도중에 브리지(34)를 보호하기 위해 스페이서(30)와 트렌치 측벽(32) 사이에 추가적인 스페이서(도시하지 않음)를 형성하는 것이 유리할 것이다.
본 발명의 범주 내에서 여러 변경 및 수정이 가능하다는 것은 명확할 것이다. 예를 들면, 도 2 내지 도 7을 참조하여 설명된 공정에서, 게이트 절연층(17)과 동일한 조성을 갖는 재료를 게이트 전극의 최종 위치 아래에서 에칭하여 제거함으로써 밀봉된 공간을 제공하여 공동(23)을 형성한다. 도 8에는 이와 다른 접근 방법이 도시되어 있는데, 여기에서는 게이트 절연층과 상이한 조성을 갖는 재료를 충진물 재료로서 사용하고 에칭하여 제거한다.
도 8에 도시된 구성을 이루기 위해서, 반도체 몸체 내부로 트렌치(20)가 에칭되는 단계까지 위에 설명된 것과 동일한 공정을 수행할 수 있다. 다음에 얇은 게이트 절연층(17)을 몸체의 상부 표면 위에 균일하게 증착시키고, 트렌치를 충진물 재료(35)로 부분적으로 충진한다. 충진물 재료는 게이트 절연층 및 게이트 전극 재료에 대해서 선택적으로 에칭될 수 있어야 한다. 예를 들면, 게이트 절연층이 실리콘 이산화물로 형성되고, 게이트 전극 재료가 poly-Si인 경우에 충진물 재료는 실리콘 질화물이 적합할 것이다. 다음에 앞서 설명된 바와 같이 게이트 전극 재료로 이루어진 스페이서(30)를 정의하여 충진물 재료가 에칭으로 제거되는 경로(26)를 정의함으로써 게이트 전극 재료 아래에 공간을 형성한다. 후속의 공정 단계는 위의 도 6 및 도 7과 관련하여 설명된 단계에 대응될 수 있다. 선택적으로 에칭 가능한 충진물 재료(35)를 제공하기 위해서는 추가적인 증착 단계가 필요하지만, 도 5에 도시된 엔드포인트(endpoint)(브리지(34)의 원하는 폭을 얻기 위해서 더 정확한 제어를 필요로 함)에 비해서 에칭 공정에 있어서 보다 정확하게 정의된 엔드포인트를 제공한다.
다음으로 도 9 및 도 10을 참조하여 도 2 내지 도 7의 공정에 대한 다른 변경에 대해 설명할 것이다. 도 9에 도시된 단계에 도달한 초기 공정 단계는, 두꺼운 층(18) 대신에 비교적 얇은 게이트 절연층(17)(전형적으로 대략 40㎚의 두께를 가짐)이 성장되거나 증착된다는 것을 제외하고는 도 2 내지 도 4에 도시된 것과 유사하다. 또한, 트렌치 에칭 마스크(51)는 스페이서(30')의 형성 단계 동안에 유지되고, 스페이서를 형성하는 데 이용되는 에칭을 적절히 제어함으로써, 스페이서가마스크(51) 및 층(17) 사이의 인터페이스를 넘어 마스킹 에지(51b)를 따라서 수직하게 연장되게 한다. 앞서 설명된 바와 같이, 스페이서(30')는 게이트 전극 재료와 트렌치(20)의 하단(27)사이에서부터 게이트 절연 재료를 에칭하여 제거할 수 있는 경로(26)를 정의한다. 게이트 부분 아래에 필드 플레이트를 제공하기 위해 트렌치 전극(11)이 드리프트 영역(14)의 깊이 방향(즉, 트렌치(20)의 깊이 방향)으로 연장되는 애플리케이션에서, 게이트 전극 재료와 트렌치(20)의 측벽(32) 사이에서부터 게이트 절연 재료를 제거할 때까지 에칭 공정을 계속 수행하여, 트렌치 전극(11)의 하부 부분의 옆면을 따라 공동(23)이 연장되게 하는 것이 유리할 수 있다. (도 10에 도시된 바와 같이) 채널 내장 영역(15)의 하부 경계의 길이까지 수직하게 재료를 에칭해서 제거할 수 있지만, 게이트 전극에 의한 채널의 변조(modulation)가 열화되는 것을 피하기 위해서는 그 길이를 초과하지 않는 것이 바람직하다. 에칭 차단층(etch stop layer)(도시하지 않음)(예를 들어, 게이트 전극 재료가 실리콘 이산화물인 경우에 실리콘 질화물로 형성될 수 있음)을 게이트 전극 재료 내에 포함하여 이 에칭 공정을 위한 잘 정의된 엔드포인트를 제공할 수 있다.
다음에 도 2 내지 도 7의 공정과 유사한 방식으로, 스페이서(30')을 산화하여 산화물 "플러그(plug)"(37)를 형성함으로써 경로(26)를 충진할 수 있다. 도 10에 도시된 바와 같이, 스페이서(30')의 상부로부터 산화물을 제거한 후에, 다른 게이트 전극 재료로 트렌치를 중진함으로써 게이트 전극을 완성한다.
상술된 공정의 변경 공정에서, 트렌치 전극의 완성 공정 도중에 트렌치 전극재료를 가지고 스페이서(30, 30') 사이에서 정의된 경로를 막을 수 있다. 이 접근 방법으로, (산화 또는 증착에 의해서) 스페이서 위에 층을 성장시키는 단계를 생략할 수 있다. 그러나, 일반적으로 트렌치 하단 및 측벽 위에 패시베이션층을 제공하여 장치의 전류 경로 내의 드리프트 영역(14)의 실리콘 표면 상태를 패시베이션하는 것이 바람직할 것이다. 또한, 게이트 전극의 하단 위에 절연층을 포함하면, 게이트-드레인의 단락이 발생되지 않도록 보장할 것이다.
앞서 설명된 특정한 예시는 n채널 장치로서, 여기에서 영역(13, 14, 14a)은 n형 도전체이고, 영역(15)은 p형 도전체이며, 게이트(11)에 의해서 영역(15) 내에 전자 반전 채널(electron inversion channel)(12)이 유도된다. 반대되는 도전 타입의 도펀트(dopants)를 이용함으로써, 본 발명에 따른 방법으로 p채널 장치를 제조할 수 있다. 이 경우에, 영역(13, 14, 14a)은 p형 도전체이고, 영역(15)은 n형 도전체이며, 게이트(11)에 의해서 영역(15) 내에 정공 반전 채널(hole inversion channel)(12)이 유도된다.
도 9 및 도 10과 관련하여 설명된 수정된 공정은 트렌치형 전극을 구비하는 쇼트키 정류기 구성에 적용될 수 있다는 것을 인식할 수 있을 것이다. 이 속성을 갖는 알려진 정류기는 앞서 언급된 미국 특허 제 US-A-5612567 호에 설명되어 있다. 본 발명에 따른 정류기에 대한 실시예의 장치 셀 영역은 도 11에 도시되어 있다. 이 구조물 내에서, poly-Si로 이루어진 트렌치 전극(11)은 장치의 반도체 몸체(10)의 드리프트 영역(61) 내에 형성된 트렌치(20) 내부로 연장된다. 드리프트 영역은 더 강하게 도핑된 음극 영역(63) 위에 위치된다. 음전극(cathodeelectrode)(65)은 반도체 몸체의 주요 하단 표면(10b)에 있는 음극 영역과 접촉된 상태로 제공된다. 양전극(anode electrode)(67)은 드리프트 영역(61)과 함께 쇼트키 장벽을 형성하는 금속 및/또는 금속 실리사이드를 포함하고, 주요 전면(10a)에서 이 영역과 접촉된다. 양전극(67)은 트렌치 전극(11)에 전기적으로 접속되어 있다. 게이트 절연체(17)의 얇은 층은 게이트 전극의 상부에 인접하게 존재한다. 이 층의 수직 길이를 최소화하는 것이 바람직하다. 예를 들면, 양전극(67)을 형성하기 전에 이 층의 최상부를 에칭으로 제거할 수 있다. (ⅰ) 트렌치 전극(11)의 하단과 적어도 하부 부분 및 (ⅱ) 드리프트 영역(61)의 인접한 부분 사이에서 공동(23)을 정의한다.
본 발명에 따르면, 전형적으로 트렌치-게이트 전계 효과 트랜지스터의 필드 플레이트 또는 쇼트키 정류기의 트렌치형 전극 주위에 제공된 산화물로 된 두꺼운 층을, 유사한 유전체 커플링 특성을 갖지만 더 낮은 유전 상수를 갖는 비교적 좁은 공동으로 대체할 수 있다. 이는 더 좁은 트렌치를 형성하게 하여, 장치 내의 셀 밀도가 더 높아지게 하고, 그에 따라 온-비저항(specific on-resistance)이 더 낮아지게 한다. 도 11의 쇼트키 정류기는 전형적으로 이산 정류기 장치이다. 그러나, 본 발명에 따른 쇼트키 정류기는 영역(61)을 영역(14)의 부분으로 하고, 영역(63)을 영역(14a)의 부분으로 하며, 전극(67)을 소스 전극의 부분으로 하여, 본 발명에 따른 MOSFET과 동일한 장치 몸체 내에 집적될 수 있다.
도 12는 이상적인 진공 상태를 봉입하고 있는 공동의 공동 두께(tvac)의 함수로서 시뮬레이션된 드레인 및 소스 사이의 브레이크다운 전압(BVds)의 관계를 도시하는 그래프이다. 그래프는 트렌치 전극에 인접한 드리프트 영역에 대한 2개의 서로 다른 도핑 프로파일을 나타낸다. 4각형의 기호는 선형 구배를 갖는 도핑 프로파일에 대응되는 한편, 원형의 기호는 균일한 도핑 프로파일에 대응된다. 앞서 언급된 미국 특허 제 US-A-5612567 호 및 제 US-A-5637898 호에 설명된 바와 같이, 선형 구배를 갖는 도핑 프로파일은 트렌치형 전극을 포함하는 장치의 전압 차단 성능을 증가시킬 수 있다. 50㎚의 두께를 갖는 공동은, 균일한 프로파일을 갖는 경우에 약 50V의 브레이크다운 전압을 제공하고, 선형 프로파일을 갖는 경우에 약 60V의 브레이크다운 전압을 제공한다. 이는 대략 200㎚ 두께의 실리콘 이산화물층에 필적한다. 그러므로, 트렌치형 필드 플레이트 주위의 이러한 산화물 층을 동등한 브레이크다운 특성을 갖는 공동으로 대체함으로써 트렌치의 폭을 대략 0.3㎛까지 감소시킬 수 있다.
앞서 설명된 방법의 다른 변경에서, 증착 조건을 적절하게 제어함으로써 트렌치 전극 재료의 증착으로 공동(23)을 정의하여 트렌치 전극(11)과 트렌치(20)의 하단(27) 사이에 하나 이상의 공동을 형성할 수 있다. 예를 들면, 비교적 좁고 깊은 트렌치 내에서, 트렌치 전극 재료가 트렌치의 하부 부분에 균일하지 않게 증착됨으로써 하나 이상의 공동을 발생시킬 수 있다.
트렌치 전극 재료로 된 스페이서들간의 경로를 스페이서를 산화시켜서 막는 앞서 설명된 실시예에서, 산화에 사용되는 가스(예를 들면, 산소 또는 증기 등)가공동 내에 포함될 수도 있다는 것을 인식할 것이다. 따라서, 사용된 산화 가스는 그 유전 특성에 따라서 선택될 것이다. 이와 유사하게, 공동을 형성하는 데 이용되는 다른 공정에서, 공동 내의 내용물의 원하는 특성을 고려하여 공동이 형성될 때 그 내부에 존재하는 기체를 선택할 수 있을 것이다.
본 발명에 따른 장치에 실리콘 이외의 반도체 재료, 예를 들면 실리콘 탄화물 등의 재료를 이용할 수 있다.
본 발명은 위에서 특정하게 언급된 장치에 추가하여, 바이폴라 트랜지스터(bipolar transistors), VDMOS 및 횡형 트렌치-게이트 MOSFET(lateral trench-gate MOSFETs) 등과 같이 트렌치 내에 절연된 트렌치 전극을 포함하는 장치의 범위 내에 있는 장치에 적용 가능하다는 것을 인식할 것이다.
당업자라면 본 명세서를 판독함으로써 본 발명에 대한 변경 및 수정이 명확히 이해할 것이다. 이러한 변경 및 수정은 종래 기술에서 이미 알려지고, 본 명세서에서 이미 설명된 피쳐를 대신하거나 추가하여 사용될 수 있는 본 발명의 피쳐와 동등하거나 상이한 피쳐를 포함할 수 있다.
이 애플리케이션에서 청구항은 피쳐의 특정한 조합으로 형성되었으나, 임의의 청구항에서 청구된 본 발명에 관계되는지 여부에 관계없이 또한 본 발명에서와 동일한 기술적 문제점의 일부 또는 전부를 완화시키는지 여부에 관계없이, 본 발명의 범주 및 개시 내용은 또한 임의의 새로운 피쳐 또는 명확하거나 함축적으로 본 명세서에 개시되었거나 임의로 일반화된 피쳐의 임의의 새로운 조합을 포함할 수 있다는 것을 이해해야 한다.
본 출원인은 본 특허 출원 또는 그로부터 도출된 임의의 추가적인 특허 출원을 실행하는 도중에 이러한 피쳐 및/또는 이러한 피쳐의 조합으로 새로운 청구항을 형성할 수 있다는 것을 언급하고자 한다.

Claims (13)

  1. 트렌치(trench) 내에 절연된 트렌치 전극을 포함하는 반도체 장치로서,
    상기 트렌치는 상기 장치의 반도체 몸체 부분 내에서 연장되고,
    상기 트렌치 전극은 상기 트렌치의 측벽에서 절연층에 의해서 상기 몸체 부분에 대해 유전체 커플링(dielectrical coupling)을 형성하며,
    상기 트렌치 전극의 하단과 상기 트렌치의 하단사이에 공동(cavity)이 존재하여 상기 트렌치의 하단에서 상기 트렌치 전극과 상기 몸체 부분사이의 상기 유전체 커플링을 감소시키는
    반도체 장치.
  2. 제 1 항에 있어서,
    상기 트렌치 벽 및 상기 트렌치 전극의 하단 중 적어도 하나의 위에 위치된 패시베이션층(passivation layer)이 상기 공동의 벽의 적어도 부분을 형성하는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 공동은 상기 트렌치 전극의 하부의 측면을 따라서 연장되는 반도체 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 장치는 제 1 도전 타입을 갖는 소스 영역 및 드레인 영역을 포함하고, 그 사이에 반대되는 제 2 도전 타입을 갖는 채널 내장 영역(channel-accommodating region)을 구비하며, 상기 트렌치 전극은 게이트를 형성하고, 상기 소스 영역으로부터 상기 채널 내장 영역을 통해 상기 드레인 영역까지 연장되는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 드레인 영역은 드레인 드리프트 영역(drain drift region) 및 드레인 컨택트 영역(drain contact region)을 포함하고, 상기 드레인 드리프트 영역은 상기 채널 내장 영역과 상기 드레인 컨택트 영역 사이에 위치되고, 상기 드레인 드리프트 영역은 상기 드레인 컨택트 영역보다 더 약하게 도핑되고, 상기 트렌치 전극과 상기 드레인 컨택트 영역사이에 상기 공동의 적어도 일부분이 존재하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 공동은 실질적으로 상기 트렌치 전극으로부터 상기 드레인 드리프트 영역을 거쳐 상기 드레인 컨택트 영역까지 연장되는 반도체 장치.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 몸체 부분은 쇼트키 전극(Schottky electrode)에 의해 접속되는 드리프트 영역이고, 상기 쇼트키 전극은 상기 드리프트 영역과 함께 쇼트키 장벽(Schottky barrier)을 형성하는 반도체 장치.
  8. 트렌치 내에 절연된 트렌치 전극을 포함하는 반도체 장치의 형성 방법으로서,
    상기 트렌치는 상기 장치의 반도체 몸체 부분을 통해 연장되고,
    상기 트렌치 전극은 상기 트렌치의 측벽에서 절연층에 의해 상기 몸체 부분과 유전체 커플링을 형성하며,
    상기 방법은
    (a) 상기 몸체 부분 내에 상기 트렌치를 에칭하는 단계와,
    (b) 상기 트렌치의 하단 위에 충진물 재료(filler material)의 층을 제공하는 단계와,
    (c) 트렌치 전극 재료를 통과하여 아래에 있는 상기 충진물 재료까지 정의된경로로 상기 트렌치 내에 상기 트렌치 전극 재료를 제공하는 단계와,
    (d) 에칭하여 상기 트렌치 전극 재료와 상기 트렌치의 하단 사이에 있는 충진물 재료를 제거하는 단계와,
    (e) 상기 트렌치 전극 재료를 통과하는 상기 경로를 막아서 상기 트렌치 전극 재료와 상기 트렌치의 하단 사이에 공동을 남겨놓는 단계-상기 공동은 상기 트렌치 전극과 상기 트렌치의 하단에 있는 상기 몸체 부분 사이의 상기 유전체 커플링을 감소시킴-
    를 포함하는 반도체 장치 형성 방법.
  9. 제 8 항에 있어서,
    상기 단계 (c)는 상기 트렌치의 대향하는 측벽 위에 트렌치 전극 재료로 이루어진 스페이서(spacer)를 형성하는 단계를 포함하는 반도체 장치 형성 방법.
  10. 제 8 항 또는 제 9 항에 있어서,
    단계 (e)는 상기 트렌치 전극 재료를 산화하여 상기 경로의 폭만큼 산화물을 성장시키는 단계를 포함하는 반도체 장치 형성 방법.
  11. 제 8 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 충진물 재료는 상기 트렌치 전극 절연층의 재료와 동일한 반도체 장치 형성 방법.
  12. 제 8 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 충진물 재료는 상기 트렌치 전극 절연층에 대해서 선택적으로 에칭될 수 있는 반도체 장치 형성 방법.
  13. 청구항 1 내지 청구항 7 중 어느 한 항에 기재된 반도체 장치를 형성하는 방법으로서,
    상기 공동은 상기 트렌치 전극 재료의 증착에 의해 정의되는 반도체 장치 형성 방법.
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