TWI521604B - 半導體元件及製備方法 - Google Patents

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Description

半導體元件及製備方法
本發明大體與半導體裝置有關，並且更具體地，與功率切換半導體裝置。
金屬氧化物半導體場效應電晶體(MOSFET)是一種普通類型的功率切換裝置。MOSFET裝置包括源極區、汲極區、在源極區和汲極區之間延伸的通道區以及提供在接近於通道區的閘極結構。閘極結構包括傳導閘極電極層，其佈置在接近於通道區並被薄的介電層與通道區隔離開。當充分強度的電壓被施加到閘極結構以使MOSFET裝置處於導通狀態時，傳導通道區在源極區和汲極區之間形成，從而允許電流流過裝置。當施加到閘極的電壓不足夠使通道形成，電流不流動並且MOSFET裝置處於關閉狀態。
目前的高電壓功率切換市場受兩個主要參數驅使：擊穿電壓(BVdss)和導通電阻(Rdson)。對於特定應用，要求最小的擊穿電壓，並且事實上，設計者一般能夠達到BVdss規格。但是，這通常是在損害Rdson的情況下的。對於製造商和使用高電壓功率切換裝置的用戶，性能上的平衡是主要的設計挑戰。因為功率MOSFET裝置在P-型傳導性基板區(body region)和N-型傳導性外延區之間具有固有的P-N二極體。該固有的P-N二極體在某些運行條件下導通，並且儲存通過P-N結的電荷。當突然的反向偏置被施加到P-N二極體時，所儲存的電荷產生負電流流動，直到電荷 完全耗盡。電荷耗盡的時間參被稱為反向恢復時間(Trr)，並且其延遲了功率MOSFET裝置的切換速度。此外，因為峰值反向恢復電流(Irr)和反向恢復時間，所儲存的電荷(Qrr)還使得切換電壓電平損耗。
因此，存在一種具有較低Rdson較高擊穿電壓和較低的切換損耗(即，較低的Qrr損耗)的半導體元件以及用於製備半導體元件的方法是有利的。低成本地製備半導體元件也是有利的。
本發明係關於一種用於製造半導體元件的方法，其包括：提供一半導體材料，該半導體材料包括被佈置在一基板上的一第一外延層和被佈置在該第一外延層的一部分上的一第二外延層；以及由從該第二外延層的一第一部分形成一肖特基裝置。
本發明又關於一種用於製造半導體元件的方法，其包括：提供一第一傳導性類型的一半導體基板；在該半導體基板上形成具有該第一傳導性類型和一第一電阻係數的一第一外延層；在該第一外延層上形成具有該第一傳導性類型和一第二電阻係數的一第二外延層，該第二電阻係數大於該第一電阻係數；以及由該第二外延層的一第一部分形成一肖特基裝置。
本發明又關於一種用於製造半導體元件的方法，其包括：提供包括被佈置在基板上的具有第一傳導性類型和第一電阻係數的外延層的半導體材料；在該外延層中形成具 有該第一傳導性類型和一第二電阻係數的一摻雜區；以及在該外延層的一第一部分上形成一邊緣終端結構。
本發明又關於一種半導體元件，其包括：一半導體基板，其具有一第一傳導性類型；一第一外延層，其處於該半導體基板上並具有該第一傳導性類型和一第一電阻係數一第二外延層，其處於該第一外延層上並具有該第一傳導性類型和一第二電阻係數，該第二電阻係數大於該第一電阻係數；以及一邊緣終端結構，其被佈置在該第二外延層的一第一部分上。
本發明又關於一種半導體元件，其包括：一半導體基板，其具有一第一傳導性類型；一外延層，其處於該半導體基板上並具有該第一傳導性類型和一第一電阻係數；一摻雜區，其被佈置在該外延層的一第一部分中並具有該第一傳導性類型；以及一肖特基裝置，其被佈置在該外延層的一第二部分中，該第二部分在該第一部分上。
本發明又關於一種半導體元件，其包括：一半導體基板，其具有一第一傳導性類型；一外延層，其處於該半導體基板上並具有該第一傳導性類型和一第一電阻係數；一摻雜區，其被佈置在該外延層的一第一部分中並具有該第一傳導性類型；以及一邊緣終端結構，其被佈置在該外延層的一第二部分上。
一般，本發明提供了一種半導體元件，其可以包括肖特基裝置、半導體裝置、邊緣終端結構或其組合，半導體裝 置例如場效應電晶體或溝槽型場效應電晶體、垂直型功率場效應電晶體、功率場效應電晶體。應該注意，功率場效應電晶體還被稱為垂直型功率裝置，而垂直型場效應電晶體還被稱為功率裝置。根據一個實施方案，半導體裝置形成在半導體材料中，半導體材料包括佈置在半導體基板上的雙層外延材料。外延層和半導體基板具有相同的傳導性類型，但是上外延層的電阻係數大於半導體基板的電阻係數。肖特基裝置和功率場效應電晶體自上外延層形成。肖特基裝置自多個溝槽結構形成。
根據另一實施方案，裝置形成在半導體材料中，半導體材料包括佈置在半導體基板上的單層的外延材料。外延層和半導體基板具有相同的傳導性類型，但是外延層的電阻係數大於半導體基板的電阻係數。與外延層的傳導性類型相同的摻雜區形成在外延層中。肖特基裝置自多個溝槽結構中形成。較佳地，單外延層實施方案中的溝槽結構之間的距離小於雙外延層實施方案中的溝槽結構之間的距離。例如，單外延層實施方案中的肖特基溝槽結構之間的距離可以是大約0.6微米，而雙外延層實施方案中的肖特基溝槽結構之間的距離可以是大約1.2微米。
根據另一實施方案，邊緣終端結構自包括兩個外延層的半導體材料的上部外延層形成。
根據另一實施方案，邊緣終端結構自其中已經形成與外延層傳導性類型相同的摻雜區的外延層形成。
圖1是在根據本發明的實施方案的製備期間的半導體元 件10的局部的橫截面視圖。圖1中所示的是具有相對表面14和16的半導體材料12。表面14還被稱為前或上表面，而表面16還被稱為下或後表面。根據一個實施方案，半導體材料12包括佈置在半導體基板18上的外延層20和佈置在外延層20上的外延層22。較佳地，基板18是重度摻雜有N-型摻雜物或雜質材料的矽，而外延層20和22是輕度摻雜有N-型摻雜物的矽。在擊穿電壓為30V的半導體裝置的實施例中，基板層18的電阻係數可以小於大約0.01 Ω/cm，外延層的電阻係數可以小於大約0.1 Ω/cm，而外延層22的電阻係數可以大於大約0.2 Ω/cm並且較佳地大於大約0.4 Ω/cm。基板層18為流過功率電晶體的電流提供低的電阻傳導路徑，並將低電阻電連接提供至形成在基板12的下表面16上的下汲極導體、上汲極導體或者兩者。摻雜有N-型摻雜物的區或層被稱為具有N-型傳導性或N傳導性類型，而摻雜有P-型摻雜物的區或層被稱為具有P-型傳導性或P傳導性類型。
P-型傳導性摻雜區26和28形成在外延層22中。摻雜區26和28彼此橫向地分隔開，並且較佳地摻雜有硼。可以利用植入技術以大約1×1013 離子/平方公分到大約1×1014 離子/平方公分範圍內的劑量形成摻雜區26和28。形成摻雜區26和28的技術不限於植入技術。
介電材料30的層在或者自外延層22上或中形成，而保護層32在介電層30上形成。根據一個實施方案，介電層30的材料是二氧化矽，而保護層32的材料是氮化矽。較佳地， 選擇層30和32的材料，使得保護層32限制氧擴散，並因而阻止下層氧化。雖然保護層32被示為單層材料，但是其還可以是多層不同材料類型的結構。光阻(未示出)層形成在保護層32上，並形成圖樣以露出保護層32的局部。非等向性地蝕刻保護層32的露出部分以及保護層32的露出部分下的介電層30的露出部分，以露出表面14的局部14A。露出的局部14A將在場氧化層形成期間氧化。去除光阻層，並且在保護層32上和表面14的局部14A上形成另一層的光阻。圖樣化光阻層以形成具有使保護層32的局部露出的開口36的遮罩結構34。應該注意，遮罩結構還稱為遮罩。
現在參考圖2，利用例如反應離子蝕刻，非等向性地蝕刻保護層32的露出部分以及保護層32的露出部分下的介電層30和半導體層22的局部，以形成溝槽40、41、42、43、44和45。溝槽41-43一般被稱為肖特基溝槽。根據一個實施方案，利用基於氟的非等向性反應離子蝕刻蝕刻層32和30，並使用利用氯或溴化學性質的反應離子蝕刻或者諸如博世製程的基於氟的技術在半導體層22中形成溝槽40-45。較佳地，溝槽40-45從表面14延伸進外延層22的距離大於摻雜區26和28從表面14延伸進外延層22的距離。雖然溝槽40-45被示為在外延層22中，但是這不是本發明的限制。例如，溝槽40-45可以穿過外延層22並進入外延層20。
溝槽40-45一般具有與通過層32和30的開口邊緣對準的側壁。側壁被氧化以形成氧化層，氧化層延伸進入側壁和 使得保護層32下側壁彎曲或凹陷的每個溝槽40-45的底部。從側壁和溝槽40-45的底部去除氧化物。彎曲或凹陷的量一般由氧化層的厚度和去除的氧化物的量決定。較佳地，每個氧化層形成的厚度為大約100nm。在從側壁去除每個氧化層期間，介電層30的局部還被從接近保護層32中的開口的保護層32的局部下去除。一般，去除氧化層的製程優先於氧化，並跟隨鄰近氧化層的介電層30的局部。
去除介電層30的局部還去除了靠近表面14的溝槽側壁的局部，表面14在接近表面14的溝槽側壁的局部中給出了一個弧度。保護層32下的介電層30的局部去除留下了突出在溝槽40-45的開口上的保護層32的局部。突出部分用於作為邊沿(ledge)。保護層32的底切還使得接近表面14的溝槽40-45口的寬度大於沿距表面14最遠的側壁部分的溝槽40-45的寬度。
二氧化矽層50、51、52、53、54和55分別沿溝槽40-45的側壁和底部形成，而二氧化矽層48形成在表面14的露出部分14A上。在較佳實施方案中，分別沿溝槽40、44和45的側壁形成的二氧化矽層50、54和55的局部用於作為功率電晶體的閘極氧化層。一般，每個二氧化矽層50-55的厚度範圍從大約20nm到大約100nm。厚度範圍從大約20nm至大約50nm的多晶矽的保形層形成在二氧化矽層50-55、保護層32和氧化層48上。非等向性地蝕刻多晶矽層以露出各個溝槽40-45底部上的二氧化矽層50-55的局部。在非等向性蝕刻之後，多晶矽層的局部60、61、62、63、64和65 保持在分別鄰近溝槽40-45的側壁的二氧化矽層50-55的局部上。
保護層(未示出)分別形成在層32、氧化層48、多晶矽部分60-65以及溝槽40-45的底部上的二氧化矽層50-55的露出部分上。保護層一般自與層32相同材料的層上形成。非等向性地蝕刻保護層以分別在多晶矽部分60-65和氧化層48上形成部分80、81、82、83、84、85和88。
現在參考圖3，沿溝槽40-45底部的氧化層50-55的厚度被增加，以分別形成厚的氧化部分50A、51A、52A、53A和55A。增加的厚度形成，但實質上沒有增加或改變沿各個溝槽40-45的側壁的氧化層50-55的厚度。通過進一步地氧化溝槽40-45底部的材料，厚的氧化層50A-55A形成。這樣的氧化還使得氧化層48下的半導體材料的局部氧化，從而形成場氧化層48A。根據本發明的實施方案，溫度在大約1000℃下的氫氧環境中的濕氧化被實施以形成部分50A-55A，這使得接近溝槽40-45底部的氧化層50-55的厚度分別增加了大約200nm至大約400nm範圍的量。利用例如熱的磷酸去除氮化矽層32和部分80、81、82、83、84、85和88。去除氮化矽層32和部分80-85以及88的方法不是本發明的限制。
現在參照圖4，多晶矽的層(未示出)形成在溝槽40-45中、介電層30的剩餘部分上以及場氧化層48A上。一般，多晶矽的層原位摻雜有N-型傳導性的摻雜物，或者覆蓋地植入有N-型傳導性的摻雜物，隨後摻雜物侵入。摻雜物的 傳導性類型不是本發明的限制。多晶矽層被蝕刻，在溝槽40-45中留下多晶矽栓(polysilicon plug)70、71、72、73、74和75。應該注意，多晶矽栓70-75分別包括多晶矽部分60-65。溝槽40-45結合多晶矽栓70-75分別形成多晶矽填充溝槽40A、41A、42A、43A、44A和45A。應該注意，溝槽40-45可以完全地或部分地填充有多晶矽，並且兩種類型的填充都被稱為多晶矽填充溝槽。另外，在蝕刻時候，多晶矽層的局部78和79保留。多晶矽部分78保留在場氧化層48A的局部上以及在位於場氧化層48A和多晶矽填充溝槽45A之間的氧化層30的局部上。多晶矽部分78結合多晶矽填充溝槽45A和場氧化層48A之間的摻雜區28的局部形成場板78A。場板78A還被稱為邊緣終端結構。應該理解，邊緣終端結構的構造不是本發明的限制。多晶矽部分79保留在場氧化層48A的局部和鄰近場氧化層48A的氧化層30的局部上。多晶矽部分79用於作為汲極多晶矽。調整蝕刻化學性質以去除不受多晶矽部分78和79以及介電層50-55的局部保護的介電層30的局部以及不受多晶矽局部78和79保護的接近介電層30的局部的多晶矽部分60-65。屏蔽氧化層77形成在多晶矽栓70-75、多晶矽部分78和79、摻雜區26和28、場氧化層48A以及接近場氧化層48A的外延層22的局部上。
光阻(未示出)的層形成在屏蔽氧化層77和多晶矽部分78和79上。光阻的層被圖樣化以形成遮罩結構89，其保護多晶矽栓71、72和73、多晶矽部分78、多晶矽部分79和多晶 矽部分78和79之間的屏蔽氧化層77的局部。因此，遮罩結構89保護肖特基區95和多晶矽部分78和79。不受遮罩結構89保護的半導體材料的局部可以用於作為非肖特基裝置區96。當非肖特基裝置是場效應電晶體(FET)或MOSFET時，非肖特基裝置區96可以被稱為FET區或MOSFET區。不是肖特基裝置的半導體裝置或場效應電晶體被稱為非肖特基裝置或非肖特基場效應電晶體。
依然參照圖4，N-型傳導性的雜質材料被植入到不受遮罩結構89保護的多晶矽填充溝槽40A-45A和外延層22的局部，以形成接近於多晶矽填充溝槽40A的摻雜區90、接近於多晶矽填充溝槽44A的摻雜區91、多晶矽填充溝槽44A和45A之間的摻雜區92以及接近於場氧化層48A並與場氧化層48A橫向分隔開的摻雜區93。摻雜區90、91和92用於作為功率FET的源極區。應該注意，形成摻雜區90-93的摻雜步驟還使得多晶矽栓70和74-75摻雜。為了清楚，未在多晶矽栓70、74和75中示出摻雜物或雜質材料。
現在參考圖5，遮罩結構89被去除，並且介電材料94的層形成在屏蔽氧化層77上。介電層94一般被稱為層間介電(ILD)層。光阻的層形成在ILD層94上，並圖樣化以形成具有使ILD層94的局部露出的開口98的遮罩結構97，ILD層94在接近多晶矽填充溝槽40A的摻雜區26的局部上。開口98還使得多晶矽填充溝槽43A和44A之間的摻雜區28的局部以及多晶矽填充溝槽44A和45A之間的摻雜區28的局部上的ILD層94的局部露出。開口98還使得多晶矽部分78和 79上的、摻雜區93上的以及多晶矽填充溝槽45A和場氧化層區48A之間的ILD層94的局部露出。
現在參考圖6，非等向性地蝕刻ILD層94的露出部分和ILD層94的露出部分下的屏蔽氧化層77的局部，以使摻雜區26、28和93以及多晶矽部分78和79的局部露出。利用例如非等向性蝕刻，在摻雜區26、28和93以及多晶矽部分78和79的露出部分中形成開口。摻雜區93中的開口使外延層22的局部露出。對於本領域中具有通常知識者而言，非等向性地蝕刻介電材料和半導體材料的技術眾所周知。應該理解，蝕刻ILD層94、屏蔽氧化層77和摻雜區26、28和93以及多晶矽部分78和79的技術不限於非等向性蝕刻技術。例如，可以利用等向性蝕刻技術實施它們。P-型傳導性的雜質材料被植入到摻雜區26和28的露出部分，以形成摻雜區100。P-型傳導性雜質材料還被植入到外延層22的露出部分中，以形成摻雜區102。摻雜區100幫助在摻雜區26和28以及參照圖8所述的源極導體金屬之間形成良好的基板接觸(body contact)。多晶矽部分78和79的露出部分還摻雜有形成摻雜區100的摻雜材料。為了清楚，未在多晶矽部分78和79中示出摻雜物或雜質材料。
現在參考圖7，遮罩材料97被去除，並且在ILD層94上以及在摻雜區26和28、外延層22以及多晶矽部分78和79中形成的開口中形成了另一層的光阻(未示出)。圖樣化光阻的層以形成具有使ILD層94的局部露出的開口106的遮罩結構104，露出的ILD層94在多晶矽填充溝槽41A和43A以及多 晶矽填充溝槽41A和43A的局部上的ILD層94的局部之間。利用例如反應離子蝕刻，非等向性地蝕刻ILD層94的露出部分和ILD層94的露出部分下的屏蔽氧化層77的局部，以使多晶矽栓71、72和73露出。應該注意，蝕刻不限於是非等向性蝕刻，還可以是等向性蝕刻。利用本領域中具有通常知識者已知的技術去除遮罩結構104。
現在參考圖8，一層難溶金屬(未示出)被保形地佈置在摻雜區100和102、多晶矽栓71-73、多晶矽部分78和79的露出部分上以及在ILD層94上。作為實施例，難溶金屬是厚度範圍為大約100 Å至大約1000 Å的鈦。難溶金屬的溫度加熱的範圍是大約350℃至大約700℃。熱處理使得鈦與矽反應在鈦與矽或多晶矽接觸的所有區域中形成矽化鈦。這樣，矽化鈦層110自摻雜區100中形成，矽化鈦層112自多晶矽栓7-73和多晶矽栓71-73之間的外延層22的局部中形成，矽化鈦層114自摻雜區102的局部中形成，矽化鈦層116自多晶矽部分78中形成，並且矽化鈦層118自多晶矽部分79中形成。ILD層94上的鈦的部分保持不反應。雖然，氧化層51-53的露出部分上的鈦層的局部不形成矽化層，為了清楚，它們被隨著矽化層112繼續示出。正如本領域中具有通常知識者所認識到的，自對準的矽化層被稱為自對準多晶矽化物(salicide)層。因此，層110、112、114、116和118可以被稱為自對準多晶矽化物層。應該理解，矽化層的類型不是本發明的限制。例如，其他合適的矽化物包括矽化鎳、矽化鉑、矽化鈷等。如本領域中具有通常 知識者所認識到的，在矽化物形成期間消耗矽，並且消耗的矽的量受到形成的矽化物類型的影響。
阻障層形成與矽化鈦層110、112、114、116和118接觸，並在ILD層94上。阻障層的適當材料包括氮化鈦、鈦鎢等。諸如鋁的金屬層形成與阻障層接觸。一層光阻(未示出)被形成在金屬層上，並圖樣化以使金屬層的局部露出。蝕刻金屬層的露出部分和金屬層的露出部分下的阻障層的局部以形成電導體。更具體地，矽化層110、阻障層的局部120以及金屬層的局部122結合起來形成了源極接觸，而矽化層112、阻障層的另一局部120以及金屬層的另一局部122結合起來形成了肖特基接觸。源極接觸和肖特基接觸共用公共的金屬化系統，並因而被稱為源極電極124。此外，矽化層114和118、阻障層的局部126以及金屬層的局部128形成上部汲極接觸130，並且矽化層116、阻障層的局部132和金屬層的局部134形成閘極接觸135。源極接觸124還用於作為肖特基二極體140的陽極並作為功率FET 142的源極接觸和基板接觸。導體形成接觸表面16，並用於作為肖特基二極體140的陰極並作為功率FET 142的底部汲極接觸。用於導體的合適的金屬化系統包括金合金、鈦-鎳-金、鈦-鎳-銀等。應該理解，肖特基區95中製備的肖特基裝置的類型不限於肖特基二極體。其他類型的肖特基裝置還可以在肖特基區95中產生。還應該理解，由半導體材料製成的半導體裝置的類型不限於是功率FET或溝槽型FET。
圖9是根據本發明的實施方案的半導體裝置150的橫截面視圖。圖9中所示的是具有相對表面154和16的半導體材料152。表面154還被稱為前或上表面，而表面16還被稱為下或後表面。根據一個實施方案，半導體材料152包括佈置在半導體基板18上的外延層158。參照圖1，對基板18進行描述。較佳地，基板18是重度摻雜有N-型摻雜物或雜質材料的矽，而外延層158是輕度摻雜有N-型摻雜物的矽。作為實施例，基板層18的電阻係數一般小於大約0.01 Ω/cm，而外延層158的電阻係數一般大於大約0.2 Ω/cm，並且較佳地大於大約0.4 Ω/cm。基板層18為流過功率電晶體的電流提供低電阻傳導路徑，並將低電阻電接觸提供至在基板12的下表面16上形成的汲極導體。因此，除了單外延層在半導體基板18上形成之外，半導體材料152類似於半導體材料12。此外，摻雜區160形成在外延層158的局部中，外延層158的局部在功率FET 162的源極區和基板區以及肖特基二極體164的陽極區之間。作為實施例，通過以大約3×1012 離子/平方公分到大約1×1014 離子/平方公分範圍內的劑量以及大約1 MeV至大約5 MeV範圍內的植入能量將N-型傳導性雜質材料植入進外延層158而形成摻雜區160。
到目前位置，應該同意，已經提供了一種包括肖特基裝置、非肖特基半導體裝置、邊緣終端結構或其組合的半導體裝置。在半導體基板上形成兩個外延層使得上外延層的電阻係數比下外延層的電阻係數高並且兩個外延層的電阻 係數都比基板的電阻係數高的優勢在於肖特基接觸可以形成至較高電阻係數的上外延層，並且場效應電晶體的局部可以自較低電阻係數的下外延層中形成。因此，肖特基裝置和場效應電晶體可以自相同的半導體材料中形成。形成到較高電阻係數的上外延層的肖特基接觸降低了出現在夾斷時和夾斷期間的漏電流，並且自較高電阻係數的上外延層中形成場效應電晶體的基板不影響導通電阻，而幫助增強擊穿電壓。這些優勢還出現在具有單個外延層的實施方案中，所述單個外延層具有諸如摻雜區160的摻雜區。此外，具有摻雜區160的雙層外延半導體材料或單層外延半導體材料增強了場效應電晶體的擊穿電壓。
儘管在本文中已經公開了某些較佳的實施方案和方法，由面向本領域的技術人員的前述公開，也應該同意，可以進行對於這些實施方案和方法的變更和修改，而不背離本發明的實質和範圍。例如，遮罩或遮罩結構可以主要由具有的在其中形成多個開口的單個遮罩或遮罩結構組成，或者可以存在由一個或多個開口分隔開的遮罩或遮罩結構。此外，半導體裝置可以是垂直型裝置，例如功率FET 142和162或橫向型裝置。其旨在說明本發明應該僅僅限制於所附申請專利範圍和法規以及可應用法律的法則所要求的範圍。
12‧‧‧半導體材料
14‧‧‧半導體材料
14A‧‧‧局部
16‧‧‧表面
18‧‧‧基板層
20‧‧‧外延層
22‧‧‧外延層
26‧‧‧摻雜區
28‧‧‧摻雜區
30‧‧‧介電材料
32‧‧‧保護層
34‧‧‧遮罩結構
36‧‧‧開口
40‧‧‧溝漕
40A‧‧‧多晶矽填充溝槽
41‧‧‧溝漕
41A‧‧‧多晶矽填充溝槽
42‧‧‧溝漕
42A‧‧‧多晶矽填充溝槽
43‧‧‧溝漕
43A‧‧‧多晶矽填充溝槽
44‧‧‧溝漕
44A‧‧‧多晶矽填充溝槽
45‧‧‧溝漕
45A‧‧‧多晶矽填充溝槽
48‧‧‧二氧化矽層
48A‧‧‧場氧化層
50‧‧‧二氧化矽層
50A‧‧‧厚的氧化
51‧‧‧二氧化矽層
51A‧‧‧厚的氧化
52‧‧‧二氧化矽層
52A‧‧‧厚的氧化
53‧‧‧二氧化矽層
53A‧‧‧厚的氧化
54‧‧‧二氧化矽層
54A‧‧‧厚的氧化
55‧‧‧二氧化矽層
55A‧‧‧厚的氧化
60‧‧‧多晶矽層
61‧‧‧多晶矽層
62‧‧‧多晶矽層
63‧‧‧多晶矽層
64‧‧‧多晶矽層
65‧‧‧多晶矽層
70‧‧‧多晶矽栓
71‧‧‧多晶矽栓
72‧‧‧多晶矽栓
73‧‧‧多晶矽栓
74‧‧‧多晶矽栓
74‧‧‧多晶矽栓
75‧‧‧多晶矽栓
77‧‧‧屏蔽氧化層
78‧‧‧多晶矽層的局部
78A‧‧‧局部形成場板
79‧‧‧多晶矽層的局部
80‧‧‧氮化矽層
81‧‧‧氮化矽層
82‧‧‧氮化矽層
83‧‧‧氮化矽層
84‧‧‧氮化矽層
85‧‧‧氮化矽層
88‧‧‧氮化矽層
89‧‧‧遮罩結構
90‧‧‧摻雜區
91‧‧‧摻雜區
92‧‧‧摻雜區
93‧‧‧摻雜區
94‧‧‧ILD層
95‧‧‧保護肖特基區
96‧‧‧非肖特基裝置區
97‧‧‧遮罩材料
98‧‧‧開口
100‧‧‧摻雜區
102‧‧‧摻雜區
110‧‧‧矽化鈦層
112‧‧‧矽化鈦層
114‧‧‧矽化鈦層
116‧‧‧矽化鈦層
118‧‧‧矽化鈦層
120‧‧‧阻障層的局部
122‧‧‧金屬層的局部
126‧‧‧阻障層的局部
128‧‧‧金屬層的局部
130‧‧‧上部汲極接觸
132‧‧‧阻障層的局部
134‧‧‧金屬層的局部
150‧‧‧半導體裝置
152‧‧‧半導體材料
154‧‧‧半導體材料
158‧‧‧外延層
160‧‧‧摻雜區
162‧‧‧功率FET
164‧‧‧肖特基二極體
結合所附圖式，由下列詳細說明，將更好地理解本發明，其中，相同的元件符號表示類似的元件，其中： 圖1是根據本發明的實施方案的處於製備初期階段的半導體元件的橫截面視圖；圖2是處於製備後期階段的圖1的半導體元件的橫截面視圖；圖3是處於製備後期階段的圖2的半導體元件的橫截面視圖；圖4是處於製備後期階段的圖3的半導體元件的橫截面視圖；圖5是處於製備後期階段的圖4的半導體元件的橫截面視圖；圖6是處於製備後期階段的圖5的半導體元件的橫截面視圖；圖7是處於製備後期階段的圖6的半導體元件的橫截面視圖；圖8是處於製備後期階段的圖7的半導體元件的橫截面視圖；以及圖9是處於根據本發明的另一實施方案的製備期間的半導體元件的橫截面視圖。
為了簡單說明和易於理解，除非特別指出，否則各個圖中的元件不一定按照比例繪製。在一些情況下，為了使本公開清晰，沒有詳細描述已知的方法、程序、裝置和電路。下列詳細說明實質上僅僅是示意性的，並不旨在限制本文件的揭露以及所揭露的實施方案的用途。此外，不存在受到出現在前述文本包括名稱、技術領域、背景技術或 摘要中所表達或暗示的任何理論限制的意圖。
16‧‧‧表面
18‧‧‧基板層
26‧‧‧摻雜區
28‧‧‧摻雜區
40A‧‧‧多晶矽填充溝槽
41A‧‧‧多晶矽填充溝槽
42A‧‧‧多晶矽填充溝槽
43A‧‧‧多晶矽填充溝槽
44A‧‧‧多晶矽填充溝槽
45A‧‧‧多晶矽填充溝槽
70‧‧‧多晶矽栓
71‧‧‧多晶矽栓
72‧‧‧多晶矽栓
74‧‧‧多晶矽栓
75‧‧‧多晶矽栓
77‧‧‧屏蔽氧化層
78‧‧‧多晶矽層的局部
78A‧‧‧局部形成場板
79‧‧‧多晶矽層的局部
90‧‧‧摻雜區
91‧‧‧摻雜區
92‧‧‧摻雜區
93‧‧‧摻雜區
94‧‧‧ILD層
95‧‧‧保護肖特基區
96‧‧‧非肖特基裝置區
100‧‧‧摻雜區
102‧‧‧摻雜區
110‧‧‧矽化鈦層
112‧‧‧矽化鈦層
114‧‧‧矽化鈦層
116‧‧‧矽化鈦層
118‧‧‧矽化鈦層
120‧‧‧阻障層的局部
122‧‧‧金屬層的局部
126‧‧‧阻障層的局部
128‧‧‧金屬層的局部
130‧‧‧上部汲極接觸
132‧‧‧阻障層的局部
134‧‧‧金屬層的局部
150‧‧‧半導體裝置
152‧‧‧半導體材料
154‧‧‧半導體材料
158‧‧‧外延層
160‧‧‧摻雜區
162‧‧‧功率FET
164‧‧‧肖特基二極體

Claims (25)

  1. 一種用於製造半導體元件的方法，其包括：提供一半導體材料，其中該半導體材料包括被佈置在一基板上的一第一外延層和被佈置在該第一外延層的一部分上的一第二外延層，且其中該第一外延層係與該基板及該第二外延層接觸，且該第二外延層具有作為該半導體材料之主要表面的一表面；在該第二外延層之一第一部分形成一第一摻雜區，該第一摻雜區係一第二傳導性類型；在該半導體材料形成複數個溝槽，其中該複數個溝槽之一第一溝槽及一第二溝槽自該主要表面延伸進入該第二外延層，且其中該第一溝槽具有相對的一第一側壁及一第二側壁及一底部，而該第一溝槽延伸通過該第一摻雜區之一第一部分及該第二外延層之一第二部分，且該第二溝槽具有相對的一第一側壁及一第二側壁及一底部，而該第二溝槽延伸通過該第一摻雜區之一第二部分；形成鄰接該第一溝槽之該第一側壁及第二側壁及該底部的一第一介電材料且形成鄰接該第二溝槽之該第一側壁及第二側壁及該底部的一第二介電材料，該第一介電材料及該第二介電材料自該主要表面延伸至該第一溝槽及該第二溝槽之該等底部；在該第一溝槽中形成一第一多晶矽栓且在該第二溝槽中形成一第二多晶矽栓，該第一多晶矽栓自該主要表面 延伸至鄰接該第一溝槽之該底部的一區且該第二多晶矽栓自該主要表面延伸至鄰接該第二溝槽之該底部的一區；形成橫向鄰接該第二溝槽之一第二摻雜區；對該第二外延層之該主要表面的一第一部分形成一肖特基接觸，該肖特基接觸鄰接該第一溝槽；且在該第二外延層的該第一部分上形成一邊緣終端結構，其中形成該邊緣終端結構包含：自該第二外延層之該主要表面形成一介電層；在該介電層上形成一導電材料；自該導電材料形成一第一電導體；及形成與該第一電導體電接觸之一第一接觸；且進一步包含：自該導電材料形成一第二電導體；形成與在該第一溝槽中之該第一多晶矽栓以及該第二外延層之該第一部分電接觸之一第二接觸；及形成與該第二電導體及該第二外延層電接觸之一第三接觸。
  2. 如申請專利範圍第1項所述的方法，其中，提供該半導體材料的該步驟包括提供一第一傳導性類型的該基板、該第一外延層以及該第二外延層。
  3. 如申請專利範圍第2項所述的方法，其中，該第二外延層的一電阻係數大於該第一外延層的電阻係數。
  4. 如申請專利範圍第3項所述的方法，還包括：由該第二 外延層的一第二部分形成一功率裝置。
  5. 如申請專利範圍第4項所述的方法，其中，形成該功率裝置的該步驟包括形成一功率場效應電晶體。
  6. 如申請專利範圍第4項所述的方法，其中，形成該功率裝置的該步驟包括形成一垂直型功率裝置。
  7. 如申請專利範圍第1項所述的方法，還包括：在該第二外延層的一第二部分上形成一邊緣終端結構。
  8. 一種用於製造半導體元件的方法，其包括：提供一第一傳導性類型的一半導體基板；在該半導體基板上形成具有該第一傳導性類型和一第一電阻係數的一第一外延層；在該第一外延層上形成具有該第一傳導性類型和一第二電阻係數的一第二外延層，該第一外延層與該半導體基板及該第二外延層接觸，該第二電阻係數大於該第一電阻係數；在該第二外延層之一第一部分形成一第一摻雜區，該第一摻雜區係一第二傳導性類型；在該半導體材料形成複數個溝槽，其中該複數個溝槽之一第一溝槽及一第二溝槽自該主要表面延伸進入該第二外延層，且其中該第一溝槽具有相對的一第一側壁及一第二側壁及一底部，而該第一溝槽延伸進入該第一摻雜區之一第一部分及該第二外延層之一第二部分，且該第二溝槽具有相對的一第一側壁及一第二側壁及一底部，而該第二溝槽延伸進入該第一摻雜區之一第二部 分；形成鄰接該第一溝槽之該第一側壁及第二側壁及該底部的一第一介電材料且形成鄰接該第二溝槽之該第一側壁及第二側壁及該底部的一第二介電材料，該第一介電材料及該第二介電材料自該主要表面延伸至該第一溝槽及該第二溝槽之該等底部；在該第一溝槽中形成一第一多晶矽栓且在該第二溝槽中形成一第二多晶矽栓，該第一多晶矽栓自該主要表面延伸至鄰接該第一溝槽之該底部的一區且該第二多晶矽栓自該主要表面延伸至鄰接該第二溝槽之該底部的一區；形成橫向鄰接該第二溝槽之一第一摻雜區；形成與該第一溝槽中之該第一多晶矽栓以及該第二外延層的該第一部分電接觸之一肖特基接觸；在該第二外延層的該第一部分上形成一邊緣終端結構，其中形成該邊緣終端結構包含：自該第二外延層之該主要表面形成一介電層；在該介電層上形成一導電材料；自該導電材料形成一第一電導體；及形成與該第一電導體電接觸之一第一接觸。
  9. 如申請專利範圍第8項所述的方法，還包括：由該第二外延層的該第二部分形成一第一半導體裝置，其中該第一部分及該第二部分被安置以彼此橫向鄰接。
  10. 如申請專利範圍第9項所述的方法，其中，該第一半導 體裝置是一場效應電晶體。
  11. 如申請專利範圍第10項所述的方法，其中，該場效應電晶體是一功率場效應電晶體。
  12. 如申請專利範圍第8項所述的方法，其中，該肖特基裝置是一肖特基二極體。
  13. 如申請專利範圍第8項所述的方法，還包括：形成與該第二電導體及該第二外延層電接觸之一第三接觸。
  14. 一種用於製造半導體元件的方法，其包括：提供一半導體材料，其包括被佈置在一基板上的具有一第一傳導性類型和一第一電阻係數的一第一外延層以及在該第一外延層及該基板之間之一第二外延層，該第一外延層具有一主要表面；在該第二外延層之一第一部分形成一第一摻雜區，該第一摻雜區係一第二傳導性類型；在該半導體材料形成複數個溝槽，其中該複數個溝槽之一第一溝槽及一第二溝槽自該主要表面延伸進入該第一外延層，且其中該第一溝槽具有相對的一第一側壁及一第二側壁及一第一底部，而該第一溝槽延伸進入該第一摻雜區之一第一部分及該第一外延層之一第二部分，且該第二溝槽延伸進入該第一摻雜區之一第二部分，而該第二溝槽具有相對的一第三側壁及一第四側壁及一第二底部；形成鄰接該第一溝槽之該第一相對側壁及第二相對側壁及該第一底部的一第一介電材料且形成鄰接該第二溝 槽之該第三側壁及第三側壁及該第二底部的一第二介電材料，該第一介電材料及該第二介電材料自該主要表面延伸至該第一溝槽及該第二溝槽之該等底部；在該第一溝槽中形成一第一多晶矽栓且在該第二溝槽中形成一第二多晶矽栓，該第一多晶矽栓自該主要表面延伸至鄰接該第一溝槽之該第一底部的一區且該第二多晶矽栓自該主要表面延伸至鄰接該第二溝槽之該第二底部的一區；形成橫向鄰接該第二溝槽之一第二摻雜區；在該第二外延層中形成具有該第一傳導性類型的一第三摻雜區；以及在該第一外延層的該第一部分上形成一邊緣終端結構，其中形成該邊緣終端結構包含：自該第一外延層之該主要表面形成一第三介電層；在該第三介電層上形成一導電材料；自該導電材料形成一第一電導體；及形成與該第一電導體電接觸之一第一接觸。
  15. 如申請專利範圍第14項所述的方法，還包括：由該第一外延層的該第二部分形成一半導體裝置，該第一外延層的該第二部分在該第三摻雜區上且自該第一外延層的該第一部分橫向隔開。
  16. 如申請專利範圍第15項所述的方法，還包括：形成作為該半導體裝置的一場效應電晶體。
  17. 如申請專利範圍第14項所述的方法，還包括：由鄰接該 主要表面之該第一外延層的一第一部分形成一溝槽阻障肖特基裝置。
  18. 一種半導體元件，其包括：一半導體基板，其具有一第一傳導性類型；一第一外延層，其處於該半導體基板上並具有該第一傳導性類型和一第一電阻係數；一第二外延層，其處於該第一外延層上並具有該第一傳導性類型和一第二電阻係數，該第二電阻係數大於該第一電阻係數；一第一摻雜區，其在該第二外延層之一第一部分中，該第一摻雜區係第二傳導性類型；複數個溝槽，其在該第二外延層中，其中該複數個溝槽之一第一溝槽及一第二溝槽自該主要表面延伸進入該第二外延層，且其中該第一溝槽具有相對的一第一側壁及一第二側壁及一底部，而該第一溝槽延伸通過該第一摻雜區之一第一部分及該第二外延層之一第二部分，且該第二溝槽具有相對的一第一側壁及一第二側壁及一底部，而該第二溝槽延伸通過該第一摻雜區之一第二部分；鄰接該第一溝槽之該第一側壁及第二側壁及該底部之一第一介電材料，及鄰接該第二溝槽之該第一側壁及第二側壁及該底部之一第二介電材料，該第一介電材料及該第二介電材料自該主要表面延伸至該第一溝槽及該第二溝槽之該等底部； 在該第一溝槽中之一第一多晶矽栓，及該第二溝槽中之一第二多晶矽栓，該第一多晶矽栓自該主要表面延伸至鄰接該第一溝槽之該底部的一區且該第二多晶矽栓自該主要表面延伸至鄰接該第二溝槽之該底部的一區；一第二摻雜區，其橫向鄰接該第二溝槽；一肖特基接觸，其與該第一溝槽中之該第一多晶矽栓以及該第二外延層的該第一部分電接觸；一邊緣終端結構，其被佈置在該第二外延層的一第一部分上，該邊緣終端結構包含：一介電層，其在該第二外延層的該主要表面上；一第一電導體，其在該介電層之一第一部分上；及一第一接觸，其與該第一電導體電接觸。
  19. 如申請專利範圍第18項所述的半導體元件，還包括被佈置在該第二外延層的一第二部分中的一半導體裝置。
  20. 如申請專利範圍第18項所述的半導體元件，還包括一肖特基裝置，該肖特基裝置被佈置在該第二外延層的一第三部分中。
  21. 一種半導體元件，其包括：一半導體基板，其具有一第一傳導性類型；一外延層，其處於該半導體基板上並具有該第一傳導性類型和一第一電阻係數；一第一摻雜區，其被佈置在該外延層的一第一部分中並具有該第一傳導性類型；一肖特基裝置，其被佈置在該外延層的一第二部分 中，該第二部分在該第一部分上；一第二摻雜區，其在該外延層之一第三部分中，該第二摻雜區係第二傳導性類型；複數個溝槽，其在該外延層中，其中該複數個溝槽之一第一溝槽及一第二溝槽自該主要表面延伸進入該外延層，且其中該第一溝槽具有相對的一第一側壁及一第二側壁及一底部，而該第一溝槽延伸通過該第二摻雜區之一第一部分及該外延層之該第二部分，且該第二溝槽具有相對的一第一側壁及一第二側壁及一底部，而該第二溝槽延伸通過該第二摻雜區之一第二部分；鄰接該第一溝槽之該第一側壁及第二側壁及該底部之一第一介電材料，及鄰接該第二溝槽之該第一側壁及第二側壁及該底部之一第二介電材料，該第一介電材料及該第二介電材料自該主要表面延伸至該第一溝槽及該第二溝槽之該等底部；在該第一溝槽中之一第一多晶矽栓，及該第二溝槽中之一第二多晶矽栓，該第一多晶矽栓自該主要表面延伸至鄰接該第一溝槽之該底部的一區，且該第二多晶矽栓自該主要表面延伸至鄰接該第二溝槽之該底部的一區；一邊緣終端結構，其被佈置在該外延層的該第二部分上，該邊緣終端結構包含：一介電層，其在該第二外延層的該主要表面上；一第一電導體，其在該介電層之一第一部分上；及一第一接觸，其與該第一電導體電接觸。
  22. 如申請專利範圍第21項所述的半導體元件，還包括一場效應電晶體，該場效應電晶體被佈置在該外延層的一第三部分中。
  23. 一種半導體元件，其包括：一半導體基板，其具有一第一傳導性類型；一第一外延層，其處於該半導體基板上並具有該第一傳導性類型和一第一電阻係數；一第二外延層，其處於該第一外延層上並具有該第一傳導性類型和一第二電阻係數；一第一摻雜區，其被佈置在該第二外延層的一第一部分中並具有該第一傳導性類型；以及一第二摻雜區，其在該第二外延層之一第一部分中，該第二摻雜區係第二傳導性類型；複數個溝槽，其在該第二外延層中，其中該複數個溝槽之一第一溝槽及一第二溝槽自該主要表面延伸進入該第二外延層，且其中該第一溝槽具有相對的一第一側壁及一第二側壁及一底部，而該第一溝槽延伸通過該第一摻雜區之一第一部分及該第二外延層之一第二部分，且該第二溝槽具有相對的一第一側壁及一第二側壁及一底部，而該第二溝槽延伸通過該第一摻雜區之一第二部分；鄰接該第一溝槽之該第一側壁及第二側壁及該底部之一第一介電材料，及鄰接該第二溝槽之該第一側壁及第二側壁及該底部之一第二介電材料，該第一介電材料及 該第二介電材料自該主要表面延伸至該第一溝槽及該第二溝槽之該等底部；在該第一溝槽中之一第一多晶矽栓，及該第二溝槽中之一第二多晶矽栓，該第一多晶矽栓自該主要表面延伸至鄰接該第一溝槽之該底部的一區且該第二多晶矽栓自該主要表面延伸至鄰接該第二溝槽之該底部的一區；一第二摻雜區，其橫向鄰接該第二溝槽；及一邊緣終端結構，其被佈置在該第二外延層的一第三部分上，該邊緣終端結構包含：一介電層，其在該第二外延層的該主要表面上；一第一電導體，其在該介電層之一第一部分上；及一第一接觸，其與該第一電導體電接觸。
  24. 如申請專利範圍第23項所述的半導體裝置，還包括場效應電晶體，該場效應電晶體被佈置在該第二外延層的一第四部分中。
  25. 如申請專利範圍第24項所述的半導體裝置，還包括一肖特基裝置，該肖特基裝置被佈置在該第二外延層的一第五部分中。
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