CN101304006A - 半导体元件及其制造方法 - Google Patents

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Abstract

一种半导体元件及制造半导体元件的方法，其中所述半导体元件包括肖特基器件、边缘终端结构、非肖特基半导体器件及其组合。半导体材料包括布置在半导体基片上的第一外延层和布置在第一外延层上的第二外延层。第二外延层的电阻系数高于半导体基片的电阻系数。肖特基器件和非肖特基半导体器件由第二外延层制造。根据另一实施方案，半导体材料包括布置在半导体基片上的外延层。外延层的电阻系数高于半导体基片的电阻系数。掺杂区形成在外延层中。肖特基器件和非肖特基半导体器件由外延层制造。

Description

半导体元件及其制造方法
技术领域
本发明一般涉及半导体元件，并且更具体地，涉及功率开关半导体元件。
背景技术
金属氧化物半导体场效应晶体管(“MOSFET”)是一种普通类型的功率开关器件。MOSFET器件包括源区、漏区、在源区和漏区之间延伸的沟道(channel)区以及相邻于沟道区提供的栅极结构。栅极结构包括传导性的栅极电极层，其被相邻于沟道区布置并通过薄的电介质层与沟道区隔开。当足够强度的电压施加到栅极结构以使MOSFET器件处于导通状态时，传导沟道区在源区和漏区之间形成，从而允许电流流过器件。当施加到栅极的电压不足够使沟道形成时，电流就不流过并且MOSFET器件处于截止状态。
目前的高电压功率开关市场受两个主要参数推动：击穿电压(“BVdss”)和导通电阻(“Rdson”)。对于特定应用，要求最小的击穿电压，并且事实上，设计者一般能够达到BVdss技术要求。但是，这通常是在损害Rdson的情况下实现的。对于使用高电压功率开关器件的制造商和用户来说，性能上的权衡(trade-off)是主要的设计挑战。因为功率MOSFET器件在P-型传导性体区(body region)和N-型传导性外延区之间具有固有的P-N结二极管，因此产生了另一个挑战。该固有的P-N结二极管在某些运行条件下导通，并且在P-N结上存储电荷。当突然的反向偏压被施加到P-N结二极管时，所存储的电荷就产生负电流流动，直到电荷完全耗尽为止。电荷耗尽的时间被称为反向恢复时间(Trr)，并且其延迟了功率MOSFET器件的开关速度。此外，因为峰值反向恢复电流(Irr)和反向恢复时间的存在，所存储的电荷(Qrr)还导致了开关电压电平中的损耗。
因此，存在一种具有较低Rdson、较高击穿电压和较低的开关损耗(即，较低的Qrr损耗)的半导体元件以及用于制造该半导体元件的方法是有利的。进一步有利的是，半导体元件的制造是成本有效的。
附图说明
结合附图，根据对下列详细说明的阅读，将更好地理解本发明，其中，类似的参考标号表示类似的元件，其中：
图1是根据本发明的实施方案的处于初期制造阶段的半导体元件的横截面视图；
图2是处于后期制造阶段的图1的半导体元件的横截面视图；
图3是处于后期制造阶段的图2的半导体元件的横截面视图；
图4是处于后期制造阶段的图3的半导体元件的横截面视图；
图5是处于后期制造阶段的图4的半导体元件的横截面视图；
图6是处于后期制造阶段的图5的半导体元件的横截面视图；
图7是处于后期制造阶段的图6的半导体元件的横截面视图；
图8是处于后期制造阶段的图7的半导体元件的横截面视图；以及
图9是根据本发明的另一实施方案的处于制造期间的半导体元件的横截面视图。
为了简单说明和易于理解，除非特别指出，否则各个图中的元件不一定按照比例绘制。在一些情况下，为了不模糊本公开内容，没有详细描述公知的方法、程序、元件和电路。下列详细说明实质上仅仅是示意性的，并不旨在限制本文件的公开内容以及所公开的实施方案的用途。此外，不旨在受到出现在前述文本，包括名称、技术领域、背景技术或摘要中的任何所表达或默示的理论的限制。
具体实施方式
一般地，本发明提供了一种半导体元件，其可以包括肖特基器件、半导体器件、边缘终端(edge termination)结构或其组合，其中的半导体器件例如场效应晶体管或沟槽(trench)型场效应晶体管、垂直功率场效应晶体管、功率场效应晶体管。应该注意，功率场效应晶体管还被称为垂直型功率器件，而垂直场效应晶体管还被称为功率器件。根据一个实施方案，半导体元件形成在半导体材料中，所述半导体材料包括布置在半导体基片(substrate)上的两层外延材料。外延层和半导体基片具有相同的传导性类型，但是上(top)外延层的电阻系数大于半导体基片的电阻系数。肖特基器件和功率场效应晶体管由上外延层形成。肖特基器件由多个沟槽结构形成。
根据另一实施方案，该器件形成在半导体材料中，所述半导体材料包括布置在半导体基片上的单层的外延材料。外延层和半导体基片具有相同的传导性类型，但是外延层的电阻系数大于半导体基片的电阻系数。与外延层的传导性类型相同的掺杂区形成在外延层中。肖特基器件由多个沟槽结构形成。优选地，单外延层实施方案中的沟槽结构之间的距离小于双外延层实施方案中的沟槽结构之间的距离。例如，单外延层实施方案中的肖特基沟槽结构之间的距离可以是大约0.6微米，而双外延层实施方案中的肖特基沟槽结构之间的距离可以是大约1.2微米。
根据另一实施方案，边缘终端结构由包括两个外延层的半导体材料的上部外延层形成。
根据另一实施方案，边缘终端结构由其中已经形成与外延层传导性类型相同的掺杂区的外延层形成。
图1是在根据本发明的实施方案的制造期间的半导体元件10的部分的横截面视图。图1中所示的是具有相对的表面14和16的半导体材料12。表面14还被称为前或上表面，而表面16还被称为下或后表面。根据一个实施方案，半导体材料12包括布置在半导体基片18上的外延层20和布置在外延层20上的外延层22。优选地，基片18是重度掺杂有N-型掺杂物或杂质材料的硅，而外延层20和22是轻度掺杂有N-型掺杂物的硅。在击穿电压为30V的半导体器件的实施例中，基片层18的电阻系数可以小于大约0.01欧姆-厘米(“Ω-cm”)，外延层的电阻系数可以大于大约0.1Ω-cm，而外延层22的电阻系数可以大于大约0.2Ω-cm并且优选地大于大约0.4Ω-cm。基片层18为流过功率晶体管的电流提供低的电阻传导路径，并将低电阻电连接提供至形成在基片12的下表面16上的下部漏极导体(drain conductor)、上部漏极导体或者两者。掺杂有N-型掺杂物的区或层被称为具有N-型传导性或N传导性类型，而掺杂有P-型掺杂物的区或层被称为具有P-型传导性或P传导性类型。
P-型传导性掺杂区26和28形成在外延层22中。掺杂区26和28彼此横向地分隔开，并且优选地掺杂有硼。可以利用注入技术以大约1×1013离子/平方厘米(ions/cm2)到大约1×1014离子/平方厘米范围内的剂量形成掺杂区26和28。形成掺杂区26和28的技术不限于注入技术。
介质材料层30在外延层22上形成或者由外延层22形成，而保护层32在介质层30上形成。根据一个实施方案，介质层30的材料是二氧化硅，而保护层32的材料是氮化硅。优选地，选择层30和32的材料，使得保护层32限制氧扩散，并因而保护下面的层不受氧化。虽然保护层32被示为单层材料，但是其还可以是多层不同材料类型的结构。光刻胶(photoresist)层(未示出)形成在保护层32上，并形成图样以露出保护层32的部分。各向异性地蚀刻保护层32的露出部分以及保护层32的露出部分下的介质层30的部分，以露出表面14的部分14A。露出的部分14A将在场氧化层形成期间被氧化。去除光刻胶层，并且在保护层32上和表面14的部分14A上形成另一层的光刻胶。图样化光刻胶层以形成具有使保护层32的部分露出的开口36的掩模结构34。应该注意，掩模结构还被称为掩模。
现在参考图2，利用例如反应离子蚀刻(reactive ion etch)，各向异性地蚀刻保护层32的露出部分以及保护层32的露出部分下的介质层30和半导体层22的部分，以形成沟槽40、41、42、43、44和45。沟槽41-43一般被称为肖特基沟槽。根据一个实施方案，利用基于各向异性的氟的反应离子蚀刻来蚀刻层32和30，并使用具有基于氯或溴化学性质或者氟的技术的反应离子蚀刻，诸如博世(Bosch)工艺，在半导体层22中形成沟槽40-45。优选地，沟槽40-45从表面14延伸进外延层22的距离大于掺杂区26和28从表面14延伸进外延层22的距离。虽然沟槽40-45被示为在外延层22中，但是这不是本发明的限制。例如，沟槽40-45可以延伸穿过外延层22并延伸进入外延层20。
沟槽40-45一般具有与通过层32和30的开口边缘对准的侧壁。侧壁被氧化以形成氧化层，氧化层延伸进入侧壁和每个沟槽40-45的底部，使得侧壁在保护层32下后拉(pull-back)或凹进。从侧壁和沟槽40-45的底部去除氧化物。后拉或凹进的量一般由氧化层的厚度和被去除的氧化物的量来决定。优选地，每个氧化层形成的厚度为大约100纳米(“nm”)。在从侧壁去除每个氧化层期间，介质层30的部分还被从接近保护层32中的开口的保护层32的部分下去除。一般地，去除氧化层的步骤优先于氧化，并接着邻接氧化层的介质层30的部分。
去除介质层30的部分还去除了靠近表面14的沟槽侧壁的部分，在接近表面14的沟槽侧壁的部分中给出了一个弧度。保护层32下的介质层30的部分的去除留下了突出在沟槽40-45的开口上的保护层32的部分。突出部分作为边沿(ledge)。保护层32的凹割(undercutting)还使得接近表面14的沟槽40-45的口的宽度大于沿其侧壁部分距表面14最远的沟槽40-45的宽度。
二氧化硅层50、51、52、53、54和55分别沿沟槽40-45的侧壁和底部形成，而二氧化硅层48形成在表面14的露出部分14A上。在优选实施方案中，分别沿沟槽40、44和45的侧壁形成的二氧化硅层50、54和55的部分作为功率晶体管的栅极氧化层。一般地，每个二氧化硅层50-55的厚度范围从大约20nm到大约100nm。厚度范围从大约20nm至大约50nm的多晶硅的保形层形成在二氧化硅层50-55、保护层32和氧化层48上。各向异性地蚀刻多晶硅层，以露出各个沟槽40-45底部上的二氧化硅层50-55的部分。在各向异性地蚀刻之后，多晶硅层的部分60、61、62、63、64和65保持被布置在分别邻近沟槽40-45的侧壁的二氧化硅层50-55的部分上。
保护层(未示出)分别形成在层32、氧化层48、多晶硅部分60-65以及沟槽40-45的底部上的二氧化硅层50-55的露出部分上。保护层一般由与层32相同材料形成。各向异性地蚀刻保护层以分别在多晶硅部分60-65和氧化层48上形成部分80、81、82、83、84、85和88。
现在参考图3，沿沟槽40-45底部的氧化层50-55的厚度被增加，以分别形成厚的氧化部分50A、51A、52A、53A、54A和55A。增加的厚度形成，但实质上没有增加或改变沿各个沟槽40-45的侧壁的氧化层50-55的厚度。通过进一步地氧化沟槽40-45底部的材料，厚的氧化层50A-55A形成。这样的氧化还氧化氧化层48下的半导体材料22的部分，以形成场氧化层48A。根据本发明的实施方案，温度在大约1000摄氏度(℃)下的氢氧环境中的湿法氧化被实施以形成部分50A-55A，这使得接近沟槽40-45底部的氧化层50-55的厚度分别增加了大约200nm至大约400nm范围的量。利用例如热的磷酸来去除氮化硅层32和部分80、81、82、83、84、85和88。去除氮化硅层32和部分80-85以及88的方法不是本发明的限制。
现在参照图4，多晶硅层(未示出)形成在沟槽40-45中、介质层30的剩余部分上、以及场氧化层48A上。一般地，多晶硅层原位(in-situ)掺杂有N-型传导性的掺杂物，或者覆盖地注入有N-型传导性的掺杂物，随后推进掺杂物。掺杂物的传导性类型不是本发明的限制。多晶硅层被蚀刻，在沟槽40-45中留下多晶硅栓(polysilicon plug)70、71、72、73、74和75。应该注意，多晶硅栓70-75分别包括多晶硅部分60-65。沟槽40-45结合多晶硅栓70-75分别形成多晶硅填充的沟槽40A、41A、42A、43A、44A和45A。应该注意，沟槽40-45可以完全地或部分地填充有多晶硅，并且两种类型的填充都被称为多晶硅填充沟槽。另外，在蚀刻后，多晶硅层的部分78和79保留。多晶硅部分78保留在场氧化层48A的部分上以及在位于场氧化层48A和多晶硅填充沟槽45A之间的氧化层30的部分上。多晶硅部分78结合多晶硅填充沟槽45A和场氧化层48A之间的掺杂区28的部分形成场板(field plate)78A。场板78A还被称为边缘终端结构。应该理解，边缘终端结构的构造不是本发明的限制。多晶硅部分79保留在场氧化层48A的部分和邻近场氧化层48A的氧化层30的部分上。多晶硅部分79作为漏极多晶硅(drain polysilicon)。调整蚀刻化学性质以去除不受多晶硅部分78和79保护的介质层30的部分以及接近不受多晶硅部分78和79保护的介质层30的部分的介质层50-55的部分和多晶硅部分60-65。屏蔽氧化层77形成在多晶硅栓70-75、多晶硅部分78和79、掺杂区26和28、场氧化层48A、以及接近场氧化层48A的外延层22的部分上。
光刻胶层(未示出)形成在屏蔽氧化层77和多晶硅部分78和79上。光刻胶层被图样化以形成掩模结构89，其保护多晶硅栓71、72和73、多晶硅部分78、多晶硅部分79和多晶硅部分78和79之间的屏蔽氧化层77的部分。因此，掩模结构89保护肖特基区95和多晶硅部分78和79。不受掩模结构89保护的半导体材料的部分可以用于作为非肖特基器件区96。当非肖特基器件是场效应晶体管(“FET”)或MOSFET时，非肖特基器件区96可以被称为FET区或MOSFET区。不是肖特基器件的半导体器件或场效应晶体管被称为非肖特基器件或非肖特基场效应晶体管。
依然参照图4，N-型传导性的杂质材料被注入到不受掩模结构89保护的多晶硅填充沟槽40A-45A的部分和外延层22，以形成接近于多晶硅填充沟槽40A的掺杂区90、接近于多晶硅填充沟槽44A的掺杂区91、多晶硅填充沟槽44A和45A之间的掺杂区92，以及接近于场氧化层48A并与场氧化层48A横向分隔开的掺杂区93。掺杂区90、91和92作为功率FET的源区。应该注意，形成掺杂区90-93的掺杂步骤还使得多晶硅栓70和74-75掺杂。为了清楚，未在多晶硅栓70、74和75中示出掺杂物或杂质材料。
现在参考图5，掩模结构89被去除，并且介质材料94的层形成在屏蔽氧化层77上。介质层94一般被称为层间介质(“ILD”)层。光刻胶层形成在ILD层94上，并图样化以形成具有使ILD层94的部分露出的开口98的掩模结构97，ILD层94的该部分在接近多晶硅填充沟槽40A的掺杂区26的部分上。开口98还使得多晶硅填充沟槽43A和44A之间的掺杂区28的部分以及多晶硅填充沟槽44A和45A之间的掺杂区28的部分上的ILD层94的部分露出。开口98还使得多晶硅部分78和79上的、掺杂区93上的、以及多晶硅填充沟槽45A和场氧化层区48A之间的ILD层94的部分露出。
现在参考图6，各向异性地蚀刻ILD层94的露出部分和ILD层94的露出部分下的屏蔽氧化层77的部分，以使掺杂区26、28和93以及多晶硅部分78和79的部分露出。利用例如各向异性蚀刻，在掺杂区26、28和93以及多晶硅部分78和79的露出部分中形成开口。掺杂区93中的开口使外延层22的部分露出。对于本领域的技术人员而言，各向异性地蚀刻介质材料和半导体材料的技术众所周知。应该理解，蚀刻ILD层94、屏蔽氧化层77和掺杂区26、28和93以及多晶硅部分78和79的技术不限于各向异性蚀刻技术。例如，可以利用各向同性蚀刻技术实施它们。P-型传导性的杂质材料被注入到掺杂区26和28的露出部分，以形成掺杂区100。P-型传导性杂质材料还被注入到外延层22的露出部分中，以形成掺杂区102。掺杂区100帮助在掺杂区26和28以及参照图8所述的源极导体金属之间形成良好的体接触(body contact)。多晶硅部分78和79的露出部分还掺杂有杂质材料以形成掺杂区100。为了清楚，未在多晶硅部分78和79中示出掺杂物或杂质材料。
现在参考图7，掩模材料97被去除，并且在ILD层94上以及在掺杂区26和28、外延层22以及多晶硅部分78和79中形成的开口中形成了另一个光刻胶层(未示出)。图样化光刻胶层以形成具有开口106的掩模结构104，开口106使多晶硅填充沟槽41A和43A之间的ILD层94的部分以及多晶硅填充沟槽41A和43A的部分上的ILD层94的部分露出。利用例如反应离子蚀刻，各向异性地蚀刻ILD层94的露出部分和ILD层94的露出部分下的屏蔽氧化层77的部分，以使多晶硅栓71、72和73露出。应该注意，蚀刻不限于是各向异性蚀刻，还可以是各向同性蚀刻。利用本领域技术人员公知的技术去除掩模结构104。
现在参考图8，一层难熔金属(未示出)被保形地布置在掺杂区100和102、多晶硅栓71-73、多晶硅部分78和79的露出部分上以及在ILD层94上。例如，难熔金属是厚度范围为大约100
Figure A20081009317700121
至大约1000
Figure A20081009317700122
的钛。难熔金属被加热到大约350℃至大约700℃的温度范围。热处理使得钛与硅反应在钛与硅或多晶硅接触的所有区域中形成硅化钛。这样，硅化钛层110由掺杂区100形成，硅化钛层112由多晶硅栓7-73和多晶硅栓71-73之间的外延层22的部分形成，硅化钛层114由掺杂区102的部分形成，硅化钛层116由多晶硅部分78形成，并且硅化钛层118由多晶硅部分79形成。ILD层94上的钛的部分保持不反应。虽然，氧化层51-53的露出部分上的钛层的部分不形成硅化层，但是为了清楚，它们被表示为与硅化层112连续。正如本领域的技术人员所认识到的，自对准的硅化层被称为自对准多晶硅化物(salicide)层。因此，层110、112、114、116和118可以被称为自对准多晶硅化物层。应该理解，硅化层的类型不是本发明的限制。例如，其他合适的硅化物包括硅化镍、硅化铂、硅化钴等。如本领域的技术人员所认识到的，在硅化物形成期间消耗硅，并且消耗的硅的量是形成的硅化物类型的函数。
势垒层形成与硅化钛层110、112、114、116和118接触，并在ILD层94上。势垒层的适当材料包括氮化钛、钛钨等。诸如铝的金属层形成与势垒层接触。光刻胶层(未示出)被形成在金属层上，并图样化以使金属层的部分露出。蚀刻金属层的露出部分和金属层的露出部分下的势垒层的部分以形成电导体。更具体地，硅化层110、势垒层的部分120以及金属层的部分122结合起来形成了源极接触，而硅化层112、势垒层的另一部分120以及金属层的另一部分122结合起来形成了肖特基接触。源极接触和肖特基接触共享公共的金属化系统，并因而被称为源极电极124。此外，硅化层114和118、势垒层的部分126以及金属层的部分128形成上部漏极接触130，并且硅化层116、势垒层的部分132和金属层的部分134形成栅极接触135。源极接触124还作为肖特基二极管140的阳极，并作为功率FET 142的源极接触和体接触。导体144形成与表面16接触，并作为肖特基二极管140的阴极，以及作为功率FET 142的底部漏极接触。用于导体144的合适的金属化系统包括金合金、钛-镍-金、钛-镍-银等。应该理解，肖特基区95中制造的肖特基器件的类型不限于肖特基二极管。其他类型的肖特基器件还可以在肖特基区95中产生。还应该理解，由半导体材料12制成的半导体器件的类型不限于是功率FET或沟槽型FET。
图9是根据本发明的实施方案的半导体元件150的横截面视图。图9中所示的是具有相对的表面154和16的半导体材料152。表面154还被称为前或上表面，而表面16还被称为下或后表面。根据一个实施方案，半导体材料152包括布置在半导体基片18上的外延层158。参照图1，对基片18进行描述。优选地，基片18是重度掺杂有N-型掺杂物或杂质材料的硅，而外延层158是轻度掺杂有N-型掺杂物的硅。例如，基片层18的电阻系数一般小于大约0.01Ω-cm，而外延层158的电阻系数一般大于大约0.2Ω-cm，并且优选地大于大约0.4Ω-cm。基片层18为流过功率晶体管的电流提供低电阻传导路径，并将低电阻电接触提供至在基片12的下表面16上形成的漏极导体。因此，除了单个外延层在半导体基片18上形成之外，半导体材料152类似于半导体材料12。此外，掺杂区160形成在外延层158的部分中，外延层158的该部分在功率FET 162的源区和体区以及肖特基二极管164的阳极区之下。例如，通过以大约3×1012离子/平方厘米到大约1×1014离子/平方厘米范围内的剂量以及大约1百万电子伏特(“MeV”)至大约5MeV范围内的注入能量将N-型传导性杂质材料注入进外延层158而形成掺杂区160。
到目前为止，应该同意，已经提供了一种包括肖特基器件、非肖特基半导体器件、边缘终端结构或其组合的半导体元件。在半导体基片上形成两个外延层、使得上外延层的电阻系数比下外延层的电阻系数高、并且两个外延层的电阻系数都比基片的电阻系数高的优势在于，肖特基接触可以形成至电阻系数较高的上外延层，并且场效应晶体管的部分可以由电阻系数较低的下外延层形成。因此，肖特基器件和场效应晶体管可以由相同的半导体材料形成。形成到电阻系数较高的上外延层的肖特基接触降低了出现在夹断时和夹断期间的漏电流，并且由电阻系数较高的上外延层形成场效应晶体管的体端(body)不影响导通电阻，而帮助增强击穿电压。这些优势还出现在具有单个外延层的实施方案中，所述单个外延层具有诸如掺杂区160的掺杂区。此外，具有掺杂区160的双层外延半导体材料或单层外延半导体材料增强了场效应晶体管的击穿电压。
尽管在本文中已经公开了某些优选的实施方案和方法，对于本领域的技术人员来说，根据前述公开明显的是，可以进行对于这些实施方案和方法的变更和修改，而不背离本发明的实质和范围。例如，掩模或掩模结构可以主要由具有在其中形成的多个开口的单个掩模或掩模结构组成，或者可以存在由一个或多个开口分隔开的掩模或掩模结构。此外，半导体器件可以是垂直型器件例如功率FET 142  和162，或横向型器件。其旨在说明本发明应该仅仅限制于所附权利要求以及可适用法律的法规和法则所要求的范围。

Claims (10)

1.一种用于制造半导体元件的方法，其包括：
提供半导体材料，所述半导体材料包括布置在基片上的第一外延层和布置在所述第一外延层的部分上的第二外延层；以及
由所述第二外延层的第一部分形成肖特基器件。
2.根据权利要求1所述的方法，其中，提供半导体材料的所述步骤包括提供第一传导性类型的所述基片、所述第一外延层以及所述第二外延层，并且其中，所述第二外延层的电阻系数大于所述第一外延层的电阻系数。
3.根据权利要求1所述的方法，还包括：在所述第二外延层的第二部分上形成边缘终端结构。
4.一种用于制造半导体元件的方法，其包括：
提供第一传导性类型的半导体基片；
在所述半导体基片上形成具有所述第一传导性类型和第一电阻系数的第一外延层；
在所述第一外延层上形成具有所述第一传导性类型和第二电阻系数的第二外延层，所述第二电阻系数大于所述第一电阻系数；以及
由所述第二外延层的第一部分形成肖特基器件。
5.根据权利要求4所述的方法，还包括：在所述第二外延层的第二部分上形成边缘终端结构。
6.一种用于制造半导体元件的方法，其包括：
提供半导体材料，所述半导体材料包括布置在基片上的具有第一传导性类型和第一电阻系数的外延层；
在所述外延层中形成具有所述第一传导性类型和第二电阻系数的掺杂区；以及
在所述外延层的第一部分上形成边缘终端结构。
7.一种半导体元件，其包括：
半导体基片，其具有第一传导性类型；
第一外延层，其处于所述半导体基片上并具有所述第一传导性类型和第一电阻系数；
第二外延层，其处于所述第一外延层上并具有所述第一传导性类型和第二电阻系数，所述第二电阻系数大于所述第一电阻系数；以及
边缘终端结构，其被布置在所述第二外延层的第一部分上。
8.根据权利要求7所述的半导体元件，还包括半导体器件和肖特基器件，所述半导体器件布置在所述第二外延层的第二部分中，所述肖特基器件布置在所述第二外延层的第三部分中。
9.一种半导体元件，其包括：
半导体基片，其具有第一传导性类型；
外延层，其处于所述半导体基片上并具有所述第一传导性类型和第一电阻系数；
掺杂区，其被布置在所述外延层的第一部分中并具有所述第一传导性类型；以及
肖特基器件，其被布置在所述外延层的第二部分中，所述第二部分在所述第一部分上。
10.一种半导体元件，其包括：
半导体基片，其具有第一传导性类型；
外延层，其处于所述半导体基片上并具有所述第一传导性类型和第一电阻系数；
掺杂区，其被布置在所述外延层的第一部分中并具有所述第一传导性类型；以及
边缘终端结构，其被布置在所述外延层的第二部分上；
场效应晶体管，其被布置在所述外延层的第三部分中；
肖特基器件，其被布置在所述外延层的第四部分中。
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