CN105374841A - 电子器件 - Google Patents

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Abstract

一种电子器件包括晶体管。所述晶体管包括：包括金属氧化物的本体；栅电极；以及栅绝缘层，其插入在所述本体和所述栅电极之间；其中，所述晶体管根据施加至所述栅电极和所述本体的电压，通过所述本体中的氧空位的移动而接通或关断。

Description

电子器件
相关申请的交叉引用
本申请要求2014年8月22日提交的申请号为10-2014-0109603、发明名称为“电子器件”的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本专利文件涉及存储电路或器件以及它们在电子器件或系统中的应用。
背景技术
近来，随着电子器件或装置朝着小型化、低功耗、高性能和多功能性等方向发展，对能够在各种电子器件或装置(例如，计算机、便携式通信设备等)中储存信息的电子器件有所需求，且已经对这种电子器件进行了研究和开发。这种电子器件的实例包括可以利用根据施加的电压或电流而在不同电阻状态之间切换的特性来储存数据、且可以通过各种配置来实现的电子器件，例如：RRAM(阻变随机存取存储器)、PRAM(相变随机存取存储器)、FRAM(铁电随机存取存储器)、MRAM(磁阻随机存取存储器)、电熔丝等。
发明内容
本专利文件中公开的技术包括存储电路或器件、它们在电子器件或系统中的应用、以及电子器件的各种实现，其中，电子器件可以包括具有优异特性的晶体管。
在一个实施例中，一种电子器件包括晶体管，所述晶体管包括：包括金属氧化物的本体；栅电极；以及栅绝缘层，其插入在所述本体和所述栅电极之间，其中，所述晶体管根据施加至所述栅电极和所述本体的电压，通过所述本体中的氧空位的移动而接通或关断。
上述器件的实施例可以包括下列中的一个或多个。
接通所述晶体管包括：在所述本体中使氧空位朝着所述栅电极移动，其中，关断所述晶体管包括：在所述本体中使氧空位远离所述栅电极而移动。所述本体中的氧离子在与所述氧空位相反的方向移动。当施加至所述栅电极、所述本体或所述栅电极和所述本体二者的电压被去除时，所述晶体管保持所述电压的去除之前所呈现的接通状态或关断状态。所述本体、所述栅绝缘层和所述栅电极层在与衬底的表面垂直的方向上顺序地层叠在衬底之上。所述晶体管还包括：第一结区和第二结区，其分别在所述栅电极的两侧形成在本体中，以及其中，所述第一结区和所述第二结区之间的区域的宽度小于或等于所述栅电极在相同方向上的宽度。当所述晶体管接通时，通过所述第一结区和所述第二结区之间的氧空位形成导电沟道。所述晶体管还包括：第一结区和第二结区，其分别在所述栅电极的两侧形成在本体中；线，通过第一接触耦合到所述第一结区；以及存储元件，通过第二接触耦合到所述第二结区。所述本体具有在与衬底的表面垂直的方向上延伸的柱体形状，且所述栅电极与所述本体的第一侧接触，栅绝缘层插入在所述栅电极和所述本体的第一侧之间，以及所述晶体管还包括：导电图案，其与所述本体的第二侧直接接触。所述导电图案将本体电压供给至所述本体。所述栅电极和所述导电图案中的每个具有在与所述衬底的表面平行的第一方向上延伸的线形状。所述栅电极的顶表面与所述本体的顶表面位于相同水平或者在所述本体的顶表面之上；以及所述栅电极的底表面与所述本体的底表面位于相同水平或者在所述本体的底表面之下。所述导电图案的顶表面与所述本体的顶表面位于相同水平或者在所述本体的顶表面之下；以及所述导电图案的底表面与所述本体的底表面位于相同水平或者在所述本体的底表面之上。所述晶体管还包括：第一接触，其耦合到所述本体的底表面；第二接触，其耦合到所述本体的顶表面；线，其在所述第一接触之下耦合到所述第一接触；以及存储元件，其在所述第二接触之上耦合到所述第二接触。
所述电子器件还可以包括微处理器，所述微处理器包括：控制单元，被配置成从所述微处理器的外部接收包括命令的信号，并且执行所述命令的提取、译码或者控制所述微处理器的信号的输入或输出；操作单元，被配置成基于所述控制单元对所述命令译码的结果来执行操作；以及存储单元，被配置成储存用于执行所述操作的数据、与执行所述操作的结果相对应的数据、或者执行所述操作的数据的地址，其中所述晶体管是所述微处理器中的所述控制单元、所述操作单元和所述存储单元中的至少一个的一部分。
所述电子器件还可以包括处理器，所述处理器包括：核心单元，被配置成通过使用数据，基于从所述处理器外部输入的命令来执行与所述命令相对应的操作；高速缓冲存储单元，被配置成储存用于执行所述操作的数据、与执行所述操作的结果相对应的数据、或者执行所述操作的数据的地址；以及总线接口，连接在所述核心单元和所述高速缓冲存储单元之间，并且被配置成在所述核心单元和所述高速缓冲存储单元之间传送数据，其中，所述晶体管是所述处理器中的所述核心单元、所述高速缓冲存储单元和所述总线接口中的至少一个的一部分。
所述电子器件还可以包括处理系统，所述处理系统包括：处理器，被配置成将通过所述处理器接收的命令译码，并且基于将所述命令译码的结果来控制对信息的操作；辅助存储器件，被配置成储存用于将所述命令译码的程序和所述信息；主存储器件，被配置成调用和储存来自所述辅助存储器件的所述程序和所述信息，使得在执行所述程序时所述处理器可以利用所述程序和所述信息来执行操作；以及接口设备，被配置成在所述处理器、所述辅助存储器件和所述主存储器件中的至少一个与外部之间执行通信，其中，所述晶体管是所述处理系统中的所述处理器、所述辅助存储器件、所述主存储器件和所述接口设备中的至少一个的一部分。
所述电子器件还可以包括数据储存系统，所述数据储存系统包括：储存器件，被配置成储存数据并保存储存的数据，无论电源如何；控制器，被配置成根据从外部输入的命令来控制数据至所述储存器件的输入和从所述储存器件输出所述数据；暂时储存器件，被配置成暂时地储存在所述储存器件和外部之间交换的数据；以及接口，被配置成在所述储存器件、所述控制器和所述暂时储存器件中的至少一个与外部之间执行通信，其中，所述晶体管是所述数据储存系统中的所述控制器、所述储存器件、所述暂时储存器件和所述接口中的至少一个的一部分。
所述电子器件还可以包括存储系统，所述存储系统包括：存储器，被配置成储存数据并保存储存的数据，无论电源如何；存储器控制器，被配置成根据从外部输入的命令来控制数据至所述存储器的输入和从所述存储器输出所述数据；缓冲存储器，被配置成缓冲在所述存储器和外部之间交换的数据；以及接口，被配置成在所述存储器、所述存储器控制器和所述缓冲存储器中的至少一个与外部之间执行通信，其中，所述晶体管是所述存储系统中的所述存储器控制器、所述存储器、所述缓冲存储器和所述接口中的至少一个的一部分。
结合本文中提供的实施例的附图和描述，所述的这些和其他的方面、实施方式以及相关优点将变得明显，实施例的附图和描述旨在提供对所要求保护的本发明的进一步解释。
附图说明
图1A和1B是示出根据一个实施方式的晶体管以及用于制造所述晶体管的工艺的例子的图。
图2A和2B是示出图1A和1B的晶体管的操作过程的图。
图3A和3B是示出根据另一个实施方式的晶体管的图。
图4A至4F是示出根据另一个实施方式的制造晶体管的工艺的例子的图。
图5A至5D是示出根据另一个实施方式的制造晶体管的工艺的另一例子的图。
图6示出实施基于所公开技术的存储电路的微处理器。
图7示出实施基于所公开技术的存储电路的处理器。
图8示出实施基于所公开技术的存储电路的系统。
图9示出实施基于所公开技术的存储电路的数据储存系统。
图10示出实施基于所公开技术的存储电路的存储系统。
具体实施方式
以下将参照附图来详细描述本发明的各个实施例。
附图并不一定按比例绘制，并且在一些情况下，为了清楚地示出实施例的某些特征，可能对附图中的至少一些结构的比例做夸大处理。在附图或说明书中呈现具有为多层结构的两层或更多层的实施例时，所示出的这些层的相对定位关系或布置这些层的顺序反映了实施例的特定实施方式，而不同的相对定位关系或布置层的顺序也是可能的。另外，所描述的或示出的多层结构的实施例可能不反映特定的多层结构中存在的所有层(例如，一个或更多个附加层可以存在于两个所示的层之间)。作为具体的例子，当所描述或所示出的多层结构的第一层被称为在第二层“上”或“之上”或在衬底“上”或“之上”时，第一层可以是直接形成在第二层或衬底上，但是也可以表示如下的结构：一个或更多个其他的中间层存在于第一层和第二层之间或第一层和衬底之间。
图1A和1B是示出根据一个实施方式的晶体管10以及用于制造晶体管10的工艺的例子的图。具体来说，图1A是平面图，图1B是沿着图1A的线A-A’获得的截面图。
参见图1A和1B，晶体管10可以包括：衬底100、形成在衬底100之上的本体110、形成在本体110之上的栅绝缘层130、形成在栅绝缘层130之上的栅电极140、以及分别在栅电极140的第一侧和第二侧形成在本体110中的第一结区120A和第二结区120B。
衬底100可以包括额外的元件(未示出)，例如用于向本体110施加电压的线。
本体110可以提供要形成晶体管10的沟道的区域。在本实施方式中，本体110可以由金属氧化物形成，所述金属氧化物具有可变电阻特性且可以用作RRAM等中的存储元件。例如，本体110可以由过渡金属氧化物或基于钙钛矿的材料形成。金属氧化物可以包含氧空位和/或氧离子。在诸如RRAM的存储器件中，当在金属氧化物中通过氧空位形成导电路径时，金属氧化物可以处于低电阻状态且储存数据‘0’。另一方面，当不存在导电路径时，金属氧化物可以处于高电阻状态且储存数据‘1’。然而，在本实施方式中，金属氧化物可以不用作存储元件，而是用作晶体管10的本体110。金属氧化物可以包括满足化学计量配比的富氧材料，例如五氧化二钽(Ta2O5)、二氧化钛(TiO2)等。金属氧化物可以包括与富氧材料相比缺少氧的缺氧材料，例如钛氧化物TiOx，其中x小于2、钽氧化物TaOy，其中y小于2.5等。当缺氧材料的体积与富氧材料的体积相同时，缺氧材料中包括的氧空位的数目、氧离子的数目或者二者的数目可以大于富氧材料中包括的相应数目。因而，缺氧材料中的氧空位、氧离子或者二者的迁移率相比于富氧材料中的相应迁移率可以提高。将参考图2A和2B更详细地描述氧空位和/或氧离子的移动。在平面图中，本体110可以具有岛形状，且通过包围本体110的隔离层(未示出)相互分隔开。
栅绝缘层130和栅电极140可以顺序地层叠在本体110之上。栅绝缘层130可以包括一种或多种绝缘材料，例如，氧化硅、氮化硅、或它们的组合。栅电极140可以包括一种或多种导电材料，例如金属、金属氮化物、掺有杂质的半导体材料、或它们的组合。在平面图中，栅电极140可以与本体110重叠且与本体110相交叉。另外，栅绝缘层130可以与栅电极140一起被图案化，且具有与栅电极140相同的平面形状。然而，其他实施方式也是可以的。栅绝缘层130可以具有各种形状，只要栅绝缘层130插入在栅电极140和本体110之间即可。例如，栅绝缘层130可以覆盖本体110、第一结区120A和第二结区120B的整个顶表面，除了要形成第一接触150A和第二接触150B的区域之外。
第一结区120A和第二结区120B可以包括一种或多种导电材料，例如，金属、金属氮化物、掺有杂质的半导体材料、或它们的组合。导电沟道可以形成在第一结区120A和第二结区120B之间的本体110中。第一结区120A和第二结区120B之间的区域可以与栅电极140重叠，且具有小于或基本等于栅电极140的宽度W2的宽度W1。也就是，第一结区120A和第二结区120B之间的区域可以完全被栅电极140覆盖。如下文所述，导电沟道可以通过栅电极140之下的氧空位来形成。因而，当第一结区120A和第二结区120B之间的区域的宽度W1小于或基本等于栅电极140的宽度W2时，易于在第一结区120A和第二结区120B之间的区域中形成导电沟道。
第一结区120A和第二结区120B可以分别耦合到布置在第一结区120A和第二结区120B之上的第一接触150A和第二接触150B。存储元件(没有示出)可以形成在第一接触150A之上以耦合到第一接触150A。诸如位线的线(未示出)可以形成在第二接触150B之上以耦合到第二接触150B。当尝试访问存储元件以操作存储元件时，晶体管10可以接通，因此操作电压或电流可以通过所述线、第二接触150B、晶体管10和第一接触150A而供给到存储元件。另一方面，当不需要访问存储元件时，晶体管10可以关断。
在下文中，将参考图2A和2B更为详细地描述晶体管10的接通或关断的过程。
图2A和2B是示出图1A和1B的晶体管10的操作过程的图。图2A是用于解释晶体管10的接通操作的图，图2B是用于解释晶体管10的关断操作的图。图2A和2B示出了有助于解释图1A和1B中所示的元件之中的接通/关断操作的一些元件。
参见图2A，当例如接地电压或某一负电压的低电压VL被施加到栅电极140、且例如某一正电压的高电压VH被施加到本体110时，本体110中的氧空位Vo可以朝着栅电极140移动，即朝着第一结区120A和第二结区120B之间的本体110的上部移动。在这些条件下，本体110中的氧离子O2-可以远离栅电极140而移动，即朝着本体110的下部移动。因而，可以通过栅电极140之下的氧空位Vo而在本体110的上部中形成导电沟道，使得对应区域可以处于低电阻状态。第一结区120A和第二结区120B可以通过导电沟道而彼此电连接。结果，晶体管10可以被接通。
参见图2B，当例如某一正电压的高电压VH被施加到栅电极140、且例如接地电压或某一负电压的低电压VL被施加到本体110时，本体110中的氧离子O2-可以朝着栅电极140移动。在这种情况下，本体110中的氧空位Vo可以远离栅电极140而移动。因而，已经由氧空位Vo形成的导电沟道可以不再存在，使得对应区域可以处于高电阻状态。结果，晶体管10可以被关断。
以下将简要描述用于制造图1A和1B的上述晶体管10的工艺的例子。
再次参见图1A和图1B，可以通过在衬底100之上沉积金属氧化物材料以及选择性地刻蚀金属氧化物材料来形成本体110。本体110和其他本体(未示出)之间的空间可以利用绝缘材料来填充以形成隔离层(未示出)。
然后，通过选择性地刻蚀本体110中的与要形成第一结区120A和第二结区120B的区域相对应的部分，在本体110中形成第一沟槽TA和第二沟槽TB。
然后，通过形成覆盖包括第一沟槽TA和第二沟槽TB的本体110的导电材料以及执行例如CMP(化学机械抛光)的平坦化工艺直到暴露本体110的顶表面，可以形成第一结区120A和第二结区120B以填充第一沟槽TA和第二沟槽TB。
然后，通过在本体110与第一结区120A和第二结区120B之上顺序地沉积绝缘材料和导电材料并选择性地刻蚀绝缘材料和导电材料，可以形成栅绝缘层130和栅电极140。然而，在另一个实施方式中，可以只选择性地刻蚀导电材料。在这种情况下，沉积的绝缘材料可以是栅绝缘层130。
然后，通过形成覆盖形成有栅电极140的所得结构的层间电介质层(未示出)、选择性地刻蚀层间电介质层以形成暴露出每个第一结区120A和第二结区120B的孔、以及利用导电材料来填充孔，可以形成分别耦合到第一结区120A和第二结区120B的第一接触150A和第二接触150B。
然后，虽然未示出，但是可以执行各种后续工艺，例如，用于形成耦合到第一接触150A的存储元件的工艺、用于形成耦合到第二接触150B的线的工艺等等。
通过根据上述实施方式的晶体管10及其工艺，可以获得以下的优点。
第一，通过形成具有金属氧化物的本体110，可以在不向栅极和/或本体施加电压的情况下保持晶体管10的导通状态或关断状态，所述金属氧化物为可变电阻材料且可以用作存储元件。即，可以获得非易失性晶体管。另外，与利用硅本体的现有晶体管相比，可以改善晶体管10的接通电流特性和关断电流特性。具体来说，在现有晶体管中，当现有晶体管处于关断状态时，可能产生通过沟道和结的漏电流，且最大接通电流可能存在限制。这是因为，形成现有晶体管的本体的硅具有较小的能带。另一方面，在本实施方式中，因为可以使用具有较大能带的金属氧化物来形成晶体管10的本体，所以可以将漏电流最小化，且由此关断电流可以非常小。另外，在晶体管10的接通操作期间可以将氧离子推出沟道区域，使得可以相对于现有晶体管提高最大接通电流。
另外，用于制造上述晶体管10的工艺成本和难度水平可以降低。
因为上述优点，晶体管10可以用在各种类型的电子器件中。例如，晶体管10可以应用于便携式和电池供电的家用电器，或者诸如气体传感器等的IC芯片。
在上述实施方式中，已经描述了具有二维类型的晶体管10，其中沟道被形成为与衬底100的表面平行。然而，实施方式不限于此，在其他实施方式中，可以形成各种类型的使用金属氧化物本体的晶体管。例如，可以形成具有三维类型的晶体管，其中沟道被形成为与衬底的表面垂直。以下将参考图3A和3B来描述三维晶体管的例子。
图3A和3B是示出根据另一个实施方式的晶体管30的图。具体来说，图3A是立体图，图3B是沿着图3A的线B-B’获得的截面图。
参见图3A和3B，晶体管30可以包括：衬底200；本体230，形成在衬底200之上且具有柱体形状；栅电极250，与本体230的第一侧相邻，在本体230的第一侧和栅电极250之间具有栅绝缘层(未示出)；导电图案260，与本体230的第二侧直接接触，且向本体230提供本体电压；第一接触220，与本体230的底表面耦合；以及第二接触240，耦合到本体230的顶表面。
衬底200可以包括额外的元件，例如线210，其包括一种或多种导电材料，例如金属、金属氮化物、掺有杂质的半导体材料、或它们的组合。线210可以耦合到第一接触220，布置在第一接触220之下、且在与线B-B’平行的方向上延伸。线210可以用作位线。
本体230可以执行与图1A和图1B的上述实施方式的本体110基本相同的功能。另外，本体230可以由与上述实施方式的本体110基本相同的材料形成，例如具有可变电阻特性的金属氧化物。栅绝缘层(未示出)可以与本体230的侧表面接触且可以插入在栅电极250和本体230之间。栅电极250和栅绝缘层可以执行分别与上述实施方式的栅电极140和栅绝缘层130基本相同的功能。另外，栅电极250和栅绝缘层可以由分别与上述实施方式的栅电极140和栅绝缘层130基本相同的材料形成。在本实施方式中，本体230、栅绝缘层和栅电极250可以沿着与衬底200的表面平行的方向来排列，而在图1A和1B的上述实施方式中，本体110、栅绝缘层130和栅电极140在与衬底100的表面垂直的方向上层叠。因此，形成在本体230中的沟道的方向可以与衬底200的表面垂直。
用于供给本体电压的导电图案260被布置在本体230的与本体230直接接触的第二侧。即，导电图案260可以与本体230、栅绝缘层和栅电极250一起，沿着与衬底200的表面平行的方向来布置。导电图案260可以包括一种或多种导电材料，例如，金属、金属氮化物、掺有杂质的半导体材料、或它们的组合。
第一接触220和第二接触240中的一个可以与上述实施方式中的第一结区120A和第一接触150A执行基本相同的功能，且可以由与上述实施方式中的第一结区120A和第一接触150A基本相同的材料来形成，而第一接触220和第二接触240中的另一个可以与上述实施方式中的第二结区120B和第二接触150B执行基本相同的功能，且可以由与上述实施方式中的第二结区120B和第二接触150B基本相同的材料来形成。
在本实施方式中，栅电极250可以位于本体230的第一侧，导电图案260可以位于与本体230的第一侧相对的本体230的第二侧。另外，栅电极250和导电图案260可以具有在某一方向上、例如与线B-B’成直角的方向上延伸的线形状。然而，其他实施方式也是可以的。栅电极250和导电图案260可以具有各种形状和/或各种配置，只要栅电极250和导电图案260相互绝缘即可。
另外，栅电极250可以与本体230的第一侧重叠，且具有等于或大于本体230的厚度T1的厚度T2。即，栅电极250的顶表面可以与本体230的顶表面位于同一水平或者位于本体230的顶表面之上，栅电极250的底表面可以与本体230的底表面位于同一水平或者位于本体230的底表面之下。如下所述，可以通过本体230内的与栅电极250重叠的区域中的氧空位来形成导电沟道。因而，当栅电极250的厚度T2等于或大于本体230的厚度T1时，可以形成与第一接触220和第二接触240相互电连接的导电沟道。
导电图案260可以与本体230的第二侧重叠，且可以具有等于或小于本体230的厚度T1的厚度T3。即，导电图案260的顶表面可以与本体230的顶表面位于相同水平或者位于本体230的顶表面之下，导电图案260的底表面可以与本体230的底表面位于相同水平或者位于本体230的底表面之上。这是为了防止在导电图案260和本体230相互电耦合时，在导电图案260和第一接触220之间或是在导电图案260和第二接触240之间出现电短路。
存储元件270可以形成在第二接触240之上以耦合到第二接触240。存储元件270可以是电容器或者可变电阻元件。可变电阻元件可以根据施加至其的电压或电流而在不同的电阻状态之间切换，且具有单层结构或多层结构，所述单层结构或多层结构包括用在RRAM、PRAM、FRAM和MRAM等中的一种或多种可变电阻材料。可变电阻材料可以包括：诸如过渡金属氧化物或基于钙钛矿的材料的金属氧化物、诸如基于硫族化物的材料的相变材料、铁电材料、铁磁材料等。当存储元件270是可变电阻元件时，诸如源极线的其他线(未示出)可以被形成为电连接到存储元件270的顶端。当晶体管30被接通以访问存储元件270时，可以通过第一线210和/或其他线(未示出)向存储元件270供给操作电压或电流。
本实施方式中的晶体管30的接通操作和/或关断操作可以与图1A和1B的上述实施方式基本相同，除了沟道的方向以外。
具体来说，当向栅电极250施加低电压且通过导电图案260向本体230施加高电压时，本体230中的氧空位可以朝着栅电极250移动，即，朝着本体230的第一侧移动。因此，可以形成具有相对于衬底200的垂直方向的导电沟道，以在本体230的第一侧将第一接触220和第二接触240相互电连接。结果，晶体管30可以接通。
另一方面，当向栅电极250施加高电压且通过导电图案260向本体230施加低电压时，本体230中的氧空位可以远离栅电极240而移动，即朝着本体230的第二侧移动。因而，本体230的第一侧的导电沟道可以不再存在。结果，晶体管30可以被关断。
将参考图4A至5B来描述用于制造上述晶体管30的工艺的例子。
图4A至4F是示出根据一个实施方式的制造晶体管的工艺的图。
参见图4A，通过在衬底200之上沉积导电材料以及图案化所述导电材料，可以在衬底200之上形成在第一方向上、例如与线B-B’平行的方向上延伸的线210。
然后，可以形成覆盖线210的第一层间电介质层ILD1，且可以通过选择性地刻蚀第一层间电介质层ILD1来形成暴露出线210的顶表面的第一接触孔H1。然后，通过利用导电材料来填充第一接触孔H1，可以形成第一接触220。这里，在图4A中，第一接触220的顶表面与第一层间电介质层IDL1的顶表面位于相同水平。然而，在另一实施方式中，第一层间电介质层ILD1的上部还可以被进一步去除，使得第一层间电介质层ILD1的顶表面低于第一接触220的顶表面。在这种情况下，通过后续工艺，栅电极250的底表面可以低于本体230的底表面。
参见图4B，通过在第一接触220和第一层间电介质层ILD1之上沉积导电材料且选择性地刻蚀导电材料，可以形成布置在第一接触220的一侧的栅电极250。栅电极250可以具有在与第一方向相交叉的第二方向上延伸的线形状。
然而，通过沿着包括栅电极250的所得结构的整个表面来沉积绝缘材料、以及对沉积的绝缘材料执行毯式刻蚀工艺(blanketetchingprocess)，可以在栅电极250的侧壁之上形成栅绝缘层280。
参见图4C，通过沉积绝缘材料来覆盖形成有栅电极250和栅绝缘层280的所得结构、以及对沉积的绝缘材料执行平坦化工艺直到栅电极250的顶表面暴露出来，可以形成第二层间电介质层ILD2。
然后，通过选择性地刻蚀第二层间电介质层ILD2，可以形成第二接触孔H2，第二接触孔H2暴露出布置在栅电极250一侧的栅绝缘层280的侧壁以及第一接触220的顶表面。
参见图4D，通过利用金属氧化物来填充第二接触孔H2，可以形成本体230。这里，在图4D中，本体230的顶表面与第二层间电介质层ILD2的顶表面位于相同水平。然而，在另一个实施方式中，可以进一步去除本体230的上部，使得本体230的顶表面低于第二层间电介质层ILD2的顶表面。在这种情况下，栅电极250的顶表面可以位于本体230的顶表面之上。由于此工艺，本体230的一侧可以与栅绝缘层280接触，且本体230的另一侧可以与第二层间电介质层ILD2接触。
参见图4E，通过选择性地刻蚀布置在本体230的另一侧的第二层间电介质层ILD2，可以形成第一沟槽TR1，所述第一沟槽TR1暴露出本体230的另一侧且在第二方向上延伸。第一沟槽TR1的底表面可以与本体230的底表面位于相同水平或者位于本体230的底表面之上。由于在用于形成第一沟槽TR1的对第二层间电介质层ILD2的刻蚀期间的不对准，本体230的与第二层间电介质层ILD2邻近的另一侧的一部分可以被进一步刻蚀。
然后，通过利用导电材料来填充第一沟槽TR1，可以形成导电图案260。这里，在图4E中，导电图案260的顶表面与本体230的顶表面位于相同水平。然而，在另一实施方式中，还可以进一步去除导电图案260的上部，使得导电图案260的顶表面低于本体230的顶表面。由于此工艺，本体230的另一侧可以与导电图案260直接接触。
参见图4F，可以在图4E的所得结构之上形成第三层间电介质层ILD3。
然后，可以形成暴露本体230的顶表面的第三接触孔H3，且可以通过利用导电材料填充第三接触孔H3来形成第二接触240。
然后，尽管未示出，但是可以在第二接触240之上形成额外的元件，诸如存储元件。
图5A至5D是示出根据另一个实施方式的制造晶体管的工艺的图。将主要描述与图4A至4F的实施方式的不同之处。
参见图5A，可以在衬底200之上形成线210。
然后，可以形成覆盖线210的第一层间电介质层ILD1，且可以形成穿过第一层间电介质层ILD1并耦合到线210的顶表面的第一接触220。
然后，通过在第一接触210和第一层间电介质层ILD1之上沉积导电材料以及选择性地刻蚀导电材料，可以形成布置在第一接触220的一侧且具有在第二方向上延伸的线形的栅电极250。可以利用第二层间电介质层ILD2来填充在第一接触220和第一层间电介质层ILD1之上未形成有栅电极250的空间。
参见图5B，通过选择性地刻蚀第二层间电介质层ILD2，可以形成暴露出栅电极250的一个侧壁以及第一接触220的顶表面的第二接触孔H2。
然后，通过沿着包括第二接触孔H2的所得结构的整个表面来沉积绝缘材料且对沉积的绝缘材料执行毯式刻蚀工艺，可以在第二接触孔H2的侧壁之上形成栅绝缘层280。
参见图5C，通过利用金属氧化物来填充形成有栅绝缘层280的第二接触孔H2，可以形成本体230。
参见图5D，通过选择性地刻蚀布置在本体230的另一侧的第二层间电介质层ILD2和栅绝缘层280，可以形成第一沟槽TR1，所述第一沟槽TR1暴露出本体230的另一侧且在第二方向上延伸。
然后，通过利用导电材料填充第一沟槽TR1，可以形成导电图案260。
通过图4A至5D的上述工艺，可以形成与图3A和3B的晶体管30相同或类似的晶体管。然而，也可以使用其他工艺。
以上和其他的基于公开技术的存储电路或半导体器件可以用在一系列器件或系统中。图6至图10提供了可以实施根据本文公开的实施例的存储电路的器件或系统的一些实例。
图6是实施根据所公开技术的存储电路的微处理器的配置图的例子。
参见图6，微处理器1000可以执行用于控制和调整从各种外部设备接收数据、处理数据、以及将处理结果输出至外部设备的一系列处理的任务。微处理器1000可以包括：存储单元1010、操作单元1020、控制单元1030等。微处理器1000可以是各种数据处理单元，例如中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)和应用处理器(AP)。
存储单元1010是在微处理器1000中储存数据的部分，作为处理器寄存器、寄存器等。存储单元1010可以包括数据寄存器、地址寄存器、浮点寄存器等。此外，存储单元1010可以包括各种寄存器。存储单元1010可以执行如下功能：暂时储存要通过操作单元1020执行操作的数据、执行操作的所得数据、以及执行操作的数据被储存的地址。
操作单元1020可以根据控制单元1030将命令译码的结果来执行四则算术运算或逻辑运算。操作单元1020可以包括至少一个算术逻辑单元(ALU)等。
控制单元1030可以接收来自存储单元1010、操作单元1020和微处理器1000的外部设备的信号，执行命令的提取、译码和控制微处理器1000的信号输入和输出，以及执行由程序表示的处理。
根据本实施方式的微处理器1000可以额外地包括高速缓冲存储单元1040，其可以暂时储存要从除了存储单元1010之外的外部设备输入的数据或者要输出至外部设备的数据。在这种情况下，高速缓冲存储单元1040可以通过总线接口1050与存储单元1010、操作单元1020和控制单元1030交换数据。
存储单元1010、操作单元1020和控制单元1030中的至少一个可以包括根据实施方式的上述半导体器件中的一个或多个。例如，存储单元1010、操作单元1020和控制单元1030中的至少一个可以包括晶体管，所述晶体管包括：金属氧化物本体；栅电极；以及栅绝缘层，其插入在所述金属氧化物本体和所述栅电极之间，其中，所述晶体管根据施加至所述栅电极和所述金属氧化物本体的电压，通过所述金属氧化物本体中的氧空位的移动而接通或关断。由此，可以改善存储单元1010、操作单元1020和控制单元1030中的至少一个的操作特性。结果，可以改善微处理器1000的操作特性。
图7是实施基于所公开技术的存储电路的处理器的配置图的例子。
参见图7，处理器1100可以通过包括除了微处理器所执行的功能之外的各种功能来改善性能并实现多功能性，微处理器执行用于控制和调整从各种外部设备接收数据、处理数据、以及将处理结果输出至外部设备的一系列处理的任务。处理器1100可以包括用作微处理器的核心单元1110、用于暂时储存数据的高速缓冲存储单元1120、和用于在内部设备和外部设备之间传送数据的总线接口1130。处理器1100可以包括各种片上系统(SoC)，诸如多核处理器、图形处理单元(GPU)和应用处理器(AP)。
本实施方式的核心单元1110是针对从外部设备输入的数据来执行算术逻辑运算的部分，并且可以包括存储单元1111、操作单元1112和控制单元1113。
存储单元1111是在处理器1100中储存数据的部分，作为处理器寄存器、寄存器等。存储单元1111可以包括数据寄存器、地址寄存器、浮点寄存器等。此外，存储单元1111可以包括各种寄存器。存储单元1111可以执行如下功能：暂时储存要通过操作单元1112执行操作的数据、执行操作的所得数据、和执行操作的数据被储存的地址。操作单元1112是处理器1100中执行操作的部分。操作单元1112可以根据控制单元1113将命令等译码的结果来执行四则算术运算、逻辑运算。操作单元1112可以包括至少一个算术逻辑单元(ALU)等。控制单元1113可以接收来自存储单元1111、操作单元1112和处理器1100的外部设备的信号，执行命令的提取、译码和控制处理器1100的信号输入和输出，以及执行由程序表示的处理。
高速缓冲存储单元1120是暂时储存数据以补偿以高速操作的核心单元1110和以低速操作的外部设备之间的数据处理速度差异的部分。高速缓冲存储单元1120可以包括：主储存部1121、二级储存部1122和三级储存部1123。通常，高速缓冲存储单元1120包括主储存部1121和二级储存部1122，以及在需要高储存容量的情况下可以包括三级储存部1123。根据场合需要，高速缓冲存储单元1120可以包括增加数目的储存部。也就是说，可以根据设计来改变高速缓冲存储单元1120中包括的储存部的数目。主储存部1121、二级储存部1122和三级储存部1123储存和辨别数据的速度可以相同或不同。在各个储存部1121、1122和1123的速度不同的情况下，主储存部1121的速度可以最大。
尽管在图7中示出了主储存部1121、二级储存部1122和三级储存部1123都被配置在高速缓冲存储单元1120内部，但是应当注意的是，高速缓冲存储单元1120的主储存部1121、二级储存部1122和三级储存部1123全部都可以被配置在核心单元1110的外部，并且可以补偿核心单元1110和外部设备之间的数据处理速度的差异。此外，应当注意的是，高速缓冲存储单元1120中的主储存部1121可以被设置在核心单元1110的内部，而二级储存部1122和三级储存部1123可以被配置在核心单元1110的外部，以增强补偿数据处理速度上的差异的功能。在另一个实施方式中，主储存部1121和二级储存部1122可以被设置在核心单元1110的内部，而三级储存部1123可以被设置在核心单元1110的外部。
总线接口1130是连接核心单元1110、高速缓冲存储单元1120和外部设备并且允许有效地传送数据的部分。
根据本实施方式的处理器1100可以包括多个核心单元1110，并且所述多个核心单元1110可以共享高速缓冲存储单元1120。所述多个核心单元1110和高速缓冲存储单元1120可以直接连接或通过总线接口1130连接。可以采用与上述核心单元1110的配置相同的方式来配置所述多个核心单元1110。在处理器1100包括所述多个核心单元1110的情况下，高速缓冲存储单元1120的主储存部1121可以被配置在与所述多个核心单元1110的数目相对应的每个核心单元1110中，而二级储存部1122和三级储存部1123可以采用经由总线接口1130共享的方式而被配置在所述多个核心单元1110的外部。主储存部1121的处理速度可以大于二级储存部1122和三级储存部1123的处理速度。在另一个实施方式中，主储存部1121和二级储存部1122可以被配置在与所述多个核心单元1110的数目相对应的每个核心单元1110中，而三级储存部1123可以采用经由总线接口1130共享的方式被配置在所述多个核心单元1110的外部。
根据本实施方式的处理器1100还可以包括：嵌入式存储单元1140，其储存数据；通信模块单元1150，其可以采用有线或无线的方式将数据传送至外部设备和从外部设备接收数据；存储器控制单元1160，其驱动外部存储器件；以及媒体处理单元1170，其处理在处理器1100中处理的数据或从外部输入设备输入的数据，并将处理的数据输出至外部接口设备等。此外，处理器1100可以包括多个各种模块和器件。在这种情况下，添加的多个模块可以通过总线接口1130与核心单元1110和高速缓冲存储单元1120彼此交换数据。
嵌入式存储单元1140不仅可以包括易失性存储器，也可以包括非易失性存储器。易失性存储器可以包括：DRAM(动态随机存取存储器)、移动DRAM、SRAM(静态随机存取存储器)、以及具有与上述存储器类似功能的存储器等。非易失性存储器可以包括：ROM(只读存储器)、或非型(NOR)快闪存储器、与非型(NAND)快闪存储器、相变随机存取存储器(PRAM)、阻变随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)、以及具有类似功能的存储器。
通信模块单元1150可以包括能够与有线网络连接的模块、能够与无线网络连接的模块、以及能够与有线网络和无线网络都连接的模块。有线网络模块可以包括：局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)、诸如通过传输线来发送和接收数据的各种设备等。无线网络模块可以包括：红外线数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、Zigbee(无线个域网)、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带互联网(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)、诸如不使用传输线来发送和接收数据的各种设备等。
存储器控制单元1160管理和处理在处理器1100与根据不同通信标准而操作的外部存储器件之间传输的数据。存储器控制单元1160可以包括各种存储器控制器，例如，可以控制IDE(集成器件电子)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、RAID(独立盘冗余阵列)、SSD(固态盘)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(microSD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑闪存(CF)卡等的器件。
媒体处理单元1170可以处理在处理器1100中处理的数据、或者以图像、声音和其他形式从外部输入设备输入的数据，并且将数据输出至外部接口设备。媒体处理单元1170可以包括：图形处理单元(GPU)、数字信号处理器(DSP)、高清晰度音频设备(HD音频)、高清晰度多媒体接口(HDMI)控制器等。
高速缓冲存储单元1120、核心单元1110和总线接口1130中的至少一个可以包括根据实施方式的上述半导体器件中的一个或多个。例如，高速缓冲存储单元1120、核心单元1110和总线接口1130中的至少一个可以包括晶体管，所述晶体管包括：金属氧化物本体；栅电极；以及栅绝缘层，其插入在所述金属氧化物本体和所述栅电极之间，其中，所述晶体管根据施加至所述栅电极和所述金属氧化物本体的电压，通过所述金属氧化物本体中的氧空位的移动而接通或关断。由此，可以改善高速缓冲存储单元1120、核心单元1110和总线接口1130中的至少一个的操作特性。结果，可以改善处理器1100的操作特性。
图8是实施基于所公开技术的存储电路的系统的配置图的例子。
参见图9，作为用于处理数据的装置的系统1200可以执行输入、处理、输出、通信、储存等，以对数据进行一系列操作。系统1200可以包括：处理器1210、主存储器件1220、辅助存储器件1230、接口设备1240等。本实施方式的系统1200可以是使用处理器来操作的各种电子系统，诸如计算机、服务器、PDA(个人数字助理)、便携式计算机、网络平板电脑、无线电话、移动电话、智能电话、数字音乐播放器、PMP(便携式多媒体播放器)、照相机、全球定位系统(GPS)、摄像机、语音记录器、远程信息处理、音频视频(AV)系统、智能电视等。
处理器1210可以将输入的命令译码，并针对储存在系统1200中的数据进行操作、比较等，以及控制这些操作。处理器1210可以包括：微处理器单元(MPU)、中央处理单元(CPU)、单核/多核处理器、图形处理单元(GPU)、应用处理器(AP)、数字信号处理器(DSP)等。
主存储器件1220是如下的储存器，其可以在程序执行时暂时储存、调用和执行来自辅助存储器件1230的程序代码或数据，以及即使在电源被切断时也可以保存储存的内容。主存储器件1220可以包括根据实施方式的上述半导体器件中的一个或更多个。
此外，主存储器件1220还可以包括当电源被切断时所有内容都被擦除的易失性存储类型中的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。与此不同，主存储器件1220可以不包括所述根据实施方式的半导体器件，而可以包括当电源被切断时所有内容都被擦除的易失性存储类型中的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。
辅助存储器件1230是用于储存程序代码或数据的存储器件。虽然辅助存储器件1230的速度比主存储器件1220慢，但是辅助存储器件1230可以储存更大量的数据。辅助存储器件1230可以包括根据实施方式的上述半导体器件中的一个或更多个。
此外，辅助存储器件1230还可以包括数据储存系统(见图10的附图标记1300)，诸如利用磁性的磁带、磁盘，利用光学的激光盘，利用磁性和光学的磁光盘，固态盘(SSD)，USB存储器(通用串行总线存储器)，安全数字(SD)卡，迷你安全数字(mSD)卡，微型安全数字(microSD)卡，安全数字高容量(SDHC)卡，记忆棒卡，智能媒体(SM)卡，多媒体卡(MMC)，嵌入式MMC(eMMC)，紧凑闪存(CF)卡等。与此不同，辅助存储器件1230可以不包括所述根据实施方式的半导体器件，而是可以包括如下的数据储存系统(见图10的附图标记1300)，诸如利用磁性的磁带、磁盘，利用光学的激光盘，利用磁性和光学的磁光盘，固态盘(SSD)，USB存储器(通用串行总线存储器)，安全数字(SD)卡，迷你安全数字(mSD)卡，微型安全数字(microSD)卡，安全数字高容量(SDHC)卡，记忆棒卡，智能媒体(SM)卡，多媒体卡(MMC)，嵌入式MMC(eMMC)，紧凑闪存(CF)卡等。
接口设备1240可以在本实施方式的系统1200和外部设备之间执行命令和数据的交换。接口设备1240可以是小型键盘(keypad)、键盘、鼠标、扬声器、麦克风、显示器、各种人机接口设备(HID)、通信设备等。通信设备可以包括能够与有线网络连接的模块、能够与无线网络连接的模块、以及能够与有线网络和无线网络都连接的模块。有线网络模块可以包括：局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)、诸如通过传输线来发送和接收数据的各种设备等。无线网络模块可以包括：红外线数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、Zigbee(无线个域网)、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带因特网(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)、诸如不使用传输线来发送和接收数据的各种设备等。
处理器1210、主存储器件1220、辅助存储器件1230和接口设备1240中的至少一个可以包括晶体管，所述晶体管包括：金属氧化物本体；栅电极；以及栅绝缘层，其插入在所述金属氧化物本体和所述栅电极之间，其中，所述晶体管根据施加至所述栅电极和所述金属氧化物本体的电压，通过所述金属氧化物本体中的氧空位的移动而接通或关断。由此，可以改善处理器1210、主存储器件1220、辅助存储器件1230和接口设备1240中的至少一个的操作特性。结果，可以改善系统1200的操作特性。
图9是实施基于所公开技术的存储电路的数据储存系统的配置图的例子。
参见图9，数据储存系统1300可以包括：作为用于储存数据的部件的具有非易失特性的储存器件1310、控制储存器件1310的控制器1320、用于与外部设备连接的接口1330、以及用于暂时储存数据的暂时储存器件1340。数据储存系统1300可以是盘类型，诸如硬盘驱动器(HDD)、压缩盘只读存储器(CDROM)、数字多功能盘(DVD)、固态盘驱动器(SSD)等，以及可以是卡类型，诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(microSD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑闪存(CF)卡等。
储存器件1310可以包括半永久性地储存数据的非易失性存储器。非易失性存储器可以包括：ROM(只读存储器)、或非型(NOR)快闪存储器、与非型(NAND)快闪存储器、相变随机存取存储器(PRAM)、阻变随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)等。
控制器1320可以控制储存器件1310和接口1330之间的数据交换。为此，控制器1320可以包括处理器1321，所述处理器1321用于执行处理通过接口1330从数据储存系统1300外部输入的命令等的操作。
接口1330执行数据储存系统1300和外部设备之间的命令和数据的交换。在数据储存系统1300是卡类型的情况下，接口1330可以与用在诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(microSD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑闪存(CF)卡等设备中的接口兼容，或者与用在类似于上述设备的设备中的接口兼容。在数据储存系统1300是盘类型的情况下，接口1330可以与诸如IDE(集成器件电子)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)等的接口兼容，或者与类似于上述接口的接口兼容。接口1330可以与一个接口或彼此具有不同类型的更多个接口兼容。
暂时储存器件1340可以暂时储存数据，以根据与外部设备、控制器和系统的接口的多样化和高性能而在接口1330和储存器件1310之间高效地传输数据。
储存器件1310、控制器1320、接口1330、以及暂时储存器件1340中的至少一个可以包括根据实施方式的上述半导体器件中的一个或多个。例如，储存器件1310、控制器1320、接口1330、以及暂时储存器件1340中的至少一个可以包括晶体管，所述晶体管包括：金属氧化物本体；栅电极；以及栅绝缘层，其插入在所述金属氧化物本体和所述栅电极之间，其中，所述晶体管根据施加至所述栅电极和所述金属氧化物本体的电压，通过所述金属氧化物本体中的氧空位的移动而接通或关断。由此，可以改善储存器件1310、控制器1320、接口1330、以及暂时储存器件1340中的至少一个的操作特性。结果，可以改善数据储存系统1300的操作特性。
图10是实施基于所公开技术的存储电路的存储系统的配置图的例子。
参见图10，存储系统1400可以包括：作为用于储存数据的部件的具有非易失特性的存储器1410、控制存储器1410的存储器控制器1420、用于与外部设备连接的接口1430等。存储系统1400可以是卡类型，诸如固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(microSD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑闪存(CF)卡等。
用于储存数据的存储器1410可以包括根据实施方式的上述半导体器件中的一个或更多个。
此外，根据本实施方式的存储器1410还可以包括具有非易失特性的ROM(只读存储器)、或非型(NOR)快闪存储器、与非型(NAND)快闪存储器、相变随机存取存储器(PRAM)、阻变随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)等。
存储器控制器1420可以控制存储器1410和接口1430之间的数据交换。为此，存储器控制器1420可以包括处理器1421，所述处理器1421用于执行处理通过接口1430从存储系统1400的外部输入的命令的操作。
接口1430执行存储系统1400和外部设备之间的命令和数据的交换。接口1430可以与用在诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(microSD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑闪存(CF)卡等设备中的接口兼容，或者与用在类似于上述设备的设备中的接口兼容。接口1430可以与一个接口或彼此具有不同类型的更多个接口兼容。
根据本实施方式的存储系统1400还可以包括缓冲存储器1440，以根据与外部设备、存储器控制器和存储系统的接口的多样化和高性能而在接口1430和存储器1410之间高效地传输数据。例如，用于暂时储存数据的缓冲存储器1440可以包括根据实施方式的上述半导体器件中的一个或多个。
此外，根据本实施方式的缓冲存储器1440还可以包括具有易失特性的SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)等，以及具有非易失特性的相变随机存取存储器(PRAM)、阻变随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。与此不同，缓冲存储器1440可以不包括根据实施方式的半导体器件，而是可以包括具有易失特性的SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)等，以及具有非易失特性的相变随机存取存储器(PRAM)、阻变随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。
存储器1410、存储器控制器1420、接口1430和缓冲存储器1440中的至少一个可以包括根据实施方式的上述半导体器件中的一个或多个。例如，存储器1410、存储器控制器1420、接口1430和缓冲存储器1440中的至少一个可以包括晶体管，所述晶体管包括：金属氧化物本体；栅电极；以及栅绝缘层，其插入在所述金属氧化物本体和所述栅电极之间，其中，所述晶体管根据施加至所述栅电极和所述金属氧化物本体的电压，通过所述金属氧化物本体中的氧空位的移动而接通或关断。由此，可以改善存储器1410、存储器控制器1420、接口1430和缓冲存储器1440中的至少一个的操作特性。结果，可以改善存储系统1400的操作特性。
在基于本文件公开的存储器件的图6至图10中的电子器件或系统的以上实例中的特征可以在各种设备、系统或应用中实施。一些实例包括：移动电话或其他的便携式通信设备、平板电脑、笔记本或膝上型计算机、游戏机、智能电视机、电视机顶盒、多媒体服务器、具有或不具有无线通信功能的数码照相机、手表或其他具有无线通信性能的可佩戴设备。
尽管本文件包括许多细节，但是这些细节不应被解释为限制发明的范围或要求保护的范围，而是作为针对具体发明的特定实施例的特征的描述。在本专利中在单独的实施例的背景下所述的某些特征也可以在单个实施例中组合实施。相反，在单个实施例的背景下所述的各种特征也可以单独地在多个实施例中实施或者以任何适合的子组合来实施。此外，尽管以上将特征描述为用于某些组合，甚至最初也是这样要求保护的，但是来自所要求保护的组合中的一个或更多个特征在某些情况下可以从组合中去除，且要求保护的组合也可以涉及子组合或子组合的变体。
类似地，尽管附图中以特定顺序描述了操作，但这不应当被理解为需要这种操作以所示的特定顺序或以连续的顺序执行，或者执行所有的所说明操作以实现所述的结果。此外，本专利文件中所述的实施例中的各种系统部件的分离不应被理解为在所有的实施例中都需要这种分离。
仅描述了一些实施方式和实例。基于本专利文件中所述和所示的内容，可以进行其他的实施、增强和变型。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种包括晶体管的电子器件，所述晶体管包括：
本体，包括金属氧化物；
栅电极；以及
栅绝缘层，插入在所述本体和所述栅电极之间，
其中，所述晶体管根据施加至所述栅电极和所述本体的电压，通过所述本体中的氧空位的移动而接通或关断。
技术方案2.根据技术方案1所述的电子器件，其中，接通所述晶体管包括：在所述本体中使所述氧空位朝着所述栅电极移动，以及
其中，关断所述晶体管包括：在所述本体中使所述氧空位远离所述栅电极而移动。
技术方案3.根据技术方案2所述的电子器件，其中，所述本体中的氧离子在与所述氧空位相反的方向上移动。
技术方案4.根据技术方案1所述的电子器件，其中，当施加至所述栅电极、所述本体或所述栅电极和所述本体二者的电压被去除时，所述晶体管保持所述电压的去除之前所呈现的接通状态或关断状态。
技术方案5.根据技术方案1所述的电子器件，其中，所述本体、所述栅绝缘层和所述栅电极在与衬底的表面垂直的方向上顺序地层叠在所述衬底之上。
技术方案6.根据技术方案5所述的电子器件，其中，所述晶体管还包括：
第一结区和第二结区，其分别在所述栅电极的两侧形成在所述本体中，以及
其中，所述第一结区和所述第二结区之间的区域的宽度小于或等于所述栅电极在相同方向上的宽度。
技术方案7.根据技术方案6所述的电子器件，其中，当所述晶体管接通时，通过所述第一结区和所述第二结区之间的所述氧空位形成导电沟道。
技术方案8.根据技术方案5所述的电子器件，其中，所述晶体管还包括：
第一结区和第二结区，其分别在所述栅电极的两侧形成在所述本体中；
线，通过第一接触耦合到所述第一结区；以及
存储元件，通过第二接触耦合到所述第二结区。
技术方案9.根据技术方案1所述的电子器件，其中，所述本体具有在与衬底的表面垂直的方向上延伸的柱体形状，且所述栅电极与所述本体的第一侧接触，所述栅绝缘层插入在所述栅电极和所述本体的第一侧之间，以及
所述晶体管还包括：
导电图案，其与所述本体的第二侧直接接触。
技术方案10.根据技术方案9所述的电子器件，其中，所述导电图案将本体电压供给至所述本体。
技术方案11.根据技术方案9所述的电子器件，其中，所述栅电极和所述导电图案中的每个具有在与所述衬底的表面平行的第一方向上延伸的线形状。
技术方案12.根据技术方案9所述的电子器件，其中，所述栅电极的顶表面与所述本体的顶表面位于相同水平或者位于所述本体的顶表面之上，以及
所述栅电极的底表面与所述本体的底表面位于相同水平或者位于所述本体的底表面之下。
技术方案13.根据技术方案9所述的电子器件，其中，所述导电图案的顶表面与所述本体的顶表面位于相同水平或者位于所述本体的顶表面之下，以及
所述导电图案的底表面与所述本体的底表面位于相同水平或者位于所述本体的底表面之上。
技术方案14.根据技术方案9所述的电子器件，其中，所述晶体管还包括：
第一接触，其耦合到所述本体的底表面；
第二接触，其耦合到所述本体的顶表面；
线，其在所述第一接触之下耦合到所述第一接触；以及
存储元件，其在所述第二接触之上耦合到所述第二接触。
技术方案15.根据技术方案1所述的电子器件，还包括微处理器，所述微处理器包括：
控制单元，被配置成：从所述微处理器的外部接收包括命令的信号，并且执行所述命令的提取、译码或者控制所述微处理器的信号的输入或输出；
操作单元，被配置成：基于所述控制单元对所述命令译码的结果来执行操作；以及
存储单元，被配置成：储存用于执行所述操作的数据、与执行所述操作的结果相对应的数据、或者执行所述操作的数据的地址；
其中，所述晶体管是所述微处理器中的所述控制单元、所述操作单元和所述存储单元中的至少一个的一部分。
技术方案16.根据技术方案1所述的电子器件，还包括处理器，所述处理器包括：
核心单元，被配置成：通过使用数据，基于从所述处理器的外部输入的命令来执行与所述命令相对应的操作；
高速缓冲存储单元，被配置成：储存用于执行所述操作的数据、与执行所述操作的结果相对应的数据、或者执行所述操作的数据的地址；以及
总线接口，连接在所述核心单元和所述高速缓冲存储单元之间，并且被配置成在所述核心单元和所述高速缓冲存储单元之间传送数据，
其中，所述晶体管是所述处理器中的所述核心单元、所述高速缓冲存储单元和所述总线接口中的至少一个的一部分。
技术方案17.根据技术方案1所述的电子器件，还包括处理系统，所述处理系统包括：
处理器，被配置成：将通过所述处理器接收的命令译码，并且基于将所述命令译码的结果来控制对信息的操作；
辅助存储器件，被配置成：储存用于将所述命令译码的程序和所述信息；
主存储器件，被配置成：调用和储存来自所述辅助存储器件的所述程序和所述信息，使得在执行所述程序时所述处理器利用所述程序和所述信息来执行所述操作；以及
接口设备，被配置成在所述处理器、所述辅助存储器件和所述主存储器件中的至少一个与所述外部之间执行通信，
其中，所述晶体管是所述处理系统中的所述处理器、所述辅助存储器件、所述主存储器件和所述接口设备中的至少一个的一部分。
技术方案18.根据技术方案1所述的电子器件，还包括数据储存系统，所述数据储存系统包括：
储存器件，被配置成储存数据并保存储存的数据，无论电源如何；
控制器，被配置成根据从外部输入的命令来控制所述数据至所述储存器件的输入和从所述储存器件输出所述数据；
暂时储存器件，被配置成暂时地储存在所述储存器件和所述外部之间交换的数据；以及
接口，被配置成在所述储存器件、所述控制器和所述暂时储存器件中的至少一个与所述外部之间执行通信，
其中，所述晶体管是所述数据储存系统中的所述控制器、所述储存器件、所述暂时储存器件和所述接口中的至少一个的一部分。
技术方案19.根据技术方案1所述的电子器件，还包括存储系统，所述存储系统包括：
存储器，被配置成储存数据并保存储存的数据，无论电源如何；
存储器控制器，被配置成根据从外部输入的命令来控制数据至所述存储器的输入和从所述存储器输出所述数据；
缓冲存储器，被配置成缓冲在所述存储器和所述外部之间交换的数据；以及
接口，被配置成在所述存储器、所述存储器控制器和所述缓冲存储器中的至少一个与所述外部之间执行通信，
其中，所述晶体管是所述存储系统中的所述存储器控制器、所述存储器、所述缓冲存储器和所述接口中的至少一个的一部分。

Claims (10)

1.一种包括晶体管的电子器件，所述晶体管包括：
本体，包括金属氧化物；
栅电极；以及
栅绝缘层，插入在所述本体和所述栅电极之间，
其中，所述晶体管根据施加至所述栅电极和所述本体的电压，通过所述本体中的氧空位的移动而接通或关断。
2.根据权利要求1所述的电子器件，其中，接通所述晶体管包括：在所述本体中使所述氧空位朝着所述栅电极移动，以及
其中，关断所述晶体管包括：在所述本体中使所述氧空位远离所述栅电极而移动。
3.根据权利要求2所述的电子器件，其中，所述本体中的氧离子在与所述氧空位相反的方向上移动。
4.根据权利要求1所述的电子器件，其中，当施加至所述栅电极、所述本体或所述栅电极和所述本体二者的电压被去除时，所述晶体管保持所述电压的去除之前所呈现的接通状态或关断状态。
5.根据权利要求1所述的电子器件，其中，所述本体、所述栅绝缘层和所述栅电极在与衬底的表面垂直的方向上顺序地层叠在所述衬底之上。
6.根据权利要求5所述的电子器件，其中，所述晶体管还包括：
第一结区和第二结区，其分别在所述栅电极的两侧形成在所述本体中，以及
其中，所述第一结区和所述第二结区之间的区域的宽度小于或等于所述栅电极在相同方向上的宽度。
7.根据权利要求6所述的电子器件，其中，当所述晶体管接通时，通过所述第一结区和所述第二结区之间的所述氧空位形成导电沟道。
8.根据权利要求5所述的电子器件，其中，所述晶体管还包括：
第一结区和第二结区，其分别在所述栅电极的两侧形成在所述本体中；
线，通过第一接触耦合到所述第一结区；以及
存储元件，通过第二接触耦合到所述第二结区。
9.根据权利要求1所述的电子器件，其中，所述本体具有在与衬底的表面垂直的方向上延伸的柱体形状，且所述栅电极与所述本体的第一侧接触，所述栅绝缘层插入在所述栅电极和所述本体的第一侧之间，以及
所述晶体管还包括：
导电图案，其与所述本体的第二侧直接接触。
10.根据权利要求9所述的电子器件，其中，所述导电图案将本体电压供给至所述本体。
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