TWI685083B - 電子器件及製造其之方法 - Google Patents

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Abstract

本發明提供一種半導體器件，其可包括：複數個第一觸點，其在一第一方向及與該第一方向交叉之一第二方向上以一預定距離配置；複數個第二觸點，其交替地配置在該等第一觸點之間，且在該第一方向及該第二方向以一預定距離配置；複數個狗骨頭型導線，其分別連接至該複數個第二觸點當中之在該第二方向上配置之該等第二觸點，且具有凹部及凸部；以及複數個蝕刻阻止圖案，其分別形成在該複數個導線之上以與該等導線重疊。

Description

電子器件及製造其之方法 對相關申請案之交叉引用
本申請案主張題為「電子器件及製造其之方法(ELECTRONIC DEVICE AND METHOD FOR FABRICATING THE SAME)」且在2015年11月26日申請之韓國專利申請案第10-2015-0166287號之優先權，該案以全文引用之方式併入本文中。
本專利文獻係關於記憶體電路或器件，及其在電子器件或系統中之應用。
近來，隨著電子器具趨向於小型化、低功率消耗、高效能及多功能性等，此領域中已需要能夠在諸如電腦、攜帶型通信器件等之各種電子器具中儲存資訊之半導體器件，且已對該等半導體器件進行了研究。此類半導體器件包括可使用根據施加之電壓或電流而在不同電阻狀態之間切換之特性來儲存資料之半導體器件，例如RRAM(電阻式隨機存取記憶體)、PRAM(相變隨機存取記憶體)、FRAM(鐵電隨機存取記憶體)、MRAM(磁性隨機存取記憶體)、電熔絲等。
本專利文獻中所揭示之技術包括記憶體電路或器件及其在電子器件或系統中之應用，以及包括能夠改良可變電阻元件之特性之半導 體記憶體之電子器件的各種實施。
在一實施中，一種半導體器件可包括：複數個第一觸點，其在第一方向及與第一方向交叉之第二方向上以預定距離配置；複數個第二觸點，其交替地配置在第一觸點之間，且在第一方向及第二方向上以預定距離配置；複數個狗骨頭型導線，其分別連接至該複數個第二觸點當中之在第二方向上配置之第二觸點，且具有凹部及凸部；以及複數個蝕刻阻止圖案，其分別形成在該複數個導線之上以與導線重疊。
以上半導體器件之實施可包括下面中之一者或多者。
蝕刻阻止圖案之線寬等於或大於導線之線寬。導線之凹部位於與第一觸點相對應之位置處。導線之凸部位於在第二方向上配置之第二觸點之上。蝕刻阻止圖案以具有凹部及凸部之狗骨頭型形成，且蝕刻阻止圖案之線寬等於或大於導線之線寬。蝕刻阻止圖案具有凹部及凸部，且以反狗骨頭型來形成，該反狗骨頭型之凸部及凹部分別與導線之凹部及凸部重疊。蝕刻阻止圖案以線型形成，且蝕刻阻止圖案之線寬等於或大於導線之凸部之線寬。半導體器件進一步包含形成在導線之兩個側表面上之間隔物。半導體器件進一步包含以網格型配置以與第一觸點重疊之複數個第三觸點。半導體器件進一步包含配置在第三觸點之上以與第三觸點接觸之資料儲存元件。資料儲存元件包含電容器或可變電阻元件。蝕刻阻止圖案包含絕緣材料。蝕刻阻止圖案包含氮化物材料。
在一實施中，半導體器件可包括：複數個第一觸點，其在第一方向及與第一方向交叉之第二方向上以預定距離配置；複數個第二觸點，其交替地配置在第一觸點之間，且在第一方向及第二方向上以預定距離配置；複數個導線，其分別連接至該複數個第二觸點當中之在第二方向上配置之第二觸點；以及複數個蝕刻阻止圖案，其分別形成 在該複數個導線之上以與導線重疊，且蝕刻阻止圖案之線寬等於或大於導線之線寬。
以上半導體器件之實施可包括下面中之一或多者。
蝕刻阻止圖案包含線圖案。蝕刻阻止圖案以具有凹部及凸部之狗骨頭型來形成，且蝕刻阻止圖案之凸部位於與第一觸點相對應之位置處。半導體器件進一步包含形成在導線之兩個側表面上之間隔物。半導體器件進一步包含以網格型來配置而與第一觸點重疊之複數個第三觸點。半導體器件進一步包含形成在第三觸點之上以與第三觸點接觸之資料儲存元件。資料儲存元件包含電容器或可變電阻元件。蝕刻阻止圖案包含絕緣材料。蝕刻阻止圖案包含氮化物材料。
在一實施中，提供一種包括半導體記憶體之電子器件。該半導體記憶體可包括：複數個第一底觸點，其在第一方向及與第一方向交叉之第二方向上以預定距離配置；複數個源極觸點，其交替地配置在第一底觸點之間，且在第一方向及第二方向上以預定距離配置；複數個源極線，其分別連接至該複數個源極觸點當中之在第二方向上配置之源極觸點；複數個蝕刻阻止圖案，其分別形成在該複數個源極線之上以與源極線重疊，且蝕刻阻止圖案之線寬等於或大於源極線之線寬；複數個第二底觸點，其配置為與第一底觸點重疊；以及複數個可變電阻元件，其配置在該複數個第二底觸點之上以與第二底觸點接觸。
以上電子器件之實施可包括下面中之一或多者。
蝕刻阻止圖案包含線圖案。蝕刻阻止圖案以具有凹部及凸部之狗骨頭型來形成，且蝕刻阻止圖案之凸部位於與第一底觸點相對應之位置處。源極線包含具有凹部及凸部之狗骨頭型，且源極線之凹部位於與第一底觸點相對應之位置處。源極線包含具有凹部及凸部之狗骨頭型，且源極線之凸部位於在第二方向上配置之源極觸點之上。源極 線及蝕刻阻止圖案包含具有凹部及凸部之狗骨頭型。源極線包含具有凹部及凸部之狗骨頭型，且蝕刻阻止圖案包括反狗骨頭型，該反狗骨頭型之凸部及凹部分別與源極線之凹部及凸部重疊。電子器件進一步包含形成在源極線之兩個側表面上之間隔物。蝕刻阻止圖案包含絕緣材料。蝕刻阻止圖案包含氮化物材料。可變電阻元件具有包括金屬氧化物、相變材料、含鐵介電質材料或鐵磁材料之單層結構或多層結構。
該電子器件可進一步包括微處理器，該微處理器包括：控制單元，其經組態以自微處理器之外部接收包括命令之信號，及執行對命令之提取、解碼或對微處理器之信號之輸入或輸出的控制；操作單元，其經組態以基於控制單元對命令解碼之結果來執行操作；以及記憶體單元，其經組態以儲存用於執行操作之資料、與執行操作之結果相對應之資料或被執行操作針對之資料的位址，其中，半導體記憶體是微處理器中之記憶體單元的部分。
該電子器件可進一步包括處理器，該處理器包括：核心單元，其經組態以基於自該處理器之外部輸入之命令而藉由使用資料來執行與該命令相對應之操作；快取記憶體單元，經組態以儲存用於執行操作之資料、與執行操作之結果相對應之資料或執行操作針對之資料之位址；以及匯流排介面，其連接在核心單元與快取記憶體單元之間，且經組態以在核心單元與快取記憶體單元之間傳輸資料，其中，半導體記憶體是處理器中之快取記憶體單元的部分。
該電子器件可進一步包括處理系統，該處理系統包括：處理器，其經組態以對處理器接收到之命令解碼，以及基於對命令解碼之結果來控制對資訊之操作；輔助記憶體器件，其經組態以儲存用於對命令解碼之程式及該資訊；主記憶體器件，其經組態以調用並儲存來自輔助記憶體器件之程式及資訊，使得處理器在執行程式時可使用程 式及資訊來執行操作；以及介面器件，其經組態以執行處理器、輔助記憶體器件及主記憶體器件中之至少一者與外部之間的通信，其中，半導體記憶體是處理系統中之輔助記憶體器件或主記憶體器件之部分。
該電子器件可進一步包括資料儲存系統，該資料儲存系統包括：儲存器件，其經組態以儲存資料，且無論電力供應器如何都保存所儲存之資料；控制器，其經組態以根據自外部輸入之命令來控制至儲存器件之資料的輸入及自儲存器件之資料的輸出；暫時儲存器件，其經組態以暫時地儲存在儲存器件與外部之間交換的資料；以及介面，其經組態以執行儲存器件、控制器及暫時儲存器件中之至少一者與外部之間的通信，其中，半導體記憶體是資料儲存系統中之儲存器件或暫時儲存器件之部分。
該電子器件可進一步包括記憶體系統，該記憶體系統包括：記憶體，其經組態以儲存資料，且無論電源如何都保存所儲存之資料；記憶體控制器，其經組態以根據自外部輸入之命令來控制至儲存器件之資料之輸入及自儲存器件之資料的輸出；緩衝記憶體，其經組態以對在記憶體與外部之間交換之資料進行緩衝；以及介面，其經組態以執行記憶體、記憶體控制器及緩衝記憶體中之至少一者與外部之間的通信，其中，半導體記憶體是記憶體系統中之記憶體或緩衝記憶體之部分。
在一實施中，一種用於製造包括半導體記憶體之電子器件之方法可包括：在基板之上形成複數個第一底觸點，該複數個第一底觸點在第一方向及與第一方向交叉之第二方向上以預定距離配置；形成複數個源極觸點，該複數個源極觸點交替地配置在第一底觸點之間，且在第一方向及第二方向上以預定距離配置；形成複數個源極線，以分別與該複數個源極觸點當中之在第二方向上配置之源極觸點接觸；形 成複數個蝕刻阻止圖案，該複數個蝕刻阻止圖案分別形成在該複數個源極線之上以與源極線重疊，且蝕刻阻止圖案之線寬等於或大於源極線之線寬；在第一底觸點之上形成複數個第二底觸點以與第一底觸點重疊；以及在第二底觸點之上形成複數個可變電阻元件以與第二底觸點重疊。
以上方法之實施可包括下面中之一或多者。
蝕刻阻止圖案包含線圖案。蝕刻阻止圖案以具有凹部及凸部之狗骨頭型來形成，且蝕刻阻止圖案之凸部位於與第一底觸點相對應之位置處。源極線包含具有凹部及凸部之狗骨頭型，且源極線之凹部位於與第一底觸點相對應之位置處。源極線包含具有凹部及凸部之狗骨頭型，且源極線之凸部位於在第二方向上配置之源極觸點之上。源極線及蝕刻阻止圖案包含具有凹部及凸部之狗骨頭型。源極線包含具有凹部及凸部之狗骨頭型，且蝕刻阻止圖案包含反狗骨頭型，該反狗骨頭型之凸部及凹部分別與源極線之凹部及凸部重疊。該方法進一步包含在源極線之兩個側表面上形成間隔物。蝕刻阻止圖案包含絕緣材料。蝕刻阻止圖案包含氮化物材料。可變電阻元件具有包括金屬氧化物、相變材料、含鐵介電質材料或鐵磁材料之單層結構或多層結構。
在附圖、描述及申請專利範圍中更詳細地描述了此等以及其他態樣、實施及相關優點。
11‧‧‧基板
12‧‧‧第一層間介電質層
13‧‧‧第一底觸點
14‧‧‧源極觸點
15‧‧‧經蝕刻之蝕刻停止層/參考數字
15A‧‧‧蝕刻停止層
16‧‧‧第二層間介電質層
17‧‧‧開口
18A‧‧‧間隔物層
19‧‧‧源極線
20‧‧‧蝕刻阻止圖案
21‧‧‧第三層間介電質層
22‧‧‧接觸孔
23‧‧‧第二底觸點
24‧‧‧可變電阻元件
25‧‧‧第四層間介電質層
26‧‧‧頂觸點
27‧‧‧位元線
100A‧‧‧導線
100B‧‧‧蝕刻阻止圖案
101‧‧‧基板
102‧‧‧第一層間介電質層
103‧‧‧第一觸點
104‧‧‧第二觸點
105‧‧‧蝕刻停止層
106‧‧‧第二層間介電質層
107‧‧‧間隔物
108‧‧‧導線
109‧‧‧蝕刻阻止圖案
110‧‧‧第三層間介電質層
111‧‧‧第三觸點
201‧‧‧基板
202‧‧‧第一層間介電質層
203‧‧‧第一底觸點
204‧‧‧源極觸點
206‧‧‧第二層間介電質層
208‧‧‧源極線
209‧‧‧蝕刻阻止圖案
210‧‧‧第三層間介電質層
211‧‧‧第二底觸點
212‧‧‧可變電阻元件
213‧‧‧第四層間介電質層
214‧‧‧頂觸點
215‧‧‧位元線
301‧‧‧基板
302‧‧‧隔離層
304‧‧‧著陸插塞觸點
307‧‧‧間隔物
308‧‧‧位元線
309‧‧‧蝕刻阻止圖案
311‧‧‧儲存節點觸點
312‧‧‧電容器
1000‧‧‧微處理器
1010‧‧‧記憶體單元
1020‧‧‧操作單元
1030‧‧‧控制單元
1040‧‧‧快取記憶體單元
1050‧‧‧匯流排介面
1100‧‧‧處理器
1110‧‧‧核心單元
1111‧‧‧記憶體單元
1112‧‧‧操作單元
1113‧‧‧控制單元
1120‧‧‧快取記憶體單元
1121‧‧‧主儲存段
1122‧‧‧二級儲存區
1123‧‧‧三級儲存區
1130‧‧‧匯流排介面
1140‧‧‧嵌入式記憶體單元
1150‧‧‧通信模組單元
1160‧‧‧記憶體控制單元
1170‧‧‧媒體處理單元
1200‧‧‧系統
1210‧‧‧處理器
1220‧‧‧主記憶體器件
1230‧‧‧輔助記憶體器件
1240‧‧‧介面器件
1300‧‧‧資料儲存系統
1310‧‧‧儲存器件
1320‧‧‧控制器
1330‧‧‧介面
1340‧‧‧暫時儲存器件
1400‧‧‧記憶體系統
1410‧‧‧記憶體
1420‧‧‧記憶體控制器
1430‧‧‧介面
d‧‧‧距離
A-A'‧‧‧參考線
B-B'‧‧‧參考線
D‧‧‧距離
W1‧‧‧線寬
W2‧‧‧線寬
X‧‧‧第一方向
Y‧‧‧第二方向
圖1是根據一實施之半導體器件之平面圖。
圖2A及圖2B是根據該實施之半導體器件之剖視圖。
圖3A至圖3E是圖示根據該實施之導線與蝕刻阻止圖案之間的關係之平面圖。
圖4是根據第一實施之記憶體器件之剖視圖。
圖5是根據第二實施之記憶體器件之剖視圖。
圖6A至圖6I是圖示用於製造根據第一實施之記憶體器件之方法之剖視圖。
圖7是基於所揭示之技術來實施記憶體電路之微處理器之組態圖之實例。
圖8是基於所揭示之技術來實施記憶體電路之處理器之組態圖之實例。
圖9是基於所揭示之技術來實施記憶體電路之系統之組態圖之實例。
圖10是基於所揭示之技術來實施記憶體電路之資料儲存系統之組態圖之實例。
圖11是基於所揭示之技術來實施記憶體電路之記憶體系統之組態圖之實例。
下文參照附圖來詳細描述所揭示之技術之各種實例及實施。
附圖可能不一定按比例繪製，且在某些情況下可能已誇大了附圖中之結構中之至少一些結構的比例以清楚地示出所描述之實例或實施之特定特徵。在附圖或說明書中呈現多層結構中之具有兩層或兩個以上層之特定實例中，此等層之相對定位關係或如圖所示配置層之序列反映了所描述或所示出之實例的特定實施，且不同之相對位置關係或配置此等層之順序可為可能的。此外，所描述或示出之多層結構之實例可不反映該特定多層結構中存在之所有層(例如，在所示出之兩層之間可存在一或多個額外層)。作為特定之實例，當所描述或所示出之多層結構中之第一層被稱作在第二層「上」或「之上」或在基板「上」或「之上」時，第一層不僅可直接形成在第二層或基板上，而且可表示在第一層與第二層或基板之間可存在一或多個其他中間層之結構。
圖1是根據一實施之半導體器件之平面圖。圖2A及圖2B是根據該實施之半導體器件之剖視圖。圖2A是沿圖1之A-A'方向截取之剖視圖，而圖2B是沿圖1之B-B'方向截取之剖視圖。為了促成理解，將參照圖1、圖2A及圖2B來描述根據該實施之半導體器件。
如圖1、圖2A及圖2B中所示，根據該實施之半導體器件可包括基板101及形成在基板101之上的第一層間介電質層102。半導體器件可進一步包括穿過第一層間介電質層102而連接至基板101之複數個第一觸點103及複數個第二觸點104。半導體器件可進一步包括形成在第一層間介電質層102之上的蝕刻停止層105及第二層間介電質層106。半導體器件可進一步包括穿過第二層間介電質層106及蝕刻停止層105而連接至第二觸點104之導線108。半導體器件可進一步包括形成在導線108之上以與導線108重疊的蝕刻阻止圖案109重疊。半導體器件可進一步包括形成在第二層間介電質層106之上的第三層間介電質層110。半導體器件可進一步包括穿過第三層間介電質層110及第二層間介電質層106以及蝕刻停止層105而連接至第一觸點103之複數個第三觸點111。
基板101可包括諸如矽基板之半導體基板。第一層間介電質層102可用作基板101與上層之間的層間絕緣層，且用來使相鄰之觸點彼此絕緣。第一層間介電質層102可包括絕緣材料。
第一觸點103及第二觸點104可包括導電材料。第一觸點103及第二觸點104可包括網格型配置結構，在網格型配置結構中，第一觸點103及第二觸點104在第一方向X及與第一方向X交叉之第二方向Y上以預定距離配置。詳言之，第一觸點103與第二觸點104可經交替配置以在第一方向X及第二方向Y中之任意方向上彼此皆不重疊。舉例而言，如圖1中所示，第二觸點104可以預定距離配置在四個第一觸點103當中。在圖2B中所示之斜線方向上，第一觸點103與第二觸點104 可經交替配置。可同時地形成第一觸點103與第二觸點104。替代地，在形成第一觸點103之後，可順序地形成第二觸點104。
蝕刻停止層105可在形成導線108及第三觸點111時用來防止對第一層間介電質層102以及第一觸點103及第二觸點104之損害。蝕刻停止層105可包括具有相對於第一層間介電質層102以及第一觸點103及第二觸點104之蝕刻選擇性的材料。蝕刻停止層105可包括絕緣材料。
第二層間介電質層106可用作第一觸點103及第二觸點104與上層之間的層間絕緣層，且用來使導線108與第三觸點111絕緣。第二層間介電質層106可包括絕緣材料。
導線108可在第一方向X上以預定距離重複地配置。導線108可經延伸以與在第二方向Y上配置之第二觸點104重疊。在圖1中，導線108可包括具有凹部及凸部之狗骨頭型線圖案，但不侷限於此，而是可呈其他幾何結構或形狀。將參照圖3A至圖3E來詳細描述導線108及蝕刻阻止圖案109之形狀。導線108可用作連接至第二觸點104以施加電壓或電流之電力線。此時，該半導體器件可進一步包括形成在導線108之兩個側表面處之間隔物107。詳言之，當導線108如圖1中所示以具有凹部及凸部之狗骨頭型形成時，導線108可以一方式來配置，使得分別地導線108之凹部對應於第一觸點103，且導線108之凸部與第二觸點104重疊。
蝕刻阻止圖案109可延伸以與導線108及第二觸點104重疊，且在第一方向X上以預定距離重複地配置。蝕刻阻止圖案109可形成為在與第一觸點103相對應之部分處具有等於或大於導線108之寬度的線寬。圖1圖示，蝕刻阻止圖案109具有凹部及凸部，且包括凹部及凸部分別與導線108之凸部及凹部重疊之反狗骨頭型線圖案。然而，蝕刻阻止圖案109之形狀不侷限於此，且可呈各種幾何結構或形狀。參照圖3A至圖3E來詳細描述蝕刻阻止圖案109之額外實例。由於蝕刻阻止 圖案109之線寬在與第一觸點103相對應之部分處等於或大於導線108之線寬，因此可保證導線108與第三觸點111之間的距離D以防止短路故障。蝕刻阻止圖案109可包括具有相對於第三層間介電質層110及第二層間介電質層106之蝕刻選擇性之材料。蝕刻阻止圖案109可包括絕緣材料。舉例而言，當第二層間介電質層106及第三層間介電質層110包括氧化物材料時，蝕刻阻止圖案109可包括氮化物材料。
第三觸點111可包括第三觸點111被第一觸點103重疊之配置結構，即第三觸點111在第一方向X及與第一方向X交叉之第二方向Y上配置的網格型或圖案配置結構。第三觸點111之線寬可經組態以小於蝕刻阻止圖案109之線寬。此是因為在用於形成第三觸點111之接觸孔形成製程期間，由於第二層間介電質層106及第三層間介電質層110與蝕刻阻止圖案109之間的蝕刻選擇性，蝕刻阻止圖案109未被損害而得以保留，且執行了接觸孔之自對準蝕刻。即，可根據蝕刻阻止圖案109之位置來判定蝕刻阻止圖案109之下被蝕刻之接觸孔的線寬。因此，第三觸點111可藉由蝕刻阻止圖案109之一個表面與導線108之一個表面之間的距離d來保證與導線108之距離。因此，可防止第三觸點111與導線108之間的短路故障。
圖3A至圖3E是圖示根據該實施之導線與蝕刻阻止圖案之間的關係之平面圖。參考數字100A可表示導線，且參考數字100B可表示蝕刻阻止圖案。圖3A至圖3E中圖示之導線及蝕刻阻止圖案可對應於圖1、圖2A及圖2B中圖示之導線108及蝕刻阻止圖案109。
如圖3A中所示，導線100A可以具有凹部及凸部之狗骨頭型線圖案來形成。此時，導線100A之凹部可對應於圖1、圖2A及圖2B之第一觸點103及第三觸點111。導線100A之凸部可與第二觸點104重疊。
蝕刻阻止圖案100B亦可以具有凹部及凸部之線型來形成。此時，蝕刻阻止圖案100B可具有凹部及凸部分別與導線100A之凸部及 凹部重疊之相反狗骨頭形狀。即，蝕刻阻止圖案100B之凹部可與第二觸點104重疊，且蝕刻阻止圖案100B之凸部可對應於第一觸點103及第三觸點111。詳言之，蝕刻阻止圖案100B之線寬W2可經調節成比導線100A之凹部之線寬W1大的值。圖2A之導線100A與第三觸點111可保證對應於蝕刻阻止圖案100B與導線100A之間的線寬差之1/2的距離。
如圖3B中所示，導線100A及蝕刻阻止圖案100B中之二者都可以具有凹部及凸部之狗骨頭形狀之線型來形成。導線100A及蝕刻阻止圖案100B之凹部可對應於圖2A之第一觸點103及第三觸點111。導線100A及蝕刻阻止圖案100B之凸部可與圖2B之第二觸點104重疊。此時，蝕刻阻止圖案100B之凹部之線寬W2可經調節成比導線100A之凹部之線寬W1大之值。
如圖3C中所示，導線100A可以具有凹部及凸部之狗骨頭形狀線型來形成，且蝕刻阻止圖案100B可以線型來形成。導線100A之凹部可對應於圖2A之第一觸點103及第三觸點111。此時，蝕刻阻止圖案100B之線寬W2可經調節成至少比導線100A之凹部之線寬W1大的值。
如圖3D中所示，導線100A可以線型來形成，且蝕刻阻止圖案100B可以具有凹部及凸部之狗骨頭形狀線型來形成。導線100B之凸部可對應於圖2A中之第一觸點103及第三觸點111。此時，蝕刻阻止圖案100B之凸部之線寬W2可經調節成比導線100A之線寬W1大的值。
如圖3E中所示，導線100A及蝕刻阻止圖案100B可以線型來形成。此時，蝕刻阻止圖案100B之線寬W2可經調節成比導線100A之線寬W1大的值。
當前實施可包括除圖3A至圖3E中圖示之導線及蝕刻阻止圖案以外之所有可應用之導線及蝕刻阻止圖案。此時，與第一觸點及第三觸點相對應之蝕刻阻止圖案之線寬可經調節成比導線之線寬大的值。
圖4是根據第一實施之記憶體器件之剖視圖。根據第一實施之記憶體器件可具有諸如磁穿隧接面(MTJ)結構之自旋轉移力矩RAM(STTRAM)結構，該自旋轉移力矩RAM結構包括可變電阻元件作為用來基於不同電阻狀態而儲存資料之記憶體元件。
如圖4中所示，根據第一實施之記憶體器件可包括基板201，在基板201中形成用於控制對可變電阻元件212之接入所需之元件(未示出)，例如，電晶體。記憶體器件可進一步包括第一底觸點203及第二底觸點211，該等第一底觸點203及第二底觸點211位於基板201之上且將複數個可變電阻元件212之底部連接至基板201之數個部分，例如，電晶體之汲極。記憶體器件可進一步包括源極觸點204，該等源極觸點204交替地配置在第一底觸點203之間且將源極線208電耦接至基板201之數個部分，例如，電晶體之源極。記憶體器件可進一步包括蝕刻阻止圖案209，該蝕刻阻止圖案209與源極線208重疊，且保證源極線208與第二底觸點211之間的距離以防止短路故障。記憶體器件可包括用於將可變電阻元件212連接至位元線215之頂觸點214。記憶體器件可進一步包括用於使第一底觸點203與源極觸點204絕緣之第一層間介電質層202、用於使源極線208彼此絕緣之第二層間介電質層206、用於使第二底觸點211彼此絕緣之第三層間介電質層210以及用於使可變電阻元件212彼此絕緣之第四層間介電質層213。
基板201可包括諸如矽基板之半導體基板，該半導體基板包括電晶體(未示出)。
第一層間介電質層202、第二層間介電質層206、第三層間介電質層210至第四層間介電質層213可包括絕緣材料。
第一底觸點203及第二底觸點211以及頂觸點214可用作用於電耦接基板201與可變電阻元件212之觸點以及電耦接可變電阻元件212與位元線215之觸點。為了此操作，第一底觸點203及第二底觸點211以 及頂觸點214可由導電材料形成。
源極觸點204可用作用於電耦接源極線208與基板201之觸點。對於此操作，源極觸點204可由導電材料形成。
第一底觸點203、源極觸點204、源極線208、蝕刻阻止圖案209以及第二底觸點211可對應於圖1、圖2A及圖2B中之第一觸點103、第二觸點104、導線108、蝕刻阻止圖案109以及第三觸點111，且包括相同之配置結構。
即，第一底觸點203及第二底觸點211可具有網格型配置結構，在該網格型配置結構中，第一底觸點203及第二底觸點211在第一方向X及與第一方向X交叉之第二方向Y上以預定距離隔離(參見圖1)。源極觸點204可具有網格型配置結構，在該網格型配置結構中，源極觸點204在第一方向X及與第一方向X交叉之第二方向Y上以預定距離隔離(參見圖1)。此時，第一底觸點203及第二底觸點211以及源極觸點204可交替地配置以在第一方向及第二方向上彼此不重疊。詳言之，第一底觸點203及第二底觸點211以及源極觸點204可在由圖1之參考線B-B'所指示之斜線方向上以預定距離交替地配置。
在當前實施中，記憶體器件可進一步包括形成在源極線208之上的蝕刻阻止圖案209。由於蝕刻阻止圖案209之線寬在與第一底觸點203及第二底觸點211相對應之部分處經調節成比源極線208之線寬大的值，因此第二底觸點211與源極線208之間的距離d可保證為對應於蝕刻阻止圖案209與源極線208之間的距離d之值，此使得防止第二底觸點211與源極線208之間的短路故障成為可能。
可變電阻元件212可包括根據跨可變電阻元件212施加之電壓或電流而在不同電阻狀態之間切換的材料。可變電阻元件212可包括用於RRAM、PRAM、FRAM、MRAM及其類似者之各種材料。舉例而言，該等各種材料可包括過渡金屬氧化物、諸如鈣鈦礦類材料之金屬 氧化物、諸如硫族化物類材料之相變材料、含鐵介電質材料及鐵磁材料。可變電阻元件212可具有單層結構或包括兩個或兩個以上層之多層結構以表現出可變電阻特性。
位元線215可包括用於經由頂觸點214而施加電壓或電流給可變電阻元件212之電力線。
圖5是根據第二實施之記憶體器件之剖視圖。根據第二實施之記憶體器件可具有包括電容器作為記憶體元件之DRAM結構。
如圖5中所示，根據第二實施之記憶體器件可包括基板301，在該基板301中形成有例如埋置閘(未示出)之所需元件(未示出)及隔離層302埋置。記憶體器件又可包括著陸插塞觸點(landing plug contact)304及儲存節點觸點311，該等著陸接觸插塞304及儲存節點觸點311位於基板301之上且將複數個電容器312之底部連接至基板301之部分，例如，埋置閘之源極。記憶體器件可進一步包括經由位元線觸點(未示出)而耦接至埋置閘之汲極的位元線308。記憶體器件可額外包括形成在位元線308之兩個側表面上之間隔物307。
在當前實施中，記憶體器件可包括形成在位元線308之上以與位元線308重疊之蝕刻阻止圖案309。由於蝕刻阻止圖案309之線寬在與儲存節點觸點311相對應之部分處被調節成比位元線308之線寬大的值，因此儲存節點觸點311與位元線308之間的距離d可保證為對應於蝕刻阻止圖案309與位元線308之間的距離d之值，此使得防止位元線308與儲存節點接觸311之間的短路故障成為可能。
圖6A至圖6I是圖示用於製造根據第一實施之記憶體器件之方法的剖視圖。
如圖6A中所示，可在包括所需元件(未示出)(例如，電晶體)之基板11之上形成第一層間介電質層12。基板11可包括諸如矽基板之半導體基板。
第一層間介電質層12可用作使相鄰之第一底觸點13彼此絕緣之絕緣層，且用來使基板與上層絕緣。第一層間介電質層12可包括絕緣材料。
接著，複數個第一底觸點13可經形成以穿過第一層間介電質層12而連接至基板11。第一底觸點13可經由如下一系列製程來形成：選擇性地蝕刻第一層間介電質層12以形成暴露基板11之部分(例如，電晶體之汲極區)的接觸孔，將導電材料埋置在接觸孔中，以及經由第一層間介電質層12來隔離彼此相鄰之第一底觸點13。第一底觸點13可包括網格型配置結構，在該網格型配置結構中，第一底觸點13在第一方向X及第二方向Y上以預定距離來配置，如圖1中所示。
接著，複數個源極觸點14可經形成以穿過沿斜線方向彼此相鄰之第一底觸點13之間的第一層間介電質層12而連接至基板11。源極觸點14可包括源極觸點14在第一方向X及第二方向Y上以預定距離來配置之網格型配置結構。源極觸點14可經由如下一系列之製程來形成：選擇性地蝕刻第一層間介電質層12以形成暴露在斜線方向上彼此相鄰之第一底觸點13之間的基板11(例如，電晶體之源極區)之接觸孔，將導電材料埋置在接觸孔中，以及經由第一層間介電質層12來隔離彼此相鄰之源極觸點14。源極觸點14可經交替地配置以在第一方向X及第二方向Y上不與第一底觸點13重疊。
如圖6B中所示，可在包括第一底觸點13及源極觸點14之第一層間介電質層12之上形成蝕刻停止層15A。蝕刻停止層15A可用來防止在用於形成源極線之後續蝕刻製程期間對第一層間介電質層12、第一底觸點13及源極觸點14之損害。對於此操作，蝕刻停止層15A可包括具有相對於第一層間介電質層12及在後續製程期間將形成之第二層間介電質層(未示出)的蝕刻選擇性之材料。舉例而言，當第一層間介電質層及第二層間介電質層包括氧化物材料時，蝕刻停止層15A可包括 氮化物材料。
如圖6C中所示，可在蝕刻停止層15A之上形成第二層間介電質層16。第二層間介電質層16可包括具有相對於蝕刻停止層15A之蝕刻選擇性的絕緣材料。
接著，可穿過第二層間介電質層16而在與在第二方向Y上延伸之源極觸點14A重疊之區域中形成開口17。開口17可被界定為具有與圖3A至圖3E中所示之導線100A相同之圖案。
接著，可沿開口17形成間隔物層18A。間隔物層18A可用來防止經由後續製程將形成之源極線之擴散，以及使相鄰結構彼此絕緣。間隔物層18A可包括具有相對於第二層間介電質層16之蝕刻選擇性的材料。舉例而言，當第二層間介電質層16包括氧化物材料時，間隔物層18A可包括氮化物材料。
如圖6D中所示，可蝕刻間隔物層18A。因此，間隔物18可形成在開口17之側壁上。
接著，可蝕刻開口17之底表面上之蝕刻停止層15A以暴露源極觸點14。在下文中，經蝕刻之蝕刻停止層將由參考數字15來表示。
如圖6E中所示，可形成源極線19以填充開口17。源極線19可經由如下一系列製程來形成：將導電材料埋置在開口17中，以及使相鄰之源極線19彼此電隔離。隔離製程可包括使用毯覆式蝕刻製程(例如，回蝕製程)或化學機械拋光(CMP)製程來蝕刻(或拋光)形成在整個表面上之導電材料，直至暴露第二層間介電質層16為止。源極線19可包括導電材料。舉例而言，源極線19可包括銅(Cu)。
如圖6F中所示，可形成蝕刻阻止圖案20以與源極線19重疊。蝕刻阻止圖案20可包括與圖3A至圖3E中所示之蝕刻阻止圖案100B相同的圖案。蝕刻阻止圖案20可經由蝕刻選擇性而引起接觸孔之自對準蝕刻，保證源極線19與經由後續製程將形成之第二底觸點(未示出)之間 的距離，以及防止源極線19與第二底觸點之間的短路故障。對於此操作，蝕刻阻止圖案20可包括具相對於第二層間介電質層16之蝕刻選擇性的材料。舉例而言，當第二層間介電質層16包括氧化物材料時，蝕刻阻止圖案20可包括氮化物材料。
蝕刻阻止圖案20之線寬可經調節成等於或大於源極線19之線寬之值。詳言之，蝕刻阻止圖案20在與第一底觸點13相對應之部分處的線寬可經調節成比源極線19之線寬大之值。蝕刻阻止圖案20及源極線19之線寬及形狀可包括圖3A至圖3E中所示之線寬及形狀以及其可應用之圖案。
如圖6G中所示，可在第二層間介電質層16之上形成第三層間介電質層21。第三層間介電質層21可包括具有相對於蝕刻阻止圖案20之蝕刻選擇性的絕緣材料。
接著，可選擇性地蝕刻第三層間介電質層21、第二層間介電質層16及蝕刻停止層15以形成暴露第一底觸點13之接觸孔22。此時，蝕刻阻止圖案20可能因圖案未對準及/或密度而暴露。經暴露之蝕刻阻止圖案20可能因蝕刻選擇性而不被損害而是得以保留，並引起接觸孔22之自對準蝕刻。即，形成在蝕刻阻止圖案20之下的接觸孔22之線寬可根據蝕刻阻止圖案20之位置及線寬來判定。因此，源極線19與經由後續製程將形成第二底觸點(未示出)所在之接觸孔22之間的距離d可保證為對應於蝕刻阻止圖案20之一個表面與源極線19之一個表面之間的距離d之值。
如圖6H中所示，可形成第二底觸點23以填充接觸孔22。第二底觸點23可經由如下一系列製程來形成：將導電材料埋置在接觸孔22中，以及電隔離相鄰之第二底觸點23。
經由圖6G中之接觸孔22之自對準蝕刻，可保證底觸點23與源極線19之間的距離以防止與源極線19之短接。
如圖6I中所示，可在第二底觸點23之上形成可變電阻元件24。可變電阻元件24可包括根據跨可變電阻元件24施加之電壓或電流而在不同電阻狀態之間切換的材料。此類不同電阻狀態可用來表示不同之資料以用於資料儲存。可變電阻元件24可包括用於RRAM、PRAM、FRAM、MRAM及其類似者之各種材料。舉例而言，各種材料可包括過渡金屬氧化物、諸如鈣鈦礦類材料之金屬氧化物、諸如硫族化物類材料之相變材料、含鐵介電質材料以及鐵磁材料。可變電阻元件24可具有單層結構或包括兩個或兩個以上層之多層結構以顯現出可變電阻特性。
接著，可在第三層間介電質層21之上形成第四層間介電質層25以填充可變電阻元件24之間的空間。第四層間介電質層25可包括絕緣材料。
接著，頂觸點26可經形成以穿過第四層間介電質層25而與可變電阻元件24接觸。頂觸點26可經由如下一系列製程來形成：選擇性地蝕刻第四層間介電質層25以形成暴露可變電阻元件24之頂部的接觸孔，將導電材料埋置在接觸孔中，以及電隔離相鄰之頂觸點26。
接著，可在第四層間介電質層25之上形成位元線27。位元線27可經由頂觸點26而電耦接至可變電阻元件24，同時與頂觸點26接觸。位元線27可經組態以施加電壓或電流給可變電阻元件24，且經形成為與在第二方向Y上配置之可變電阻元件24重疊之線型。位元線27可包括導電材料。
根據實施，包括半導體記憶體之電子器件及用於製造該半導體記憶體之方法可促進該製程，並改善可變電阻元件之特性。
基於所揭示之技術之以上及其他記憶體電路或半導體器件可用於一系列器件或系統中。圖7至圖11提供可實施本文中所揭示之記憶體電路之器件或系統之一些實例。
圖7是基於所揭示之技術來實施記憶體電路之微處理器之組態圖的實例。
參見圖7，微處理器1000可執行用於控制並調諧如下一系列程序之任務：自各種外部器件接收資料、處理資料以及將處理結果輸出給外部器件。微處理器1000可包括記憶體單元1010、操作單元1020及控制單元1030等。微處理器1000可為各種資料處理單元，諸如中央處理單元(CPU)、圖形處理單元(GPU)、數位信號處理器(DSP)及應用程式處理器(AP)。
記憶體單元1010是微處理器1000中之儲存資料的部分，如處理器暫存器、暫存器或其類似者。記憶體單元1010可包括資料暫存器、位址暫存器、浮點暫存器等。此外，記憶體單元1010可包括各種暫存器。記憶體單元1010可執行暫時地儲存以下各者之功能：將藉由操作單元1020來執行操作針對之資料、執行該等操作之結果資料以及用於執行該等操作之資料被儲存的位址。
記憶體單元1010可包括根據實施之上述半導體器件中之一種或多種。舉例而言，記憶體單元1010可包括：複數個第一底觸點，其在第一方向及與第一方向交叉之第二方向上以預定距離配置；複數個源極觸點，其交替地配置在第一底觸點之間，且在第一方向及第二方向上以預定距離配置；複數個源極線，其分別連接至該複數個源極觸點當中的在第二方向上配置之源極觸點；複數個蝕刻阻止圖案，其分別形成在該複數個源極線之上以與源極線重疊，且蝕刻阻止圖案之線寬等於或大於源極線之線寬；複數個第二底觸點，其經配置為與第一底觸點重疊；以及複數個可變電阻元件，其配置在該複數個第二底觸點之上以與第二底觸點接觸。由此，可改善記憶體單元1010之資料儲存特性。因此，可改善微處理器1000之操作特性。
操作單元1020可根據控制單元1030對命令解碼之結果來執行四 則算術運算或邏輯運算。操作單元1020可包括至少一個算術邏輯單元(ALU)等。
控制單元1030可自微處理器1000之記憶體單元1010、操作單元1020及外部器件接收信號，執行對命令之提取、解碼及對微處理器1000之信號之輸入及輸出的控制，以及執行由程式表示之處理。
根據當前實施之微處理器1000可另外包括快取記憶體單元1040，該快取記憶體單元1040可暫時地儲存將自除記憶體單元1010以外之外部器件輸入之資料或將輸出給外部器件之資料。在此類狀況下，快取記憶體單元1040可經由匯流排介面1050與記憶體單元1010、操作單元1020及控制單元1030交換資料。
圖8是基於所揭示之技術來實施記憶體電路之處理器之組態圖的實例。
參見圖8，處理器1100可藉由包括除微處理器之功能以外的各種功能來改善效能並實現多功能，該微處理器執行用於控制並調諧自各種外部器件接收資料、處理資料以及將處理結果輸出給外部器件的一系列程序之任務。處理器1100可包括用作微處理器之核心單元1110、用來暫時儲存資料之快取記憶體單元1120以及用於在內部器件與外部器件之間傳送資料之匯流排介面1130。處理器1100可包括各種晶片上系統(SoC)(諸如多核處理器)、圖形處理單元(GPU)及應用程式處理器(AP)。
當前實施之核心單元1110是對自外部器件輸入之資料執行算術邏輯運算之部分，且可包括記憶體單元1111、操作單元1112及控制單元1113。
記憶體單元1111是處理器1100中之儲存資料之部分，如處理器暫存器、暫存器及其類似者。記憶體單元1111可包括資料暫存器、位址暫存器、浮點暫存器等。此外，記憶體單元1111可包括各種暫存器。 記憶體單元1111可執行暫時地儲存如下各者之功能：將藉由操作單元1112來執行操作針對之資料、執行操作之結果資料以及用於執行操作之資料被儲存的位址。操作單元1112是處理器1100中之執行操作之部分。操作單元1112可根據控制單元1113對命令解碼之結果或類似者來執行四則算術運算、邏輯運算。操作單元1112可包括至少一個算術邏輯單元(ALU)等。控制單元1113可自處理器1100之記憶體單元1111、操作單元1112及外部器件接收信號，執行對命令之提取、解碼及對處理器1100之信號的輸入及輸出之控制，以及執行藉由程式來表示之處理。
快取記憶體單元1120是暫時地儲存資料以補償以高速度操作之核心單元1110與以低速度操作之外部器件之間在資料處理速度上之差異的部分。快取記憶體單元1120可包括主儲存區1121、二級儲存區1122及三級儲存區1123。一般而言，快取記憶體單元1120包括主儲存區1121及二級儲存區1122，且在需要大儲存容量之情況下可包括三級儲存區1123。由於場合需求，快取記憶體單元1120可包括增加數目之儲存區。亦即，可根據設計來改變快取記憶體單元1120中包括之儲存段的數量。主儲存區段1121、二級儲存區段1122及三級儲存區段1123儲存及區分資料之速度可相同或不同。在各別儲存區1121、1122及1123之速度不同的情況下，主儲存區段1121之速度可為最大的。快取記憶體單元1120之主儲存區段1121、二級儲存區段1122及三級儲存區段1123中之至少一個儲存區段可包括根據實施之上述半導體器件中之一種或多種。舉例而言，快取記憶體單元1120可包括：複數個第一底觸點，其在第一方向及與第一方向交叉之第二方向上以預定距離配置；複數個源極觸點，其交替地配置在第一底觸點之間，且在第一方向及第二方向上以預定距離配置；複數個源極線，其分別連接至該複數個源極觸點當中的在第二方向上配置之源極觸點；複數個蝕刻阻止圖 案，其分別形成在該複數個源極線之上以與源極線重疊，且蝕刻阻止圖案之線寬等於或大於源極線之線寬；複數個第二底觸點，其配置為與第一底觸點重疊；以及複數個可變電阻元件，其配置在該複數個第二底觸點之上以與第二底觸點接觸。由此，可改善快取記憶體單元1120之資料儲存特性。因此，可改善處理器1100之工作特性。
雖然在圖8中示出了主儲存區1121、二級儲存區1122及三級儲存區1123全部都被配置在快取記憶體單元1120之內部，但是要注意的是，快取記憶體單元1120之主儲存區1121、二級儲存區1122及三級儲存區1123全部皆可經組態在核心單元1110之外部，且可補償核心單元1110與外部器件之間在資料處理速度上之差異。同時，應注意的是，可將快取記憶體單元1120之主儲存段1121設置在核心單元1110之內部，而可將二級儲存區1122及三級儲存區1123組態置在核心單元1110之外部以加強補償資料處理速度上之差異之功能。在另一種實施中，可將主儲存區1121及二級儲存區1122設置在核心單元1110之內部，以及可將三級儲存區1123設置在核心單元1110之外部。
匯流排介面1130是連接核心單元1110、快取記憶體單元1120及外部器件且允許高效地傳輸資料之部分。
根據當前實施之處理器1100可包括複數個核心單元1110，且該複數個核心單元1110可共用快取記憶體單元1120。該複數個核心單元1110與快取記憶體單元1120可直接連接，或者經由匯流排介面1130來連接。該複數個核心單元1110可以與核心單元1110之上述組態相同之方式來組態。在處理器1100包括複數個核心單元1110之情況下，快取記憶體單元1120之主儲存區1121可對應於複數個核心單元1110之數量而被組態在每個核心單元1110中，且二級儲存區1122及三級儲存區1123可以經由匯流排介面1130被共用之方式來組態在該複數個核心單元1110之外部。主儲存區1121之處理速度可大於二級儲存區1122及三 級儲存區1123之處理速度。在另一實施中，主儲存區1121及二級儲存區1122可對應於複數個核心單元1110之數量而被組態在每個核心單元1110中，且三級儲存區1123可以經由匯流排介面1130被共用之方式來組態在該複數個核心單元1110之外部。
根據當前實施之處理器1100可進一步包括：嵌入式記憶體單元1140，其儲存資料；通信模組單元1150，其可以有線或無線之方式來將資料傳輸給外部器件或自外部器件接收資料；記憶體控制單元1160，其驅動外部記憶體器件；以及媒體處理單元1170，其處理在處理器1100中處理之資料或自外部輸入器件輸入之資料，並將經處理之資料輸出給外部介面器件等。此外，處理器1100可包括複數個各種模組及器件。在此類情況下，添加之該複數個模組可經由匯流排介面1130來與核心單元1110及快取記憶體單元1120交換資料且彼此交換資料。
嵌入式記憶體單元1140不僅可包括揮發性記憶體，而且可包括非揮發性記憶體。揮發性記憶體可包括DRAM(動態隨機存取記憶體)、行動DRAM、SRAM(靜態隨機存取記憶體)及具有與以上提及之記憶體之功能類似的功能之記憶體等。非揮發性記憶體可包括ROM(唯讀記憶體)、NOR快閃記憶體、NAND快閃記憶體、相變隨機存取記憶體(PRAM)、電阻式隨機存取記憶體(RRAM)、自旋轉移力矩隨機存取記憶體(STTRAM)、磁性隨機存取記憶體(MRAM)、具有類似功能之記憶體。
通信模組單元1150可包括能夠與有線網路連接之模組、能夠與無線網路連接之模組以及此兩種模組。有線網路模組可包括區域網路(LAN)、通用串列匯流排(USB)、乙太網路、電力線通信(PLC)，諸如經由傳輸線來發送及接收資料之各種器件等。無線網路模組可包括紅外線資料協會(IrDA)、分碼多重存取(CDMA)、分時多重存取 (TDMA)、分頻多重存取(FDMA)、無線LAN、Zigbee、泛在感測器網路(USN)、藍芽、射頻識別(RFID)、長期演進(LTE)、近場通信(NFC)、無線寬頻網際網路(Wibro)、高速下行鏈路封包存取(HSDPA)、寬頻CDMA(WCDMA)、超寬頻(UWB)(諸如在無傳輸線之情況下發送及接收資料之各種器件)等。
記憶體控制單元1160用於管理及處理在處理器1100與根據不同之通信標準而操作之外部儲存器件之間傳輸的資料。記憶體控制單元1160可包括各種記憶體控制器，例如，可控制如下各者之器件：IDE(整合設備電子介面)、SATA(串列高階技術附件)、SCSI(小型電腦系統介面)、RAID(獨立磁碟冗餘陣列)、SSD(固態碟)、eSATA(外部SATA)、PCMCIA(個人電腦記憶體卡國際協會)、USB(通用串列匯流排)、安全數位(SD)卡、迷你安全數位(mSD)卡、微型安全數位(微型SD)卡、安全數位大容量(SDHC)卡、記憶棒卡、智慧型媒體(SM)卡、多媒體卡(MMC)、嵌入式MMC(eMMC)及緊湊式快閃(CF)卡等。
媒體處理單元1170可處理在處理器1100中處理之資料或以影像、語音及其他形式自外部輸入器件輸入之資料，並將資料輸出至外部介面器件。媒體處理單元1170可包括圖形處理單元(GPU)、數位信號處理器(DSP)、高清晰度音訊器件(HD音訊)及高清晰度多媒體介面(HDMI)控制器等。
圖9是基於所揭示之技術來實施記憶體電路之系統的組態圖之實例。
參見圖9，作為用於處理資料之裝置的系統1200可執行輸入、處理、輸出、通信、儲存等以對資料進行一系列操縱。系統1200可包括處理器1210、主記憶體器件1220、輔助記憶體器件1230及介面器件1240等。當前實施之系統1200可為使用處理器來操作之各種電子系統，諸如電腦、伺服器、PDA(個人數位助理)、攜帶型電腦、網路平 板電腦、無線電話、行動電話、智慧型電話、數位音樂播放器、PMP(攜帶型多媒體播放器)、攝影機、全球定位系統(GPS)、視訊攝影機、錄音機、遠端資訊處理、視聽(AV)系統及智慧型電視等。
處理器1210可對輸入之命令進行解碼，且對儲存在系統1200中之資料進行操作、比較等，並控制此等操作。處理器1210可包括微處理器單元(MPU)、中央處理單元(CPU)、單核/多核處理器、圖形處理單元(GPU)、應用程式處理器(AP)及數位信號處理器(DSP)等。
主記憶體器件1220是如下儲存器：其可在執行程式時暫時地儲存、調用以及執行來自輔助記憶體器件1230之程式碼或資料，且甚至在電源被切斷時仍可保存所儲存之內容。主記憶體器件1220可包括根據實施之上述半導體器件中之一或多者。舉例而言，主記憶體器件1220可包括：複數個第一底觸點，其在第一方向及與第一方向交叉之第二方向上以預定距離配置；複數個源極觸點，其交替地配置在第一底觸點之間，且在第一方向及第二方向上以預定距離配置；複數個源極線，其分別連接至該複數個源極觸點當中的在第二方向上配置之源極觸點；複數個蝕刻阻止圖案，其分別形成在該複數個源極線之上以與源極線重疊，且蝕刻阻止圖案之線寬等於或大於源極線之線寬；複數個第二底觸點，其配置為與第一底觸點重疊；以及複數個可變電阻元件，其配置在該複數個第二底觸點之上以與第二底觸點接觸。由此，可改善主記憶體器件1220之資料儲存特性。因此，可改善系統1200之操作特性。
此外，主記憶體器件1220可進一步包括具有揮發性記憶體類型之靜態隨機存取記憶體(SRAM)及動態隨機存取記憶體(DRAM)等，在該揮發性記憶體類型中，當電源被切斷時全部內容皆被擦除。與此不同的是，主記憶體器件1220可不包括根據實施之半導體器件，而是可包括具有揮發性記憶體類型之靜態隨機存取記憶體(SRAM)及動態隨 機存取記憶體(DRAM)等，在該揮發性記憶體類型中，當電源被切斷時全部內容皆被擦除。
輔助記憶體器件1230是用於儲存程式碼或資料之記憶體器件。雖然輔助記憶體器件1230之速度比主記憶體器件1220慢，但輔助記憶體器件1230可儲存更大量之資料。輔助記憶體器件1230可包括根據實施之上述半導體器件中之一或多者。舉例而言，輔助記憶體器件1230可包括：複數個第一底觸點，其在第一方向及與第一方向交叉之第二方向上以預定距離配置；複數個源極觸點，其交替地配置在第一底觸點之間，且在第一方向及第二方向上以預定距離配置；複數個源極線，其分別連接至該複數個源極觸點當中之在第二方向上配置之源極觸點；複數個蝕刻阻止圖案，其分別形成在該複數個源極線之上以與源極線重疊，且蝕刻阻止圖案之線寬等於或大於源極線之線寬；複數個第二底觸點，其配置為與第一底觸點重疊；以及複數個可變電阻元件，其配置在該複數個第二底觸點之上以與第二底觸點接觸。由此，可改善輔助記憶體器件1230之資料儲存特性。因此，可改善系統1200之操作特性。
此外，輔助記憶體器件1230可進一步包括資料儲存系統(參見圖10之參考數字1300)，諸如使用磁性之磁帶、磁碟、使用光學之鐳射光碟、使用磁性及光學二者之磁光碟、固態碟(SSD)、USB記憶體(通用串列匯流排記憶體)、安全數位(SD)卡、迷你安全數位(mSD)卡、微型安全數位(微型SD)卡、安全數位大容量(SDHC)卡、記憶棒卡、智慧型媒體(SM)卡、多媒體卡(MMC)、嵌入式MMC(eMMC)及緊湊式快閃(CF)卡等。與此不同之是，輔助記憶體器件1230可不包括根據實施之半導體器件，而可包括資料儲存系統(參見圖10之參考數字1300)，諸如使用磁性之磁帶、磁碟、使用光學之鐳射光碟、使用磁性及光學二者之磁光碟、固態碟(SSD)、USB記憶體(通用串列匯流排 記憶體)、安全數位(SD)卡、迷你安全數位(mSD)卡、微型安全數位(微型SD)卡、安全數位大容量(SDHC)卡、記憶棒卡、智慧型媒體(SM)卡、多媒體卡(MMC)、嵌入式MMC(eMMC)及緊湊式快閃(CF)卡等。
介面器件1240可用來執行當前實施之系統1200與外部器件之間的命令及資料之交換。介面器件1240可為小鍵盤、鍵盤、滑鼠、揚聲器、麥克風、顯示器、各種人性化介面器件(HID)及通信器件等。通信器件可包括能夠與有線網路連接之模組、能夠與無線網路連接之模組以及此兩種模組。有線網路模組可包括區域網路(LAN)、通用串列匯流排(USB)、乙太網路、電力線通信(PLC)(諸如經由傳輸線來發送及接收資料之各種器件)等。無線網路模組可包括紅外線資料協會(IrDA)、分碼多重存取(CDMA)、分時多重存取(TDMA)、分頻多重存取(FDMA)、無線LAN、Zigbee、泛在感測器網路(USN)、藍芽、射頻識別(RFID)、長期演進(LTE)、近場通信(NFC)、無線寬頻網際網路(Wibro)、高速下行鏈路封包存取(HSDPA)、寬頻CDMA(WCDMA)、超寬頻(UWB)，諸如在無傳輸線之情況下發送及接收資料之各種器件等。
圖10是基於所揭示之技術來實施記憶體電路之資料儲存系統之組態圖之實例。
參見圖10，資料儲存系統1300可包括作為用於儲存資料之組件的具有非揮發特性之儲存器件1310、控制儲存器件1310之控制器1320、用於與外部器件連接的介面1330以及用於暫時儲存資料之暫時儲存器件1340。資料儲存系統1300可為諸如硬碟機(HDD)、唯讀光碟(CDROM)、數位影音光碟(DVD)及固態碟(SSD)等之碟型儲存器，以及諸如USB記憶體(通用串列匯流排記憶體)、安全數位(SD)卡、迷你安全數位(mSD)卡、微型安全數位(微型SD)卡、安全數位大容量 (SDHC)卡、記憶棒卡、智慧型媒體(SM)卡、多媒體卡(MMC)、嵌入式MMC(eMMC)及緊湊式快閃(CF)卡等之卡型儲存器。
儲存器件1310可包括半永久地儲存資料之非揮發性記憶體。非揮發性記憶體可包括ROM(唯讀記憶體)、NOR快閃記憶體、NAND快閃記憶體、相變隨機存取記憶體(PRAM)、電阻式隨機存取記憶體(RRAM)及磁性隨機存取記憶體(MRAM)等。
控制器1320可控制儲存器件1310與介面1330之間的資料交換。為此，控制器1320可包括用於執行如下一操作之處理器1321：該操作用於處理經由介面1330而自資料儲存系統1300之外部輸入之命令等。
介面1330用來執行資料儲存系統1300與外部器件之間的命令及資料之交換。在資料儲存系統1300是卡型儲存器之情況下，介面1330可與用於諸如USB記憶體(通用串列匯流排記憶體)、安全數位(SD)卡、迷你安全數位(mSD)卡、微型安全數位(微型SD)卡、安全數位大容量(SDHC)卡、記憶棒卡、智慧型媒體(SM)卡、多媒體卡(MMC)、嵌入式MMC(eMMC)及緊湊式快閃(CF)卡等之器件中的介面相容，或與在類似於以上提及之器件的器件中使用之介面相容。在資料儲存系統1300是碟型儲存器之情況下，介面1330可與諸如IDE(整合設備電子介面)、SATA(串列高階技術附件)、SCSI(小型電腦系統介面)、eSATA(外部SATA)、PCMCIA(個人電腦儲存卡國際協會)、USB(通用串列匯流排)等介面相容，或者與類似於以上提及之介面的介面相容。介面1330可與具有彼此不同之類型之一或多個介面相容。
暫時儲存器件1340可暫時地儲存資料以根據與外部器件、控制器及系統介面之多樣性及高效能來在介面1330與儲存器件1310之間高效地傳送資料。用於暫時地儲存資料之暫時儲存器件1340可包括根據實施之上述半導體器件中的一或多者。暫時儲存器件1340可包括：複數個第一底觸點，其在第一方向及與第一方向交叉之第二方向上以預 定距離配置；複數個源極觸點，其交替地配置在第一底觸點之間，且在第一方向及第二方向上以預定距離配置；複數個源極線，其分別連接至該複數個源極觸點當中的在第二方向上配置之源極觸點；複數個蝕刻阻止圖案，其分別形成在該複數個源極線之上以與源極線重疊，且蝕刻阻止圖案之線寬等於或大於源極線之線寬；複數個第二底觸點，其配置為與第一底觸點重疊；以及複數個可變電阻元件，其配置在該複數個第二底觸點之上以與第二底觸點接觸。由此，可改善儲存器件1310或暫時儲存器件1340之資料儲存特性。因此，可改善資料儲存系統1300之操作特性及資料儲存特性。
圖11是基於所揭示之技術來實施記憶體電路之記憶體系統之組態圖的實例。
參見圖11，記憶體系統1400可包括作為用於儲存資料之組件的具有非揮發性特性之記憶體1410、控制記憶體1410之記憶體控制器1420、用於與外部器件之連接之介面1430等。記憶體系統1400可為諸如固態碟(SSD)、USB記憶體(通用串列匯流排記憶體)、安全數位(SD)卡、迷你安全數位(mSD)卡、微型安全數位(微型SD)卡、安全數位大容量(SDHC)卡、記憶棒卡、智慧型媒體(SM)卡、多媒體卡(MMC)、嵌入式MMC(eMMC)及緊湊式快閃(CF)卡等之卡型記憶體系統。
用於儲存資料之記憶體1410可包括根據實施之上述半導體器件中之一或多者。舉例而言，記憶體1410可包括：複數個第一底觸點，其在第一方向及與第一方向交叉之第二方向上以預定距離配置；複數個源極觸點，其交替地配置在第一底觸點之間，且在第一方向及第二方向上以預定距離配置；複數個源極線，其分別連接至該複數個源極觸點當中的在第二方向上配置之源極觸點；複數個蝕刻阻止圖案，其分別形成在該複數個源極線之上以與源極線重疊，且蝕刻阻止圖案之線寬等於或大於源極線之線寬；複數個第二底觸點，其配置為與第一 底觸點重疊；以及複數個可變電阻元件，其配置在該複數個第二底觸點之上以與第二底觸點接觸。由此，可改善記憶體1410之資料儲存特性。因此，可改善記憶體系統1400之工作特性及資料儲存特性。
此外，根據當前實施之記憶體1410可進一步包括具有非揮發性特性之ROM(唯讀記憶體)、NOR快閃記憶體、NAND快閃記憶體、相變隨機存取記憶體(PRAM)、電阻式隨機存取記憶體(RRAM)及磁性隨機存取記憶體(MRAM)等。
記憶體控制器1420可控制記憶體1410與介面1430之間的資料交換。為此，記憶體控制器1420可包括用於執行一操作之處理器1421，該操作係用於且處理經由介面1430而自記憶體系統1400之外部輸入之命令。
介面1430用來執行記憶體系統1400與外部器件之間的命令及資料之交換。介面1430可與用於諸如USB記憶體(通用串列匯流排記憶體)、安全數位(SD)卡、迷你安全數位(mSD)卡、微型安全數位(微型SD)卡、安全數位大容量(SDHC)卡、記憶棒卡、智慧型媒體(SM)卡、多媒體卡(MMC)、嵌入式MMC(eMMC)及緊湊式快閃(CF)卡等之器件中之介面相容，或者與用於類似於以上提及之器件的器件中之介面相容。介面1430可與具有彼此不同之類型之一或多個介面相容。
根據當前實施之記憶體系統1400可進一步包括緩衝記憶體1440，其用於根據與外部器件、記憶體控制器及記憶體系統之介面之多樣性及高效能來在介面1430與記憶體1410之間高效地傳送資料。舉例而言，用於暫時地儲存資料之緩衝記憶體1440可包括根據實施之上述半導體器件中之一或多者。緩衝記憶體1440可包括：複數個第一底觸點，其在第一方向及與第一方向交叉之第二方向上以預定距離配置；複數個源極觸點，其交替地配置在第一底觸點之間，且在第一方向及第二方向上以預定距離配置；複數個源極線，其分別連接至該複 數個源極觸點當中的在第二方向上配置之源極觸點；複數個蝕刻阻止圖案，其分別形成在該複數個源極線之上以與源極線重疊，且蝕刻阻止圖案之線寬等於或大於源極線之線寬；複數個第二底觸點，其配置為與第一底觸點重疊；以及複數個可變電阻元件，其配置在該複數個第二底觸點之上以與第二底觸點接觸。由此，可改善緩衝記憶體1440之資料儲存特性。因此，可改善記憶體系統1400之操作特性及資料儲存特性。
此外，根據當前實施之緩衝記憶體1440可進一步包括具有揮發性特性之SRAM(靜態隨機存取記憶體)、DRAM(動態隨機存取記憶體)等，以及具有非揮發性特性之相變隨機存取記憶體(PRAM)、電阻式隨機存取記憶體(RRAM)、自旋轉移力矩隨機存取記憶體(STTRAM)、磁性隨機存取記憶體(MRAM)等。與此不同的是，緩衝記憶體1440可不包括根據實施之半導體器件，而可包括具有揮發性特性之SRAM(靜態隨機存取記憶體)、DRAM(動態隨機存取記憶體)等以及具有非揮發性特性之相變隨機存取記憶體(PRAM)、電阻式隨機存取記憶體(RRAM)、自旋轉移力矩隨機存取記憶體(STTRAM)、磁性隨機存取記憶體(MRAM)等。
圖7至圖11中之基於本文獻中揭示之記憶體器件的電子器件或系統之以上實例中之特徵可實施於各種器件、系統或應用中。一些實例包括行動電話或其他攜帶型通信器件、平板電腦、筆記本電腦或膝上型電腦、遊戲機、智慧電視機、電視機機上盒、多媒體伺服器、具有或不具有無線通信功能之數位攝影機、具有無線通信能力之腕錶或其他可穿戴器件。
雖然本專利文獻包含很多細節，但是此等不應當被理解為對任何發明之範圍或要求保護之範圍之限制，而是應當被理解為對於特定發明之特定實施例為特定之特徵的描述。本專利文獻中在單獨實施例 之情形下所描述之某些特徵亦可在單個實施例中組合地實施。相反，在單個實施例之情形下描述之各種特徵亦可在多個實施例中單獨實施或以任何合適之子組合來實施。此外，雖然上文可將特徵描述為以某些組合來起作用，甚至初始要求如此主張，但在一些情況下來自所主張組合中之一或多個特徵可自該組合去除，且所主張之組合可針對子組合或子組合之變型。
類似地，雖然在附圖中以特定之次序描述了操作，但此不應當被理解為要求以所示之特定次序或以順序次序來執行此等操作，或執行所有示出之操作以達成所要結果。此外，本專利文獻中所描述之實施例中之各種系統組件之分離不應當被理解為在所有之實施例中皆需要此類分離。
僅描述了若干實施及實例。基於本專利文獻中所描述及所示出的內容，可作出其他實施、增強及變型。
101‧‧‧基板
102‧‧‧第一層間介電質層
103‧‧‧第一觸點
105‧‧‧蝕刻停止層
106‧‧‧第二層間介電質層
107‧‧‧間隔物
108‧‧‧導線
109‧‧‧蝕刻阻止圖案
110‧‧‧第三層間介電質層
111‧‧‧第三觸點
d‧‧‧距離
A-A'‧‧‧參考線

Claims (13)

  1. 一種半導體器件，其包含：一基板；形成在該基板上之一第一層間介電質層及形成在該第一層間介電質層上之一第二層間介電質層；複數個第一觸點，其在一第一方向及與該第一方向交叉之一第二方向上以一預定距離配置在該第一層間介電質層中；複數個第二觸點，其配置在該第一層間介電質層中且配置在該等第一觸點之間，且在該第一方向及該第二方向上以一預定距離配置；複數個第三觸點，其配置在該複數個第一觸點上且配置在該第二層間介電質層中；複數個狗骨頭型導線，其分別連接至該複數個第二觸點當中之在該第二方向上配置之該等第二觸點，且配置在該第二層間介電質層中以及配置在兩相鄰第三觸點之間，該複數個狗骨頭型導線具有凹部及凸部；以及複數個蝕刻阻止圖案，其分別形成在該複數個導線之上以與該等導線重疊。
  2. 如請求項1之半導體器件，其中該蝕刻阻止圖案具有等於或大於該導線之一線寬的一線寬。
  3. 如請求項1之半導體器件，其中該導線之該等凹部位於與該等第一觸點相對應之位置處。
  4. 如請求項1之半導體器件，其中該導線之該等凸部位於在該第二方向上配置之該等第二觸點之上。
  5. 如請求項1之半導體器件，其中該蝕刻阻止圖案以具有凹部及凸 部之一狗骨頭型來形成，且具有等於或大於該導線之一線寬的一線寬。
  6. 如請求項1之半導體器件，其中該蝕刻阻止圖案具有凹部及凸部，且以一反狗骨頭型來形成，該反狗骨頭型之凸部及凹部分別與該導線之該等凹部及該等凸部重疊。
  7. 如請求項1之半導體器件，其中該蝕刻阻止圖案以一線型來形成，且具有等於或大於該導線之該等凸部之一線寬的一線寬。
  8. 如請求項1之半導體器件，其進一步包含形成在該導線之兩個側表面上之一間隔物。
  9. 如請求項1之半導體器件，其進一步包含以一網格型配置以與該等第一觸點重疊之複數個第三觸點。
  10. 如請求項9之半導體器件，其進一步包含配置在該等第三觸點之上以與該等第三觸點接觸之資料儲存元件。
  11. 如請求項10之半導體器件，其中該資料儲存元件包含一電容器或可變電阻元件。
  12. 如請求項1之半導體器件，其中該蝕刻阻止圖案包含一絕緣材料。
  13. 如請求項1之半導體器件，其中該蝕刻阻止圖案包括一氮化物材料。
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