CN102024817A - 半导体器件 - Google Patents
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Abstract
本发明提供一种半导体器件。半导体器件具备使用反向器电路的SRAM，该反向器电路具有：第1栅极绝缘膜(192)，用以包围第1岛状半导体层(109)周围；第1栅极电极(183)，用以包围第1栅极绝缘膜周围；第2栅极绝缘膜(192)，用以包围第1栅极电极周围；第1筒状半导体层(133)，用以包围第2栅极绝缘膜周围；第1个第1导电型上部高浓度半导体层(149)，形成于第1岛状半导体层的上方部分；第2个第1导电型下部高浓度半导体层(153)，形成于第1岛状半导体层的下方部分；第1个第2导电型上部高浓度半导体层(161)，形成于第1筒状半导体层的上方部分；及第2个第2导电型下部高浓度半导体层(163)，形成于第1筒状半导体层的下方部分。
Description
技术领域
本发明涉及一种半导体器件。
背景技术
半导体器件中，尤以使用属于具有MOS(Metal Oxide Semiconductor，金属氧化物半导体)构造的栅极电极的场效应晶体管的MOS晶体管的集成电路，已迈入高集成化的方向。随着此高集成化，其中所使用的MOS晶体管，其微细化已进展至纳米(nano)领域。在MOS晶体管构成属于数字(digital)电路的基本电路之一的反向器(inverter)电路(NOT电路)时，若该MOS晶体管的微细化进展，泄漏(leak)电流的抑制会变得困难，使得可靠性因为热载子(hot carrier)效应而降低。此外，从确保必要电流量的要求而言，会有无法谋求电路占有面积的尺寸降低(size down)的问题。为了解决此种问题，提出一种具有将源极、栅极、漏极对衬底朝垂直方向配置而成的岛状半导体层，且由栅极将该岛状半导体层予以包围的构造的环绕式栅极晶体管(Surrounding Gate Transistor，SGT)，及提出一种使用SGT的CMOS反向器电路((S.Watanabe、K.Tsuchida、D.Takashima、Y.Oowaki、A.Nitayama、K.Hieda、H.Takato、K.Sunouchi、F.Horiguchi、K.Ohuchi、F.Masuoka、H.Hara、一种使用SGT的超高密度DRAM的新型电路技术(“ANovel Circuit Technology with Surrounding Gate Transistors(SGT′s)for UltraHigh Density DRAM′s”)、IEEE JSSC、第30卷、第.9期、1995年.))。
属于数字电路的衬底电路之一的反向器电路，由p沟道型MOS晶体管(pMOS晶体管)与n沟道型MOS晶体管(nMOS晶体管)所构成。由于空穴(hole)的移动率为电子的移动率的一半，因此在反向器电路中，pMOS晶体管的栅极宽度，需设为nMOS晶体管的栅极宽度的2倍。因此，在现有技术使用SGT的CMOS反向器电路中，由串联连接的2个pMOS SGT及1个nMOS SGT所构成。即，现有技术使用SGT的CMOS反向器电路由总计3个岛状半导体所构成。
利用此种使用SGT的CMOS反向器电路来构成SRAM(静态RAM(Random Access Memory，随机存取存储器)时，由2个反向器电路与2个选择晶体管所构成。此时，若利用现有技术使用SGT的CMOS反向器电路，则需4个pMOS SGT及4个pMOS SGT。即，在利用现有技术使用SGT的CMOS反向器电路的SRAM中，由总计8个岛状半导体所构成。如此，若利用使用SGT的CMOS反向器电路的SRAM由8个岛状半导体层所构成，则在谋求半导体器件的高集成化方面会成为障碍。
发明内容
(发明所欲解决的问题)
本发明有鉴于所述实情而研发，其目的在提供一种具有使用SGT的SRAM，而可实现高集成化的半导体器件。
(解决问题的手段)
本发明的第1实施方式的半导体器件具备配置于衬底行列方向的第1行(row)第1列(column)的第1反向器电路；
所述第1反向器电路具有：
第1岛状半导体层；
第1栅极绝缘膜，用以包围所述第1岛状半导体层周围；
第1栅极电极，用以包围所述第1栅极绝缘膜周围；
第2栅极绝缘膜，用以包围所述第1栅极电极周围；
第1筒状半导体层，用以包围所述第2栅极绝缘膜周围；
第1个第1导电型上部高浓度半导体层，配置于所述第1岛状半导体层的上方部分；
第2个第1导电型下部高浓度半导体层，配置于所述第1岛状半导体层的下方部分；
第1个第2导电型上部高浓度半导体层，配置于所述第1筒状半导体层的上方部分；及
第2个第2导电型下部高浓度半导体层，配置于所述第1筒状半导体层的下方部分；
还具备配置于所述衬底行列方向的第2行第2列的第2反向器电路；
所述第2反向器电路具有：
第2岛状半导体层；
第3栅极绝缘膜，用以包围所述第2岛状半导体层周围；
第2栅极电极，用以包围所述第3栅极绝缘膜周围；
第4栅极绝缘膜，用以包围所述第2栅极电极周围；
第2筒状半导体层，用以包围所述第4栅极绝缘膜周围；
第3个第1导电型上部高浓度半导体层，配置于所述第2岛状半导体层的上方部分；
第4个第1导电型下部高浓度半导体层，配置于所述第2岛状半导体层的下方部分；
第3个第2导电型上部高浓度半导体层，配置于所述第2筒状半导体层的上方部分；及
第4个第2导电型下部高浓度半导体层，配置于所述第2筒状半导体层的下方部分；
还具备配置于所述衬底行列方向的第1行第2列的第1选择晶体管；
所述第1选择晶体管具有：
第3岛状半导体层；
第5栅极绝缘膜，用以包围所述第3岛状半导体层周围；
第3栅极电极，用以包围所述第5栅极绝缘膜周围；
第5个第1导电型上部高浓度半导体层，配置于所述第3岛状半导体层的上部；及
第6个第1导电型下部高浓度半导体层，配置于所述第3岛状半导体层的下部；
还具备配置于所述衬底行列方向的第2行第1列的第2选择晶体管；
所述第2选择晶体管具有：
第4岛状半导体层；
第6栅极绝缘膜，用以包围所述第4岛状半导体层周围；
第4栅极电极，用以包围所述第6栅极绝缘膜周围；
第7个第1导电型上部高浓度半导体层，配置于所述第4岛状半导体层的上方部分；及
第8个第1导电型下部高浓度半导体层，配置于所述第4岛状半导体层的下方部分；
还具备：
第9个第1导电型下部高浓度半导体层，与所述第2个第1导电型下部高浓度半导体层、所述第2个第2导电型下部高浓度半导体层、及所述第8个第1导电型下部高浓度半导体层相邻接；及
第10个第1导电型下部高浓度半导体层，与所述第4个第1导电型下部高浓度半导体层、所述第4个第2导电型下部高浓度半导体层、及所述第6个第1导电型下部高浓度半导体层相邻接；
且具有：
半导体与金属的第1化合物层，与所述第1个第1导电型上部高浓度半导体层相邻接；
半导体与金属的第2化合物层，与所述第1个第2导电型下部高浓度半导体层相邻接；
半导体与金属的第3化合物层，与所述第2个第2导电型上部高浓度半导体层、所述第9个第1导电型下部高浓度半导体层、及所述第8个第1导电型下部高浓度半导体层相邻接；
半导体与金属的第4化合物层，与所述第7个第1导电型上部高浓度半导体层相邻接；
半导体与金属的第5化合物层，与所述第3个第1导电型上部高浓度半导体层相邻接；
半导体与金属的第6化合物层，与所述第3个第2导电型上部高浓度半导体层相邻接；
半导体与金属的第7化合物层，与所述第4个第2导电型下部高浓度半导体层、所述第10个第1导电型下部高浓度半导体层、及所述第6个第1导电型下部高浓度半导体层相邻接；
半导体与金属的第8化合物层，与所述第5个第1导电型上部高浓度半导体层相邻接；
第1接触部(contact)，用以将所述第1栅极电极与所述第7化合物层予以电性连接；及
第2接触部，用以将所述第2栅极电极与所述第3化合物层予以电性连接。
此外，在本发明的较优选实施方式中，
在所述第1反向器电路中，
所述第1个第1导电型上部高浓度半导体层为第1n+型半导体层；
所述第2个第1导电型下部高浓度半导体层为第2n+型半导体层；
所述第1个第2导电型上部高浓度半导体层为第1p+型半导体层；
所述第2个第2导电型下部高浓度半导体层为第2p+型半导体层；
在所述第2反向器电路中，
所述第3个第1导电型上部高浓度半导体层为第3n+型半导体层；
所述第4个第1导电型下部高浓度半导体层为第4n+型半导体层；
所述第3个第2导电型上部高浓度半导体层为第3p+型半导体层；
所述第4个第2导电型下部高浓度半导体层为第4p+型半导体层；
在所述第1选择晶体管中，
所述第5个第1导电型上部高浓度半导体层为第5n+型半导体层；
所述第6个第1导电型下部高浓度半导体层为第6n+型半导体层；
所述第5个第2导电型上部高浓度半导体层为第5p+型半导体层；
所述第6个第2导电型下部高浓度半导体层为第6p+型半导体层；
在所述第2选择晶体管中，
所述第7个第1导电型上部高浓度半导体层为第7n+型半导体层；
所述第8个第1导电型下部高浓度半导体层为第8n+型半导体层。
此外，在本发明的较优选实施方式中，
所述第9个第1导电型下部高浓度半导体层为第9n+型半导体层；
所述第10个第1导电型下部高浓度半导体层为第10n+型半导体层。
此外，在本发明的较优选实施方式中，
将所述第1筒状半导体层的内周长设为Wp、将所述第1岛状半导体层的外周长设为Wn时，Wp≈2Wn，而且，
将所述第2筒状半导体层的内周长设为Wp、将所述第2岛状半导体层的外周长设为Wn时，Wp≈2Wn。
此外，在本发明的较优选实施方式中，
将所述第1筒状半导体层的内径设为Rp、将所述第1岛状半导体层的半径设为Rn时，Rp≈2Rn，而且，
将所述第2筒状半导体层的内径设为Rp、将所述第2岛状半导体层的半径设为Rn时，Rp≈2Rn。
此外，在本发明的较优选实施方式中，
将所述第1筒状半导体层的沟道长度设为Lp、将所述第1岛状半导体层的沟道长度设为Ln时，Lp≈Ln，而且，
将所述第2筒状半导体层的沟道长度设为Lp、将所述第2岛状半导体层的沟道长度设为Ln时，Lp≈Ln。
此外，在本发明的较优选实施方式中，
所述第1晶体管为增强型nMOS晶体管；
所述第1个第1导电型上部高浓度半导体层为第1n+型半导体层；
所述第2个第1导电型下部高浓度半导体层为第2n+型半导体层；
所述第1个第2导电型上部高浓度半导体层为第1p+型半导体层；
所述第2个第2导电型下部高浓度半导体层为第2p+型半导体层；
所述第2晶体管为增强型pMOS晶体管；
所述第3个第1导电型上部高浓度半导体层为第3n+型半导体层；
所述第4个第1导电型下部高浓度半导体层为第4n+型半导体层；
所述第3个第2导电型上部高浓度半导体层为第3p+型半导体层；
所述第4个第2导电型下部高浓度半导体层为第4p+型半导体层；
所述第2栅极电极由用以将nMOS晶体管与pMOS晶体管作成增强型的材料所形成。
此外，在本发明的较优选实施方式中，
所述第1至第4化合物层均为硅与金属的化合物层。
此外，在本发明的较优选实施方式中，
所述第1及第2岛状半导体层均为岛状硅层；
所述第1及第2筒状半导体层均为筒状硅层；
所述第1及第2n+型半导体层均为n+型硅层；
所述第1及第2p+型半导体层均为p+型硅层。
此外，在本发明的较优选实施方式中，
所述第1及第2岛状硅层均为p型或无掺杂(nondoped)的岛状硅层；
所述第1及第2筒状硅层均为n型或无掺杂的筒状硅层。
附图说明
图1中的(a)为本发明的一实施例的半导体器件的平面图，(b)为本发明的半导体器件的X-X’剖面图，(c)为本发明的半导体器件的Y-Y’剖面图。
图2中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图3中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图4中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图5中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图6中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图7中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图8中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图9中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图10中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图11中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图12中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图13中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图14中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图15中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图16中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图17中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图18中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图19中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图20中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图21中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图22中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图23中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图24中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图25中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图26中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图27中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图28中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图29中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图30中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图31中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图32中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图33中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图34中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图35中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图36中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图37中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图38中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图39中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图40中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图41中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图42中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图43中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图44中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图45中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图46中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图47中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图48中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图49中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图50中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图51中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图52中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图53中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图54中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图55中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图56中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图57中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图58中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图59中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图60中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图61中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图62中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图63中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图64中的(a)为用以说明本发明的一实施例的半导体器件的制造步骤图的平面图，(b)为(a)的X-X’剖面图，(c)为(a)的Y-Y’剖面图。
图65显示本发明的半导体器件在衬底上配置成3行3列的器件的平面图。
图66显示本发明的半导体器件在衬底上配置成3行3列的器件的反向器输出端子层的配置状态的平面图。
图67显示本发明的半导体器件在衬底上配置成3行3列的器件的晶体管层的配置状态的平面图。
图68显示本发明的半导体器件在衬底上配置成3行3列的器件的接触部层及第1金属(metal)层的配置状态的平面图。
图69显示本发明的半导体器件在衬底上配置成3行3列的器件的第1导孔(via)(第1金属-第2金属间接触部)及第2金属层的配置状态的平面图。
图70显示本发明的半导体器件在衬底上配置成3行3列的器件的第2导孔(第2金属-第3金属间接触部)及第3金属层的配置状态的平面图。
图71显示本发明的半导体器件在衬底上配置成3行3列的器件的第3导孔(第3金属-第4金属间接触部)及第4金属层的配置状态的平面图。
上述附图中的附图标记说明如下：
101、113、114、121、167、168、169氧化膜
102、137、138、149、150、151、152、153、154、155、156n+型硅层
103、112p型或无掺杂的硅层
104、105、106、107、115、116、125、126、131、132、148、157、158、159、160、170、171、175、176、177、178、196、197光刻胶
108、135、136n型或无掺杂的硅层
109、110、111岛状硅层、p型或无掺杂的硅层
117、118、127、128、129、130氮化膜硬掩模
119氧化膜硬掩模
122、123氧化膜侧壁
124、139、174、187、198氮化膜
133、1341筒状硅层
140、141、142、143、144、145、146、147、188、189、190、191、199、200、201、202、203、204、205、206氮化膜侧壁
161、162、163、164、165、166p+型硅层
172高电介质膜
173金属
179、180、181、182氮化膜掩模
183、184、185、186、391、392、393、394、395、396、397、398、399、400、401、402栅极电极
192、193、194、195栅极绝缘膜
207、208、209、210、211、212、213、214硅与金属的化合物层
215、220层间膜
216、217、221、222、223、224、225、226、227、228接触孔
218、219、229、230、231、232、233、234、235、236、373、374、375、376、377、378、379、380、381、382、383、384、385、386、387、388、389、390、403、404、405、406、407、408、409、410、411、412、413、414、415、416、417、418、419、420、421、422、423、424、425、426、427、428、429、430、431、432、433、434、435、436、437、438、439、440、441、442、443、444、445、446、447、448、449、450、451、452、453、454、455、456接触部
237、238、239、240、241、242、243、244、457、458、459、460、461、462、463、464、465、466、467、468、469、470、471、472、473、474、475、476、477、478、479、480、481、482、483、484、485、486、487、488、489、490、491、492、493、494第1金属
245、246、319、320、321、322、323、324、325、326、327、328、329、330、331、332、333、334、335、336反向器
247、248、337、338、339、340、341、342、343、344、345、346、347、348、349、350、351、352、353、354选择晶体管
301、302、303、304、305、306、307、308、309、310、311、312、313、314、315、316、317、318输出端子
355、356、357、358、359、360、361、362、363、364、365、366、367、368、369、370、371、372输入端子
495、496、497、498、499、500、501、502、503、504、505、506、507、508、509、510、511、512、513、514、515、516、517、518、519、520、521、522、523、524、525、526、527、528、529、530、531、532第1导孔
533、534、535、536、537、538、539、540、541、542、543、544、545、546、547、548、549、550、551、552、553、554、555、556、557、558、559、560、561、562、563、564、565、566、567第2金属
569、570、571、572、573、574、575、576、577、578、579、580、581、582、583、584、585、586、587、588、589、590、591、592、593、594、595、596、597、598、599、600第2导孔
601、602、603、604、605、606、607、608、609、610、611、612、613、614、615、616、617、618、619第3金属
620、621、622、623、624、625、626、627、628、629、630、631第3导孔
632、633、634、635、636、637第4金属
具体实施方式
以下参照附图说明本发明的实施例的半导体器件及其制造方法。
图1中，(a)显示本发明的实施例的半导体器件的平面图，(b)显示该平面图的X-X’剖面图，(c)显示该平面图的Y-Y’剖面图。
如图1中的(a)至图1中的(c)所示，本实施例的半导体器件具有使用SGT的SRAM，具备：第1CMOS反向器电路245，配置于衬底(未图示)行列方向的第1行第1列；第2CMOS反向器电路246，配置于衬底行列方向的第2行第2列；第1选择晶体管247，配置于衬底行列方向的第1行第2列；及第2选择晶体管248，配置于衬底行列方向的第2行第1列。
第1CMOS反向器电路245具备将源极、栅极、漏极对衬底(未图示)朝垂直方向配置而成的第1岛状硅层109。
第1CMOS反向器电路245还具有：第1栅极绝缘膜192，用以包围第1岛状硅层109周围；第1栅极电极183，用以包围第1栅极绝缘膜192周围；第2栅极绝缘膜192，用以包围第1栅极电极183周围；第1筒状硅层133，用以包围第2栅极绝缘膜192周围；第1n+型硅层149，形成于第1岛状硅层109的上方部分；第2n+型硅层153，形成于第1岛状硅层109的下方部分；第1p+型硅层161，形成于第1筒状硅层133的上方部分；及第2p+型硅层163，形成于第1筒状硅层133的下方部分。
第2CMOS反向器电路246具备将源极、栅极、漏极对衬底(未图示)朝垂直方向配置而成的第2岛状硅层(未图示)。
第2CMOS反向器电路246还具有：第3栅极绝缘膜(未图示)，用以包围第2岛状硅层周围；第2栅极电极186，用以包围第3栅极绝缘膜周围；第4栅极绝缘膜(未图示)，用以包围第2栅极电极186周围；第2筒状硅层(未图示)，用以包围第4栅极绝缘膜周围；第3n+型硅层(未图示)，形成于第2岛状硅层的上方部分；第4n+型硅层(未图示)，形成于第2岛状硅层的下方部分；第3p+型硅层(未图示)，形成于第2筒状硅层的上方部分；及第4p+型硅层，形成于第2筒状硅层的下方部分。
第1选择晶体管247具备将源极、栅极、漏极对衬底(未图示)朝垂直方向配置而成的第3岛状硅层110。
第1选择晶体管247还具有：第5栅极绝缘膜193，用以包围第3岛状硅层110周围；第3栅极电极184，用以包围第5栅极绝缘膜193周围；第5n+型硅层150，形成于第3岛状硅层110的上方部分；及第6n+型硅层154，形成于第3岛状硅层110的下方部分。
第2选择晶体管248具备将源极、栅极、漏极对衬底(未图示)朝垂直方向配置而成的第4岛状硅层111。
第2选择晶体管248还具有：第6栅极绝缘膜194，用以包围第4岛状硅层111周围；第4栅极电极185，用以包围第6栅极绝缘膜194周围；第7n+型硅层151，形成于第4岛状硅层111的上方部分；及第8n+型硅层155，形成于第4岛状硅层111的下方部分。
本实施例的半导体器件还具备：第9n+型硅层137，与第2n+型硅层153、第2p+型硅层163、及第8n+型硅层155的下部相邻接；第10n+型硅层138，与第4n+型硅层、第4p+型硅层、及第6n+型硅层154的下部相邻接；硅与金属的第1化合物层207，与第1n+型硅层149相邻接；硅与金属的第2化合物层208，与第1p+型硅层161相邻接；及硅与金属的第3化合物层212，与第2p+型硅层163、第9n+型硅层137、及第8n+型硅层155相邻接。
本实施例的半导体器件还具有：硅与金属的第4化合物层211，与第7n+型硅层151相邻接；硅与金属的第5化合物层(未图示)，形成于第3n+型硅层(未图示)；硅与金属的第6化合物层(未图示)，形成于第3p+型硅层(未图示)；硅与金属的第7化合物层209，与第4p+型硅层、第10n+型硅层138、及第6n+型硅层154相邻接；硅与金属的第8化合物层210，与第5n+型硅层150相邻接；第1接触部218，用以将第1栅极电极183、硅与金属的第7化合物层209予以电性连接；及第2接触部219，用以将第2栅极电极186、硅与金属的第3化合物层212予以电性连接。
在本实施例的半导体器件中，分别于第2化合物层208上形成有接触部229、于第1化合物层207上形成有接触部230、于第8化合物层210上形成有接触部231、于第3栅极电极184上形成有接触部232、于第4栅极电极185上形成有接触部233、于第4化合物层211上形成有接触部234、于第5化合物层(未图示)上形成有接触部235、于第6化合物层(未图示)上形成有接触部236。
在本实施例的半导体器件中，分别于接触部229上形成有第1金属237、于接触部230上形成有第1金属238、于接触部231上形成有第1金属239、于接触部232上形成有第1金属240、于接触部233上形成有第1金属241、于接触部234上形成有第1金属242、于接触部235上形成有第1金属243、于接触部236上形成有第1金属244。
在本实施例的半导体器件中，通过以上方式形成SRAM存储器单元(memory cell)。
此外，在第1CMOS反向器电路245中，将第1筒状硅层133的内周长设为Wp、将第1岛状硅层109的外周长设为Wn时，Wp≈2Wn。此外，在第2CMOS反向器电路246中，将第2筒状硅层(未图示)的内周长设为Wp、将第2岛状硅层(未图示)的外周长设为Wn时，Wp≈2×Wn。再者，在第1CMOS反向器电路245中，将第1筒状硅层133的内径设为Rp、将第1岛状硅层的半径设为Rn时，Rp≈2×Rn。再者，在第2CMOS反向器电路246中，将第2筒状硅层(未图示)的内径设为Rp、将第2岛状硅层(未图示)的半径设为Rn时，Rp≈2×Rn。如此，通过设为Wp≈2×Wn而且Rp≈2Rn，pMOS晶体管的栅极宽度即成为nMOS晶体管的栅极宽度的2倍。借此，由于空穴的移动率电子的移动率的一半，因此可将nMOS晶体管的电流驱动力与pMOS晶体管的电流驱动力设为相同，而可将反向器的阈值电压设为电源电压的一半。
另外，此时，将第1及第2筒状硅层的沟道长度设为Lp、将第1及第2岛状硅层的沟道长度设为Ln时，以Lp≈Ln为佳。
以下参照图2至图64来说明本发明的半导体器件的制造步骤的一例。另外，在此等附图中，对相同构成要素赋予相同符号。在图2至图64中，(a)为用以说明本发明的实施例的半导体器件的制造步骤的平面图，(b)显示该平面图的X-X’剖面图，(c)显示该平面图的Y-Y’剖面图。
参照图2，在形成于氧化膜101上的p型或无掺杂的硅层103注入磷，且于与氧化膜101相邻接的界面附近形成n+型硅层102。
接下来参照图3，将具有用以形成n型硅层的既定图案的光刻胶(resist)104、105、106、107形成于硅层103上。在将硅层103设为无掺杂时，不需要此步骤。
接下来参照图4，使用光刻胶104、105、106、107作为掩模(mask)，在硅层103上注入磷(P)，且于硅层103的既定部位形成n型或无掺杂的硅层108。此时，在光刻胶104、105、106、107的下方区域，形成p型或无掺杂的硅层109、110、111、112。在将硅层103设为无掺杂时，不需要此步骤。
接下来参照图5，将光刻胶104、105、106、107剥离。
接下来参照图6，在硅层108上依序沉积氧化膜113、氮化膜114。
接下来参照图7，在硅层109、112上，分别形成用以形成成为岛状硅层的硅柱状构造的光刻胶115、116。
接下来参照图8，使用光刻胶115、116作为掩模，将氮化膜114、氧化膜113进行蚀刻，借此在硅层109、112上，分别形成氧化膜硬掩模(hard mask)119及氮化膜硬掩模117的叠层构造。
接下来参照图9，将光刻胶115、116剥离。
接下来参照图10，以覆盖氧化膜硬掩模119、氮化膜硬掩模117、及硅层108的方式沉积氧化膜121。
接下来参照图11，在硅层109、112上，分别以残存于氧化膜硬掩模119及氮化膜硬掩模117周围的方式将氧化膜121进行蚀刻，借此形成氧化膜侧壁(side wall)122、123。
接下来参照图12，以覆盖氧化膜硬掩模119、氮化膜硬掩模117、氧化膜侧壁122、123、及硅层108的方式沉积氮化膜124。
接下来参照图13，在硅层110、111上，分别形成用以形成成为岛状硅层的硅柱状构造的光刻胶125、126。
接下来参照图14，使用光刻胶125、126作为掩模，将氮化膜124进行蚀刻，借此以包围氧化膜侧壁122、123周围的方式形成氮化膜硬掩模127、130，并且在硅层110、111上形成氮化膜硬掩模128、129。
接下来参照图15，将光刻胶125、126剥离。
接下来参照图16，在硅层108上的既定位置，以将硅层109及硅层111上的区域、硅层111及硅层112上的区域分别连接的方式，形成供扩散层配线用的L字状光刻胶131、132。
接下来参照图17，使用光刻胶131、132作为掩模，将硅层108进行蚀刻，借此以将硅层109及硅层111上的区域、硅层111及硅层112上的区域分别连接的方式形成扩散层配线部。
接下来参照图18，将光刻胶131、132剥离。
接下来参照图19，通过蚀刻将硅层109、112上的氧化膜侧壁122、123予以去除。
接下来参照图20，使用氮化膜硬掩模117、118、127、128、129、130作为掩模，将硅层108进行蚀刻，借此在氧化膜101上形成第1至第4岛状硅层109、110、111、112、第1及第2筒状硅层133、134、n型或无掺杂的硅层135、136、成为扩散层配线部的n+型硅层137、138。
接下来参照图21，通过蚀刻将氮化膜硬掩模117、118、127、128、129、130、氧化膜119予以去除。
接下来参照图22，以均匀厚度的薄层覆盖第1及第2筒状硅层133、134、硅层109、110、111、112、硅层135、136、n+型硅层137、138的方式，在氧化膜101上沉积氮化膜139。
接下来参照图23，将氮化膜139进行蚀刻，借此在第1及第2筒状硅层133、134、硅层109、110、111、112、硅层135、136的侧壁形成氮化膜侧壁140、141、142、143、144、145、146、147。
接下来参照图24，在氧化膜101上的既定位置，以使硅层109、110、111、112、及其周围圆环状硅层表面露出的方式，形成用以形成n+型硅层的光刻胶148。
接下来参照图25，使用光刻胶148作为掩模，在硅层109、110、111、112注入砷(As)，形成n+型硅层149、153、150、154、151、155、152、156。
接下来参照图26，将光刻胶148剥离。
接下来参照图27，以将分别具有硅层109、110、111、112的硅柱状构造予以覆盖的方式，形成用以形成p+型硅层的光刻胶157、158、159、160。
接下来参照图28，在包含第1及第2筒状硅层133、134的硅层注入硼(B)，形成p+型硅层161、162、163、164、165、166。
接下来参照图29，将光刻胶157、158、159、160剥离。
接下来参照图30，在形成于硅层109、110、111、112、第1及第2筒状硅层133、134之间的空间，沉积氧化膜167、168、169之后，通过CMP(Chemical Mechanical Polishing，化学机械研磨)予以平坦化。
接下来参照图31，以使p+型硅层161、162的圆形表面的内周部分、及n+型硅层149、152、氧化膜168、169露出的方式，形成用以蚀刻栅极部的光刻胶170。
接下来参照图32，通过蚀刻将氧化膜168、169予以去除。
接下来参照图33，将光刻胶170剥离。
接下来参照图34，以使n+型硅层150、151、及其外周的氧化膜167露出的方式，形成用以蚀刻栅极部的光刻胶171。
接下来参照图35，将n+型硅层150、151的外周的氧化膜167进行蚀刻。
接下来参照图36，将光刻胶171剥离。
接下来参照图37，将氮化膜侧壁141、142、143、145、146、147进行蚀刻，借此使第1至第4岛状硅层109、110、111、112的侧壁、第1及第2筒状硅层133、134的内壁露出。
接下来参照图38，以均匀厚度的薄层覆盖n+型硅层149、150、151、152、及包含该等周围的凹部的构造物的表面的方式，沉积高电介质膜172之后，进一步以完全埋入n+型硅层149、150、151、152的周围的凹部的方式沉积金属173。
接下来参照图39，进一步从金属173上沉积氮化膜174。
接下来参照图40，在氮化膜174上的既定4个位置，将用以形成栅极垫(gate pad)的光刻胶175、176、177、178分别形成为矩形。
接下来参照图41，使用光刻胶175、176、177、178作为掩模，将氮化膜174进行蚀刻，借此形成氮化膜掩模179、180、181、182。
接下来参照图42，将光刻胶175、176、177、178剥离。
接下来参照图43，使用氮化膜掩模179、180、181、182作为掩模，将金属173进行蚀刻既定深度，借此形成栅极电极183、184、185、186。
接下来参照图44，以覆盖氮化膜掩模179、180、181、182的方式，从高电介质膜172上沉积氮化膜187。
接下来参照图45，将氮化膜187进行蚀刻，且在栅极电极183、184、185、186、及氮化膜掩模179、180、181、182的侧壁形成氮化膜侧壁188、189、190、191。
接下来参照图46，将露出于表面的高电介质膜172进行蚀刻，借此形成栅极绝缘膜192、193、194、195。
接下来参照图47，在构造物表面的既定2处位置，将氧化膜蚀刻用的光刻胶196、197分别形成为圆形。
接下来参照图48，使用氮化膜掩模179、180、181、182、及光刻胶196、197作为掩模，将氧化膜167进行蚀刻。
接下来参照图49，将光刻胶196、197剥离。
接下来参照图50，通过蚀刻将不需要的氧化膜167予以去除。
接下来参照图51，以均匀厚度的薄层覆盖构造物表面的方式堆积氮化膜198。
接下来参照图52，将氮化膜198进行蚀刻，借此在氮化膜掩模179、180、181、182、及氮化膜侧壁188、189、190、191的侧壁，形成氮化膜侧壁199、200、201、202、203、204、205、206。
接下来参照图53，通过蚀刻将不需要的氧化膜167予以去除。
接下来参照图54，将氮化膜侧壁199、200、201、202、203、204、205、206进行蚀刻予以去除，并且将未由氮化膜侧壁199、200、201、202、203、204、205、206所覆盖的氮化膜侧壁140、144的一部分进行蚀刻。
接下来参照图55，在p+型硅层161、162、163、164、165、166、及n+型硅层149、150、151、152上，形成硅与金属的第1至第8化合物层207、208、209、210、211、212、213、214。以此金属而言，可使用Ni(镍)、Co(钴)，而此化合物层例如通过在硅上沉积镍膜，且进一步施以热处理以于硅表面形成Ni硅化物(silicide)层而形成。
接下来参照图56，在构造物表面形成层间膜215。
接下来参照图57，以使栅极电极183、及第3化合物层209的一部分露出的方式，且使栅极电极186、第6化合物层212的一部分露出的方式形成接触孔216、217。
接下来参照图58，将接触孔216、217以金属材料埋入，以形成接触部218、219。
接下来参照图59，从接触部218、219、层间膜215上形成层间膜220。
接下来参照图60，以使栅极电极184、及栅极电极185的一部分露出的方式形成接触孔221、222。
接下来参照图61，以使第2化合物层208、及第6化合物层213的一部分露出的方式形成接触孔223、224。
接下来参照图62，以使第1化合物层207、第8化合物层210、第4化合物层211、第5化合物层214的一部分露出的方式形成接触孔225、226、227、228。
接下来参照图63，将接触孔221、222、223、224、225、226、227、228以金属材料埋入，以形成接触部229、230、231、232、233、234、235、236。
接下来参照图64，形成第1金属237、238、239、240、241、242、243、244。在此，第1金属238、239、242、243设为与接触部230、231、234、235电性连接。通过以上方式形成SRAM存储器单元。
以下参照图65至图71说明本发明的半导体器件在衬底上(未图示)配置成3行3列的器件的一例。另外，在此等附图中，对于相同构成要素赋予相同符号。图65显示本发明的半导体器件在衬底上配置成3行3列的器件。图66显示半导体器件的反向器输出端子层的配置状态。图67显示半导体器件的晶体管层的配置状态。图68显示半导体器件的接触部层及第1金属层的配置状态。图69显示半导体器件的第1导孔(第1金属-第2金属间接触部)及第2金属层的配置状态。图70显示半导体器件的第2导孔(第2金属-第3金属间接触部)及第3金属层的配置状态。图71显示半导体器件的第3导孔(第3金属-第4金属间接触部)及第4金属层的配置状态。
如图65至图71所示，在衬底上的行列方向，分别于第1行第1列配置有选择晶体管337、第1行第2列配置有反向器319、第2行第1列配置有反向器322、第2行第2列配置有选择晶体管340。
反向器322与选择晶体管337通过输出端子301彼此连接，反向器319与选择晶体管340通过输出端子302彼此连接。反向器319的输入端子355经由接触部373而与输出端子301连接，反向器322的输入端子358经由接触部374而与输出端子302连接。
在衬底上的行列方向，分别于第1行第4列配置有选择晶体管338、第1行第3列配置有反向器320、第2行第4列配置有反向器323、第2行第3列配置有选择晶体管341。
反向器320与选择晶体管341通过输出端子303彼此连接，反向器323与选择晶体管338通过输出端子304彼此连接。
反向器320的输入端子356经由接触部375而与输出端子304连接，反向器323的输入端子359经由接触部376而与输出端子303连接。
在衬底上的行列方向，分别于第1行第5列配置有选择晶体管339、第1行第6列配置有反向器321、第2行第5列配置有反向器324、第2行第6列配置有选择晶体管342。
反向器324与选择晶体管339通过输出端子305彼此连接，反向器321与选择晶体管342通过输出端子306彼此连接。
反向器321的输入端子357经由接触部377而与输出端子305连接，反向器324的输入端子360经由接触部378而与输出端子306连接。
选择晶体管337具有栅极电极391，而选择晶体管340及选择晶体管341分别具有栅极电极393。
选择晶体管338及选择晶体管339分别具有栅极电极392，而选择晶体管342具有栅极电极394。
在衬底上的行列方向，分别于第3行第2列配置有选择晶体管343、第3行第1列配置有反向器325、第4行第2列配置有反向器328、第4行第1列配置有选择晶体管346。
反向器325与选择晶体管346通过输出端子307彼此连接，反向器328与选择晶体管343通过输出端子308彼此连接。
反向器325的输入端子361经由接触部379而与输出端子308连接，反向器328的输入端子364经由接触部380而与输出端子307连接。
在衬底上的行列方向，分别于第3行第3列配置有选择晶体管344、第3行第4列配置有反向器326、第4行第3列配置有反向器329、第4行第4列配置有选择晶体管347。
反向器329与选择晶体管344通过输出端子309彼此连接，反向器326与选择晶体管347通过输出端子310彼此连接。
反向器326的输入端子362经由接触部381而与输出端子309连接，反向器329的输入端子365经由接触部382而与输出端子310连接。
在衬底上的行列方向，分别于第3行第6列配置有选择晶体管345、第3行第5列配置有反向器327、第4行第6列配置有反向器330、第4行第5列配置有选择晶体管348。
反向器327与选择晶体管348通过输出端子311彼此连接，反向器330与选择晶体管345通过输出端子312彼此连接。
反向器327的输入端子363经由接触部383而与输出端子312连接，反向器330的输入端子366经由接触部384而与输出端子311连接。
选择晶体管346具有栅极电极397，选择晶体管343及选择晶体管344分别具有栅极电极395，选择晶体管347及选择晶体管348分别具有栅极电极398，选择晶体管345具有栅极电极396。
在衬底上的行列方向，分别于第5行第1列配置有选择晶体管349、第5行第2列配置有反向器331、第6行第1列配置有反向器334、第6行第2列配置有选择晶体管352。
反向器334与选择晶体管349通过输出端子313彼此连接，反向器331与选择晶体管352通过输出端子314彼此连接。
反向器334的输入端子370经由接触部386而与输出端子314连接，反向器331的输入端子367经由接触部385而与输出端子313连接。
在衬底上的行列方向，分别于第5行第4列配置有选择晶体管350、第5行第3列配置有反向器332、第6行第4列配置有反向器335、第6行第3列配置有选择晶体管353。
反向器332与选择晶体管353通过输出端子315彼此连接，反向器335与选择晶体管350通过输出端子316彼此连接。
反向器332的输入端子368经由接触部387而与输出端子316连接，反向器335的输入端子371经由接触部388而与输出端子315连接。
在衬底上的行列方向，分别于第5行第5列配置有选择晶体管351、第5行第6列配置有反向器333、第6行第5列配置有反向器336、第6行第6列配置有选择晶体管354。
反向器336与选择晶体管351通过输出端子317彼此连接，反向器333与选择晶体管354通过输出端子318彼此连接。
反向器336的输入端子372经由接触部390而与输出端子318连接，反向器333的输入端子369经由接触部389而与输出端子317连接。
选择晶体管349具有栅极电极399，而选择晶体管352及选择晶体管353分别具有栅极电极401。此外，选择晶体管350及选择晶体管351分别具有栅极电极400，而选择晶体管354具有栅极电极402。
分别在反向器322的nMOS晶体管上配置有接触部413、在反向器322的pMOS晶体管上配置有接触部412、在选择晶体管337上配置有接触部403、在反向器319的nMOS晶体管上配置有接触部404、在反向器319的pMOS晶体管上配置有接触部405、在选择晶体管340上配置有接触部414、在反向器320的nMOS晶体管上配置有接触部406、在反向器320的pMOS晶体管上配置有接触部405、在选择晶体管341上配置有接触部416、在反向器323的nMOS晶体管上配置有接触部417、在反向器323的pMOS晶体管上配置有接触部418、在选择晶体管338上配置有接触部407、在反向器324的nMOS晶体管上配置有接触部419、在反向器324的pMOS晶体管上配置有接触部418、在选择晶体管339上配置有接触部409、在反向器321的nMOS晶体管上配置有接触部410、在反向器321的pMOS晶体管上配置有接触部411、在选择晶体管342上配置有接触部420、在栅极电极393上配置有接触部415、在栅极电极392上配置有接触部408、在反向器325的nMOS晶体管上配置有接触部422、在反向器325的pMOS晶体管上配置有接触部421、在选择晶体管346上配置有接触部430、在反向器328的nMOS晶体管上配置有接触部431、在反向器328的pMOS晶体管上配置有接触部432、在选择晶体管343上配置有接触部423、在反向器329的nMOS晶体管上配置有接触部433、在反向器329的pMOS晶体管上配置有接触部432、在选择晶体管344上配置有接触部425、在反向器326的nMOS晶体管上配置有接触部426。
分别在反向器326的pMOS晶体管上配置有接触部427、在选择晶体管347上配置有接触部434、在反向器327的nMOS晶体管上配置有接触部428、在反向器327的pMOS晶体管上配置有接触部427、在选择晶体管348上配置有接触部436、在反向器330的nMOS晶体管上配置有接触部437、在反向器330的pMOS晶体管上配置有接触部438、在选择晶体管345上配置有接触部429、在栅极电极395上配置有接触部424、在栅极电极398上配置有接触部435、在反向器334的nMOS晶体管上配置有接触部449、在反向器334的pMOS晶体管上配置有接触部448、在选择晶体管349上配置有接触部439、在反向器331的nMOS晶体管上配置有接触部440、在反向器331的pMOS晶体管上配置有接触部441、在选择晶体管352上配置有接触部450、在反向器332的nMOS晶体管上配置有接触部442、在反向器332的pMOS晶体管上配置有接触部441、在选择晶体管353上配置有接触部452、在反向器335的nMOS晶体管上配置有接触部453、在反向器335的pMOS晶体管上配置有接触部454、在选择晶体管350上配置有接触部443、在反向器336的nMOS晶体管上配置有接触部455、在反向器336的pMOS晶体管上配置有接触部454、在选择晶体管351上配置有接触部445、在反向器333的nMOS晶体管上配置有接触部446、在反向器333的pMOS晶体管上配置有接触部447、在选择晶体管354上配置有接触部456、在栅极电极401上配置有接触部451、在栅极电极400上配置有接触部444。
分别在接触部403连接有第1金属457、在接触部404连接有第1金属458、在接触部405连接有第1金属459、在接触部406连接有第1金属460、在接触部407连接有第1金属461、在接触部408连接有第1金属462、在接触部409连接有第1金属463、在接触部410连接有第1金属464、在接触部411连接有第1金属465、在接触部412与接触部421连接有第1金属466、在接触部413与接触部422连接有第1金属467、在接触部414与接触部423连接有第1金属468、在接触部415连接有第1金属469、在接触部424连接有第1金属470、在接触部416与接触部425连接有第1金属471、在接触部417与接触部426连接有第1金属472、在接触部418与接触部427连接有第1金属473、在接触部419与接触部428连接有第1金属474、在接触部420与接触部429连接有第1金属475、在接触部430与接触部439连接有第1金属476、在接触部431与接触部440连接有第1金属477、在接触部432与接触部441连接有第1金属478、在接触部433与接触部442连接有第1金属479、在接触部434与接触部443连接有第1金属480、在接触部435连接有第1金属481、在接触部444连接有第1金属482、在接触部436与接触部445连接有第1金属483、在接触部437与接触部446连接有第1金属484、在接触部438与接触部447连接有第1金属485、在接触部448连接有第1金属486、在接触部449连接有第1金属487、在接触部450连接有第1金属488、在接触部451连接有第1金属489、在接触部452连接有第1金属490、在接触部453连接有第1金属491、在接触部454连接有第1金属492、在接触部455连接有第1金属493、在接触部456连接有第1金属494。
分别在第1金属457上配置有第1导孔495、在第1金属458上配置有第1导孔496、在第1金属459上配置有第1导孔497、在第1金属460上配置有第1导孔498、在第1金属461上配置有第1导孔499、在第1金属463上配置有第1导孔500、在第1金属464上配置有第1导孔501、在第1金属465上配置有第1导孔502、在第1金属462上配置有第1导孔503、在第1金属469上配置有第1导孔504、在第1金属466上配置有第1导孔505、在第1金属467上配置有第1导孔506、在第1金属468上配置有第1导孔507、在第1金属471上配置有第1导孔508、在第1金属472上配置有第1导孔509、在第1金属473上配置有第1导孔510、在第1金属474上配置有第1导孔511、在第1金属475上配置有第1导孔512、在第1金属470上配置有第1导孔513、在第1金属481上配置有第1导孔514、在第1金属476上配置有第1导孔515、在第1金属477上配置有第1导孔516、在第1金属478上配置有第1导孔517、在第1金属479上配置有第1导孔518、在第1金属480上配置有第1导孔519、在第1金属483上配置有第1导孔520、在第1金属484上配置有第1导孔521、在第1金属485上配置有第1导孔522、在第1金属482上配置有第1导孔523、在第1金属489上配置有第1导孔524、在第1金属486上配置有第1导孔525、在第1金属487上配置有第1导孔526、在第1金属488上配置有第1导孔527、在第1金属490上配置有第1导孔528、在第1金属491上配置有第1导孔529、在第1金属492上配置有第1导孔530、在第1金属493上配置有第1导孔531、在第1金属494上配置有第1导孔532。
分别在第1导孔495连接有第2金属533、在第1导孔496连接有第2金属534、在第1导孔497连接有第2金属535、在第1导孔498连接有第2金属536、在第1导孔499连接有第2金属537、在第1导孔500连接有第2金属538、在第1导孔501连接有第2金属539、在第1导孔502连接有第2金属540、在第1导孔503与第1导孔504连接有第2金属541、在第1导孔505连接有第2金属542、在第1导孔506连接有第2金属543、在第1导孔507连接有第2金属544、在第1导孔508连接有第2金属545、在第1导孔509连接有第2金属546、在第1导孔510连接有第2金属547、在第1导孔511连接有第2金属548、在第1导孔512连接有第2金属549、在第1导孔513与第1导孔514连接有第2金属550、在第1导孔515连接有第2金属551、在第1导孔516连接有第2金属552、在第1导孔517连接有第2金属553、在第1导孔518连接有第2金属554、在第1导孔519连接有第2金属555、在第1导孔520连接有第2金属556、在第1导孔521连接有第2金属557、在第1导孔522连接有第2金属558、在第1导孔523与第1导孔524连接有第2金属559、在第1导孔525连接有第2金属560、在第1导孔526连接有第2金属561、在第1导孔527连接有第2金属562、在第1导孔528连接有第2金属563、在第1导孔529连接有第2金属564、在第1导孔530连接有第2金属565、在第1导孔531连接有第2金属566、在第1导孔532连接有第2金属567。
分别在第2金属533上配置有第2导孔569、在第2金属534上配置有第2导孔570、在第2金属535上配置有第2导孔571、在第2金属536上配置有第2导孔572、在第2金属537上配置有第2导孔573、在第2金属538上配置有第2导孔574、在第2金属539上配置有第2导孔575、在第2金属540上配置有第2导孔576、在第2金属542上配置有第2导孔577、在第2金属543上配置有第2导孔578、在第2金属544上配置有第2导孔579、在第2金属545上配置有第2导孔580、在第2金属546上配置有第2导孔581、在第2金属547上配置有第2导孔582、在第2金属548上配置有第2导孔583、在第2金属549上配置有第2导孔584、在第2金属551上配置有第2导孔585、在第2金属552上配置有第2导孔586、在第2金属553上配置有第2导孔587、在第2金属554上配置有第2导孔588、在第2金属555上配置有第2导孔589、在第2金属556上配置有第2导孔590、在第2金属557上配置有第2导孔591、在第2金属558上配置有第2导孔592、在第2金属560上配置有第2导孔593、在第2金属561上配置有第2导孔594、在第2金属562上配置有第2导孔595、在第2金属563上配置有第2导孔596、在第2金属564上配置有第2导孔597、在第2金属565上配置有第2导孔598、在第2金属566上配置有第2导孔599、在第2金属567上配置有第2导孔600。
分别在第2导孔569连接有第3金属601、在第2导孔570、第2导孔572、第2导孔575、第2导孔578、第2导孔581、及第2导孔583连接有第3金属606。
分别在第2导孔571连接有第3金属602、在第2导孔573连接有第3金属603、在第2导孔574连接有第3金属604、在第2导孔576连接有第3金属605、在第2导孔577、第2导孔582、第2导孔587、及第2导孔592连接有第3金属610。
分别在第2导孔579连接有第3金属607、在第2导孔580连接有第3金属608、在第2导孔584连接有第3金属609、在第2导孔585连接有第3金属611。
分别在第2导孔586、第2导孔588、第2导孔591、第2导孔594、第2导孔597、及第2导孔599连接有第3金属614。
分别在第2导孔589连接有第3金属612、在第2导孔590连接有第3金属613、在第2导孔593连接有第3金属615、在第2导孔595连接有第3金属616、在第2导孔596连接有第3金属617、在第2导孔598连接有第3金属618、在第2导孔600连接有第3金属619。
分别在第3金属601上配置有第3导孔620、在第3金属607上配置有第3导孔623、在第3金属608上配置有第3导孔624、在第3金属603上配置有第3导孔621、在第3金属604上配置有第3导孔622、在第3金属609上配置有第3导孔625、在第3金属611上配置有第3导孔626、在第3金属616上配置有第3导孔629、在第3金属617上配置有第3导孔630、在第3金属612上配置有第3导孔627、在第3金属613上配置有第3导孔628、在第3金属619上配置有第3导孔631。
分别在第3导孔620与第3导孔626连接有第4金属632、在第3导孔623与第3导孔629连接有第4金属633、在第3导孔624与第3导孔630连接有第4金属634、在第3导孔621与第3导孔627连接有第4金属635、在第3导孔622与第3导孔628连接有第4金属636、在第3导孔625与第3导孔661连接有第4金属637。
本发明不限于所述实施例，也可进行各种修正及应用。元件构造为一例，可适当变更。
本申请根据2009年9月16日申请的日本发明专利申请第2009-214043号主张优先权，包含该申请的发明的详细说明(说明书)、权利要求、附图及发明的概要。日本发明专利申请第2009-214043号所揭示的内容，于此参照全部引用。
Claims (10)
1.一种半导体器件，其特征在于，具备配置于衬底行列方向的第1行第1列的第1反向器电路；
所述第1反向器电路具有：
第1岛状半导体层；
第1栅极绝缘膜，用以包围所述第1岛状半导体层周围；
第1栅极电极，用以包围所述第1栅极绝缘膜周围；
第2栅极绝缘膜，用以包围所述第1栅极电极周围；
第1筒状半导体层，用以包围所述第2栅极绝缘膜周围；
第1个第1导电型上部高浓度半导体层，配置于所述第1岛状半导体层的上方部分；
第2个第1导电型下部高浓度半导体层，配置于所述第1岛状半导体层的下方部分；
第1个第2导电型上部高浓度半导体层，配置于所述第1筒状半导体层的上方部分；及
第2个第2导电型下部高浓度半导体层，配置于所述第1筒状半导体层的下方部分；
还具备配置于所述衬底行列方向的第2行第2列的第2反向器电路；
所述第2反向器电路具有：
第2岛状半导体层；
第3栅极绝缘膜，用以包围所述第2岛状半导体层周围；
第2栅极电极，用以包围所述第3栅极绝缘膜周围；
第4栅极绝缘膜，用以包围所述第2栅极电极周围；
第2筒状半导体层，用以包围所述第4栅极绝缘膜周围；
第3个第1导电型上部高浓度半导体层，配置于所述第2岛状半导体层的上方部分；
第4个第1导电型下部高浓度半导体层，配置于所述第2岛状半导体层的下方部分；
第3个第2导电型上部高浓度半导体层，配置于所述第2筒状半导体层的上方部分；及
第4个第2导电型下部高浓度半导体层，配置于所述第2筒状半导体层的下方部分；
还具备配置于所述衬底行列方向的第1行第2列的第1选择晶体管；
所述第1选择晶体管具有：
第3岛状半导体层；
第5栅极绝缘膜，用以包围所述第3岛状半导体层周围；
第3栅极电极，用以包围所述第5栅极绝缘膜周围；
第5个第1导电型上部高浓度半导体层，配置于所述第3岛状半导体层的上部；及
第6个第1导电型下部高浓度半导体层，配置于所述第3岛状半导体层的下部；
还具备配置于所述衬底行列方向的第2行第1列的第2选择晶体管；
所述第2选择晶体管具有：
第4岛状半导体层；
第6栅极绝缘膜，用以包围所述第4岛状半导体层周围；
第4栅极电极，用以包围所述第6栅极绝缘膜周围；
第7个第1导电型上部高浓度半导体层，配置于所述第4岛状半导体层的上方部分；及
第8个第1导电型下部高浓度半导体层，配置于所述第4岛状半导体层的下方部分；
还具备：
第9个第1导电型下部高浓度半导体层，与所述第2个第1导电型下部高浓度半导体层、所述第2个第2导电型下部高浓度半导体层、及所述第8个第1导电型下部高浓度半导体层相邻接；及
第10个第1导电型下部高浓度半导体层，与所述第4个第1导电型下部高浓度半导体层、所述第4个第2导电型下部高浓度半导体层、及所述第6个第1导电型下部高浓度半导体层相邻接；
且具有：
半导体与金属的第1化合物层，与所述第1个第1导电型上部高浓度半导体层相邻接；
半导体与金属的第2化合物层，与所述第1个第2导电型下部高浓度半导体层相邻接；
半导体与金属的第3化合物层，与所述第2个第2导电型下部高浓度半导体层、所述第9个第1导电型下部高浓度半导体层、及所述第8个第1导电型下部高浓度半导体层相邻接；
半导体与金属的第4化合物层，与所述第7个第1导电型上部高浓度半导体层相邻接；
半导体与金属的第5化合物层，与所述第3个第1导电型上部高浓度半导体层相邻接；
半导体与金属的第6化合物层，与所述第3个第2导电型上部高浓度半导体层相邻接；
半导体与金属的第7化合物层，与所述第4个第2导电型下部高浓度半导体层、所述第10个第1导电型下部高浓度半导体层、及所述第6个第1导电型下部高浓度半导体层相邻接；
半导体与金属的第8化合物层，与所述第5个第1导电型上部高浓度半导体层相邻接；
第1接触部，用以将所述第1栅极电极与所述第7化合物层予以电性连接；及
第2接触部，用以将所述第2栅极电极与所述第3化合物层予以电性连接。
2.根据权利要求1所述的半导体器件，其特征在于，
在所述第1反向器电路中，
所述第1个第1导电型上部高浓度半导体层为第1n+型半导体层；
所述第2个第1导电型下部高浓度半导体层为第2n+型半导体层；
所述第1个第2导电型上部高浓度半导体层为第1p+型半导体层；
所述第2个第2导电型下部高浓度半导体层为第2p+型半导体层；
在所述第2反向器电路中，
所述第3个第1导电型上部高浓度半导体层为第3n+型半导体层；
所述第4个第1导电型下部高浓度半导体层为第4n+型半导体层；
所述第3个第2导电型上部高浓度半导体层为第3p+型半导体层；
所述第4个第2导电型下部高浓度半导体层为第4p+型半导体层；
在所述第1选择晶体管中，
所述第5个第1导电型上部高浓度半导体层为第5n+型半导体层；
所述第6个第1导电型下部高浓度半导体层为第6n+型半导体层；
在所述第2选择晶体管中，
所述第7个第1导电型上部高浓度半导体层为第7n+型半导体层；
所述第8个第1导电型下部高浓度半导体层为第8n+型半导体层。
3.根据权利要求2所述的半导体器件，其特征在于，所述第9个第1导电型下部高浓度半导体层为第9n+型半导体层；所述第10个第1导电型下部高浓度半导体层为第10n+型半导体层。
4.根据权利要求2所述的半导体器件，其特征在于，
将所述第1筒状半导体层的内周长设为Wp、将所述第1岛状半导体层的外周长设为Wn时，Wp≈2Wn，而且，
将所述第2筒状半导体层的内周长设为Wp、将所述第2岛状半导体层的外周长设为Wn时，Wp≈2Wn。
5.根据权利要求2所述的半导体器件，其特征在于，
将所述第1筒状半导体层的内径设为Rp、将所述第1岛状半导体层的半径设为Rn时，Rp≈2Rn，而且，
将所述第2筒状半导体层的内径设为Rp、将所述第2岛状半导体层的半径设为Rn时，Rp≈2Rn。
6.根据权利要求2所述的半导体器件，其特征在于，
将所述第1筒状半导体层的沟道长度设为Lp、将所述第1岛状半导体层的沟道长度设为Ln时，Lp≈Ln，而且，
将所述第2筒状半导体层的沟道长度设为Lp、将所述第2岛状半导体层的沟道长度设为Ln时，Lp≈Ln。
7.根据权利要求2所述的半导体器件，其特征在于，
所述第1反向器电路具有增强型nMOS晶体管；
所述第1个第1导电型上部高浓度半导体层为第1n+型半导体层；
所述第2个第1导电型下部高浓度半导体层为第2n+型半导体层；
所述第1个第2导电型上部高浓度半导体层为第1p+型半导体层；
所述第2个第2导电型下部高浓度半导体层为第2p+型半导体层；
所述第2反向器电路具有增强型pMOS晶体管；
所述第3个第1导电型上部高浓度半导体层为第3n+型半导体层；
所述第4个第1导电型下部高浓度半导体层为第4n+型半导体层；
所述第3个第2导电型上部高浓度半导体层为第3p+型半导体层；
所述第4个第2导电型下部高浓度半导体层为第4p+型半导体层；
所述第2栅极电极由用以将nMOS晶体管与pMOS晶体管作成增强型的材料所形成。
8.根据权利要求2所述的半导体器件，其特征在于，所述第1至第4化合物层均为硅与金属的化合物层。
9.根据权利要求2所述的半导体器件，其特征在于，
所述第1及第2岛状半导体层均为岛状硅层；
所述第1及第2筒状半导体层均为筒状硅层；
所述第1及第2n+型半导体层均为n+型硅层；
所述第1及第2p+型半导体层均为p+型硅层。
10.根据权利要求9所述的半导体器件，其特征在于，所述第1及第2岛状硅层均为p型或无掺杂的岛状硅层；所述第1及第2筒状硅层均为n型或无掺杂的筒状硅层。
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