CN109817584A - 半导体装置的制造方法 - Google Patents

半导体装置的制造方法 Download PDF

Info

Publication number
CN109817584A
CN109817584A CN201811067236.1A CN201811067236A CN109817584A CN 109817584 A CN109817584 A CN 109817584A CN 201811067236 A CN201811067236 A CN 201811067236A CN 109817584 A CN109817584 A CN 109817584A
Authority
CN
China
Prior art keywords
component
area
fin structure
pmos
nmos
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201811067236.1A
Other languages
English (en)
Inventor
朱峯庆
李威养
杨丰诚
陈燕铭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN109817584A publication Critical patent/CN109817584A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本公开提供了一种半导体装置的制造方法，特别是鳍式场效晶体管装置的制造方法，该方法包含提供半导体基底，其具有用于形成p型金属氧化物半导体(PMOS)装置的一区和用于形成n型金属氧化物半导体(NMOS)装置的一区，在半导体基底的通过隔离部件分开的两区中形成鳍结构，先在PMOS区中形成源极/漏极(S/D)部件，接着在NMOS区中形成源极/漏极部件。通过先形成PMOS的S/D部件，然后形成NMOS的S/D部件，使得在PMOS区中隔离部件的损耗程度大于NMOS区。

Description

半导体装置的制造方法
技术领域
本发明实施例总体上涉及半导体装置的制造方法，且特别涉及在鳍式场效晶体管装置中形成源极/漏极部件的方法。
背景技术
集成电路(integrated circuit，IC)产业已经历了指数型成长，在集成电路的材料和设计上的技术进展已经产生了数个集成电路世代(时代)，每一个世代比先前的世代具有更小且更复杂的电路。在集成电路发展的过程中，随着几何尺寸(例如使用制造过程可以产生的最小元件或线)缩减的同时，功能密度(例如每一个芯片面积内互相连接的装置数量)通常也在增加，尺寸缩减工艺通常通过增加生产效率和降低伴随之成本而提供好处。
这样的尺寸缩减也增加了处理和制造集成电路的复杂度，且可以理解的是这些进展需要在集成电路的处理和制造上有相似的发展。举例而言，平面式晶体管已经被三维鳍式场效晶体管(fin-like field effect transistors，FinFET)取代，在鳍式场效晶体管中，n型源极/漏极部件和p型源极/漏极部件通常在分开的工艺中形成，以努力在缩减部件尺寸时改善装置效能。然而，此制造方法仍伴随着挑战，在一例子中，由于n型源极/漏极部件和p型源极/漏极部件之间结构的差异，这些部件的形成顺序可能为了适应缩减部件尺寸的装置的制造而被改良。
发明内容
根据本发明的一些实施例，提供半导体装置的制造方法，此方法包含提供半导体基底，该半导体基底具有：第一区，用于形成p型金属氧化物半导体(PMOS)装置；以及第二区，用于形成n型金属氧化物半导体(NMOS)装置。此方法还包含形成第一鳍结构于第一区中，以及形成第二鳍结构于第二区中，第一鳍结构和第二鳍结构由隔离部件分开。此方法还包含将第一鳍结构凹陷，以及外延成长第一源极/漏极部件于凹陷的第一鳍结构上。此方法还包含继续外延成长第一源极/漏极部件，将第二鳍结构凹陷，以及外延成长第二源极/漏极部件于凹陷的第二鳍结构上。
根据本发明的另一些实施例，提供半导体装置的制造方法，此方法包含提供第一鳍结构于半导体基底上，用于形成p型金属氧化物半导体(PMOS)装置，以及提供第二鳍结构于此半导体基底上，用于形成n型金属氧化物半导体(NMOS)装置，第一鳍结构和第二鳍结构由隔离部件分开。此方法还包含形成第一硬遮罩层于第一鳍结构、第二鳍结构和隔离部件上方；形成第一图案化蚀刻遮罩于第二区上，借此露出第一区；以及移除第一鳍结构的一部分，以形成凹陷的第一鳍结构。此方法还包含形成第一源极/漏极部件于凹陷的第一鳍结构的顶面上；从第二鳍结构和围绕第二鳍结构的隔离部件移除第一硬遮罩层；以及继续移除第一硬遮罩层，形成第二硬遮罩层于第一源极/漏极部件、第二鳍结构和隔离部件上。此方法还包含继续形成第二硬遮罩层，形成第二图案化蚀刻遮罩于第一区上，借此露出第二区；移除第二鳍结构的一部分，以形成凹陷的第二鳍结构；形成第二源极/漏极部件于凹陷的第二鳍结构的顶面上；以及继续形成第二源极/漏极部件，从第一鳍结构和围绕第一鳍结构的隔离部件移除第二硬遮罩层。
根据本发明的一些实施例，提供半导体装置，此半导体装置包含半导体基底，该半导体基底具有：第一区，用于形成p型金属氧化物半导体(PMOS)装置，以及第二区，用于形成n型金属氧化物半导体(NMOS)装置。此半导体装置还包含第一源极/漏极部件，其位于第一区中的第一鳍结构上，第一源极/漏极部件包含p型外延(源极/漏极)结构。此半导体装置还包含第二源极/漏极部件，其位于第二区中的第二鳍结构上方，第二源极/漏极部件包含n型外延(源极/漏极)结构。此半导体装置还包含隔离部件，其位于第一源极/漏极部件与第二源极/漏极部件之间。此隔离部件包含：第一部分，其相邻于第一源极/漏极部件；第二部分，其相邻于第二源极/漏极部件；以及第三部分，其设置于第一部分与第二部分之间，其中第一部分的侧向距离大于第二部分的侧向距离。
附图说明
为了让本发明实施例的各个方面能更容易理解，以下配合说明书附图作详细说明。应该注意，根据产业上的标准范例，各个部件(feature)未必按照比例绘制。实际上，为了让讨论清晰易懂，各个部件的尺寸可以被任意放大或缩小。
图1A至图1B是根据本发明实施例的各个方面，制造半导体结构的示范方法的流程图。
图2是根据本发明实施例的各个方面，半导体结构的透视三维图。
图3、图4、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15和图16是根据本发明实施例的各个方面，沿着图2的线AA’，半导体结构(例如鳍式场效晶体管装置)的局部剖面示意图。
图5是根据本发明实施例的各个方面，沿着图2的线BB’，半导体结构(例如鳍式场效晶体管装置)的局部剖面示意图。
附图标记列表
100～方法；
70、72、74、76、78、80、82、84、86、88、90、92、94、96～操作；
110～半导体基底；
120～鳍结构；
122～第一鳍结构；
124～第二鳍结构；
130～隔离部件；
140～第一区；
150～第二区；
160～虚设栅极结构；
162～虚设栅极介电层；
164～虚设栅极电极层；
170～岛状物；
200～半导体结构；
410～第一硬遮罩层；
610～第一图案化蚀刻遮罩；
710～(第一鳍结构的)部分；
720、1220～垂直距离；
730A、730B、1230A、1230B～凹陷区；
740、1240～最低点；
750～(凹陷的第一鳍结构的)顶面；
760、1260～(凹陷之前隔离部件的)顶面；
810、1310～S/D部件；
1010～第二硬遮罩层；
1110～第二图案化蚀刻遮罩；
1210～(第二鳍结构的)部分；
1250～(凹陷的第二鳍结构的)顶面；
1270、1280、1290～侧向距离；
1510～接触蚀刻停止层(CESL)；
1610～层间介电(ILD)层。
具体实施方式
以下内容提供了许多不同实施例或范例，以实现本发明实施例的不同部件(feature，特征)。以下描述组件和配置方式的具体范例，以简化本发明实施例。当然，这些仅仅是范例，而非意在限制本发明实施例。举例而言，在以下描述中提及于第二部件上方或其上形成第一部件，其可以包含第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包含在第一部件和第二部件之间形成额外的部件，使得第一部件和第二部件可以不直接接触的实施例。
此外，本发明实施例可在各个范例中重复使用附图标记(参考标号)及/或字母。此重复是为了简化和清楚的目的，其本身并非用于指定所讨论的各个实施例及/或配置之间的关系。另外，在以下的本发明实施例中提及一部件形成在另一部件上、连接至另一部件、及/或耦接至另一部件，其可以包含部件以直接接触的方式形成的实施例，并且也可以包含形成额外的部件介于这些部件之间，使得这些部件不直接接触的实施例。再者，为了容易描述本发明实施例中一个部件与另一部件之间的关系，在此可以使用空间相关用语，如“较低”、“较高”、“水平”、“垂直”、在…上方”、”之上”、“在…下方”、“在…底下”、“上”、“下”、”顶部”、”底部”等，以及前述的衍生用语(例如“水平地”、“垂直地”、“向上地”等)。这些空间相关用语意在涵盖包含部件的装置的不同方向。
本发明实施例总体上有关于半导体装置的制造方法，且特别有关于在鳍式场效晶体管(FinFET)装置中形成源极/漏极部件的方法。鳍式场效晶体管(FinFET)装置例如可以是互补金属氧化物半导体(complementary metal-oxide-semiconductor，CMOS)装置，其包含p型金属氧化物半导体(PMOS)鳍式场效晶体管(FinFET)装置和n型金属氧化物半导体(NMOS)鳍式场效晶体管(FinFET)装置。在制造包含NMOS和PMOS装置两者的互补金属氧化物半导体(CMOS)鳍式场效晶体管(FinFET)装置时，NMOS装置的源极/漏极(S/D)部件经常与PMOS装置的源极/漏极(S/D)部件分开形成。特别是，NMOS装置的源极/漏极(S/D)部件经常先形成，接着形成PMOS装置的源极/漏极(S/D)部件。这可通过先保护鳍式场效晶体管(FinFET)提供给PMOS装置的区域(例如通过光刻胶层)，然后在形成NMOS的S/D部件于凹陷的鳍结构上之前，将鳍式场效晶体管(FinFET)提供给NMOS装置的区域中的鳍结构凹陷来实现。之后，以类似的方式保护NMOS的S/D部件，以形成PMOS的S/D部件。然而，因为NMOS的S/D部件与PMOS的S/D部件在许多方面不同，在形成PMOS的S/D部件之前先形成NMOS的S/D部件，会在后续工艺中产生挑战，举例而言，NMOS的S/D部件通常相较于PMOS的S/D部件具有较大尺寸(例如，合并多个鳍结构的部件)，以及结构上的变异，因此，先形成NMOS的S/D部件对于后续制造PMOS的S/D部件留下小的工艺容许度，这可能会造成较差的部件均匀性、潜在的光刻对不准、及/或其它不利的效应。因此，本发明实施例仔细考虑在形成NMOS的S/D部件之前，先形成PMOS的S/D部件的方法，以扩大整体工艺容许度。
图1A至图1B说明根据本发明实施例的一些方面，在示范的半导体结构中制造FinFET装置的方法100的流程图。根据本发明实施例的各个方面，示范的半导体结构200的一部分绘示于图2中，以帮助方法100的各个步骤的讨论。如图2所示的半导体结构200包含半导体基底110，多个鳍结构120(或者替代地称为主动区)设置在半导体基底110的第一区140和第二区150中，且通过隔离部件130分开这些鳍结构。虚设栅极结构160包含各种材料层，如举例而言，虚设栅极介电层162和虚设栅极电极层164。额外的装置和部件虽然未绘示，也可以存在于半导体结构200中，且根据本发明实施例的各个方面可以有任何变化。
参阅沿着方向AA’的源极/漏极(S/D)区中，半导体结构200的剖面图(图3、图4和图6-图16)，以及沿着方向BB’的通道区中，半导体结构200的剖面图(图5)来描述方法100。本发明实施例的各个方面提供半导体结构200的通道区和源极/漏极(S/D)区，在操作70和操作72期间通道区和源极/漏极(S/D)区经历后续的相似工艺，并且在操作76-操作94施加于源极/漏极(S/D)区期间，通道区基本上保持不受影响。因此，沿着方向BB’的通道区的局部剖面图只在图5中绘示。在方法100之前、期间和之后可提供额外的步骤，且对于方法100的其它实施例，在此描述的一些步骤可以被替换、消除或移动。
在操作70，方法100(图1A)提供半导体基底110，半导体基底110包含具有结晶结构的元素半导体，如硅。替代地或额外地，半导体基底110包含其它元素半导体，如锗；化合物半导体包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、及/或锑化铟；合金半导体包含硅锗、磷化镓砷、磷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和磷砷化镓铟(gallium indiumarsenide phosphide)；或前述的组合。另外，半导体基底110可以是绝缘体上的半导体基底，如绝缘体上的硅(silicon-on-insulator，SOI)基底、绝缘体上的硅锗(silicongermanium-on-insulator，SGOI)基底、或绝缘体上的锗(germanium-on-insulator，GOI)基底。绝缘体上的半导体基底可使用氧植入分离(separation by implantation of oxygen，SIMOX)、晶圆接合、及/或其它合适方法制造。半导体基底110还可包含部件，如埋入层、及/或外延半导体层，其成长于基底的上部。在描述的实施例中，半导体基底110包含第一区140(PMOS区)和第二区150(NMOS区)。
在一些实施例中，于操作(步骤)70期间，额外的材料层(未绘示)如硬遮罩层和光刻胶层形成于半导体基底110上方，以促进方法100的用来形成鳍结构120的后续步骤。在一些实施例中，硬遮罩层可包含任何合适的材料，如氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、旋涂玻璃(spin-on glass，SOG)、低介电常数介电材料、四乙氧基硅烷(tetraethylorthosilicate，TEOS)、或其它合适材料，且可由合适方法形成，如热氧化、化学气相沉积(chemical vapor deposition，CVD)、物理气相沉积(physical vapordeposition，PVD)、原子层沉积(atomic-layer deposition，ALD)、其它合适的方法、或前述的组合。光刻胶层可包含例如感光材料，其使得当光刻胶层曝露于光线时，于化学性质上经历改变。光刻胶层可由如旋转涂布的工艺形成于硬遮罩层上。方法100可使用一系列的光刻与蚀刻工艺，将硬遮罩层图案化，以形成鳍结构120于半导体基底110上，这将于以下详细讨论。
在操作72，方法100(图1A)形成鳍结构120于第一区140和第二区150中。如图3绘示说明，鳍结构120形成于半导体基底110上，且被隔离部件130分开。在一些实施例中，鳍结构120的形成也使得隔离部件130形成。在一些实施例中，隔离部件130包含例如氧化硅、氮化硅、氮氧化硅、掺杂氟的硅酸盐玻璃(fluorine-doped silicate glass，FSG)、低介电常数介电材料、其它合适的介电材料、或前述的组合。隔离部件130可包含不同结构，如浅沟槽隔离(shallow trench isolation，STI)结构、深沟槽隔离(deep trench isolation，DTI)结构、及/或局部硅氧化(local oxidation of silicon，LOCOS)结构。
鳍结构120和隔离部件130可由任何合适的工艺形成，在示范的实施例中，此工艺可包含以下步骤：一或多个用于将半导体基底110上方的上述讨论的硬遮罩层图案化的工艺(例如通过使用上述讨论的图案化光刻胶层)；蚀刻工艺(例如干蚀刻工艺及/或湿蚀刻工艺)，其在不被图案化硬遮罩层覆盖的半导体基底110中蚀刻出沟槽；以及沉积工艺(例如化学气相沉积工艺及/或旋涂玻璃工艺)，其采用一或多种绝缘材料填充沟槽，以形成隔离部件130。沟槽可以被部分地填充，于此保留在沟槽之间的半导体基底形成鳍结构120。可使用一或多种光刻工艺将硬遮罩层图案化，包含双重图案化或多重图案化工艺。一般而言，双重图案化或多重图案化工艺结合光刻和自对准工艺，例如使得即将产生的图案具有的间距小于其它使用单一直接光刻工艺能得到的其它间距。举例而言，在一实施例中，形成牺牲层于半导体基底110上方，并使用光刻工艺将牺牲层图案化。使用自对准工艺沿着图案化的牺牲层的侧边形成间隔物，然后将牺牲层移除，并且留下的间隔物或轴心(mandrels)成为图案化的硬遮罩层。继续鳍结构120的形成，移除硬遮罩层和光刻胶层。
替代以绝缘材料部分地填充沟槽，操作72可采用绝缘材料完全地填充沟槽，将填充过的沟槽的顶面平坦化，以移除任何多余的绝缘材料，其使用例如研磨工艺，如化学机械研磨/平坦化(chemical mechanical polishing/planarization，CMP)，并且可选择性地成长一或多层外延半导体材料于露出的半导体基底110上，借此形成鳍结构120，且隔离部件130设置于鳍结构120之间。外延半导体材料可以是硅、锗、硅锗、其它合适的材料、或前述的组合。因此，在此提供的实施例所形成的鳍结构120可包含与半导体基底110相同的材料，或者替代地，鳍结构120可包含一或多层外延成长的半导体材料于半导体基底110之上。在描绘的实施例中，鳍结构120包含与半导体基底110相同的材料。
在操作74，方法100(图1A)形成第一硬遮罩层410于鳍结构120(亦即第一鳍结构122和第二鳍结构124)和隔离部件130上，并且在第一区140和第二区150两者中，如图4所示。第一硬遮罩层410作为鳍结构120和后续形成的第一图案化蚀刻遮罩610(图6)之间的阻障物，以避免污染鳍结构120。在一些实施例中，第一硬遮罩层410包含任何合适的材料，如氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、旋涂玻璃(SOG)、低介电常数介电材料、四乙氧基硅烷(TEOS)、或其它合适材料，且可由合适方法形成，如热氧化、化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、其它合适的方法、或前述的组合。
在所描绘的实施例中，第一鳍结构122包含一个鳍结构120，以形成PMOS FinFET装置，且每个第二鳍结构124包含两个鳍结构，其于底部连接在一起，以形成NMOS FinFET装置。因此，第一区140之后称为“PMOS区”，且第二区150之后称为“NMOS区”。虽然图3绘示的实施例和后续图示显示四个鳍结构120设置在NMOS区150中，以及一个鳍结构120在PMOS区140中，本发明实施例并不限于此配置。举例而言，可以有两个鳍结构形成于NMOS区150中，而不是在此所述的四个鳍结构。
在操作76，方法100(图1A)形成虚设栅极结构160于隔离部件130上方，且与鳍结构120啮合，如图5所示。在一些实施例中，额外的虚设栅极结构可在PMOS区140和NMOS区150中分开形成。图5说明沿着图2中所示的方向BB’，虚设栅极结构160的通道区的剖面图。如在此所描绘，虚设栅极结构160包含虚设栅极介电层162和包含多晶硅的虚设栅极电极层164。在各种实施例中，虚设栅极结构160可包含额外的层，如界面层、盖层、扩散和/或阻障层、介电层、导电层、其它合适的层、及/或前述的组合。虚设栅极结构160可由沉积和蚀刻工艺形成。
在一些实施例中，栅极间隔物(亦即侧壁间隔物；未绘示)形成在虚设栅极结构160的每一侧边上。栅极间隔物可包含介电材料，如氧化硅、氮化硅、氮氧化硅、碳化硅、其它介电材料、或前述的组合，且可包含一或多层的材料。栅极间隔物的形成可由沉积间隔物材料毯覆于隔离部件130、鳍结构120和虚设栅极结构160上，接着，在蚀刻工艺期间将间隔物材料异向性地回蚀刻，保留在虚设栅极结构的侧壁上的间隔物材料的部分，以形成栅极间隔物(未绘示)。
在描述的实施例中，虚设栅极结构160的一部分在高热预算工艺进行之后，经过高介电常数-金属栅极(high-k metal gate，HK MG)置换工艺。在一些实施例中，用多个金属层替换虚设栅极电极层164，以形成导电电极，且用高介电常数栅极介电层替换虚设栅极介电层162。
在操作78，如图6描绘，方法100(图1A)形成第一图案化蚀刻遮罩610于NMOS区150中的第一硬遮罩层410和隔离部件130上方，借此露出PMOS区140以用于后续制造工艺。在一实施例中，第一图案化蚀刻遮罩610包含图案化光刻胶层。光刻胶层可包含例如感光材料，其使得当光刻胶层曝露于光线时，在化学性质上经历改变。光刻胶层可由如旋转涂布的工艺形成于第一硬遮罩层410上。
之后，在操作80中，方法100(图1A)在第一图案化蚀刻遮罩610覆盖NMOS区150时，让PMOS区140中的第一鳍结构122的一部分710凹陷。凹陷工艺可包含干蚀刻工艺、湿蚀刻工艺、其它合适的蚀刻工艺、或前述的组合。在一些实施例中，进行反应性离子蚀刻(reactiveion etching，RIE)工艺。在描述的实施例中，实行干蚀刻工艺将鳍结构120凹陷。在鳍结构120凹陷之后，从PMOS区140移除第一图案化蚀刻遮罩610。
在一些实施例中，实行干蚀刻工艺，以移除PMOS区140中第一鳍结构122的部分710。干蚀刻工艺可使用一或多种蚀刻剂，其包含氟、溴、硫、碳、氧、及/或氢原子。在一些实施例中，干蚀刻工艺使用蚀刻剂气体的混合物进行，包含CF4、SF6、CH2F2、CHF3、C2F6、Br、及/或O2。在一些实施例中，在干蚀刻工艺期间施加偏压，以增加干蚀刻工艺的异向性。
如图7所描绘，将PMOS区140中的第一鳍结构122凹陷也移除了邻近第一鳍结构122的隔离部件130的一部分，且在S/D部件810(参阅图8)的每一侧边形成凹陷区730A和凹陷区730B于隔离部件130中。在一些实施例中，凹陷区730A由凹陷工艺之前隔离部件130的顶面760与凹陷区730A中隔离部件130的最低点740之间的垂直距离720定义。在一些实施例中，隔离部件130的最低点740(亦即凹陷区730A的最低点)邻接于S/D部件810的最低点与凹陷的第一鳍结构122的顶面之间的界面。在一些实施例中，最低点740位于与PMOS区140中凹陷的第一鳍结构122的顶面750大约相同的高度处。之后，方法100采由任何合适的方法移除第一图案化蚀刻遮罩610。
在操作82中，方法100形成S/D部件810于PMOS区140中，如图8所示。在描绘的实施例中，S/D部件810由外延成长半导体材料于凹陷的第一鳍结构122的顶面750上形成。S/D部件810可包含合适的外延半导体材料，如锗(Ge)、硅(Si)、砷化镓(GaAs)、砷化铝镓(AlGaAs)、硅锗(SiGe)、磷化镓砷(GaAsP)、其它合适的材料、或前述的组合。在一些实施例中，S/D部件810可包含一或多层外延成长半导体材料。S/D部件810可由任何合适的沉积工艺形成，如选择性外延成长(selective epitaxy growth，SEG)、或循环的沉积与蚀刻(cyclic deposition and etching，CDE)外延。
在一些实施例中，S/D部件810可包含各种掺质。在描绘的实施例中，PMOS FinFET装置在第一区140中，且S/D部件810可包含一或多层硅锗外延层，其掺杂p型掺质，如硼、锗、铟、其它p型掺质、或前述的组合。可实行任何合适的工艺(例如离子布植工艺、扩散工艺、原位(in-situ)掺杂工艺、或前述的组合)，用于掺杂S/D部件810。可进行一或多种退火工艺(例如快速热退火或激光退火)，以活化外延结构。
在操作84中，方法100(图1B)移除沉积于NMOS区150上剩余的第一硬遮罩层410，如图9所描绘。在一些实施例中，第一硬遮罩层410可通过任何合适的工艺移除，例如通过对于第一硬遮罩层410的材料有选择性的干蚀刻。接着，在操作84中，方法100(图1B)形成第二硬遮罩层1010于设置在NMOS区150和PMOS区140两者中的各种部件上，如图10所描绘。类似于上述讨论的操作74，第二硬遮罩层1010作为阻障材料，以保护鳍结构120免于被第二图案化蚀刻遮罩1110(图11)污染。之后，在操作88中，方法100(图1B)形成第二图案化蚀刻遮罩1110于PMOS区140上方，PMOS区140包含S/D部件810和围绕第一鳍结构122的隔离部件130，如图11所描绘。在一些实施例中，第二图案化蚀刻遮罩1110可包含与第一图案化蚀刻遮罩610相同的材料。
在形成PMOS的S/D部件810之后，继续进行方法100以在随后的工艺步骤中形成NMOS的S/D部件。如上所述，NMOS的S/D部件通常相较于PMOS的S/D部件具有较大的尺寸(例如合并多个鳍结构的部件)和较大的结构变异(亦即较不均匀的外延结构)。在一例子中，在NMOS的S/D部件的尺寸上的统计变异大约为PMOS的S/D部件的1.5至2倍。结果，在形成PMOS的S/D部件之前先形成NMOS的S/D部件通常会对于整体的制造工艺留下窄的工艺容许度。在一个这样的例子中，窄的工艺容许度可能导致对于对不准(misalignment)的较少容许偏差，对不准可能发生在后续的光刻、蚀刻、及/或沉积工艺期间。相较之下，本发明实施例提供在形成NMOS的S/D部件之前先形成PMOS的S/D部件的方法，其对于整体的制造工艺达到扩大的工艺容许度。
在操作90中，当第二图案化蚀刻遮罩1110覆盖PMOS区140时，方法100(图1B)将NMOS区150中的第二鳍结构124的一部分1210凹陷，如图12所描绘。凹陷可通过任何合适的工艺或多个工艺实行，其包含例如干蚀刻工艺、湿蚀刻工艺、反应性离子蚀刻(RIE)工艺、其它合适的蚀刻工艺、及/或前述的组合。类似于前述讨论的关于将PMOS区140中的第一鳍结构122凹陷的实施例，实行干蚀刻工艺将NMOS区150中的第二鳍结构124凹陷。之后，方法100通过任何合适的方法移除第二图案化蚀刻遮罩1110。
类似于操作80，干蚀刻工艺可使用一或多种蚀刻剂，包含氟、溴、硫、碳、氧、及/或氢原子。在一些实施例中，干蚀刻工艺使用蚀刻剂气体的混合物进行，包含CF4、SF6、CH2F2、CHF3、C2F6、Br、及/或O2。
如图12所描绘，将NMOS区150中的第二鳍结构124凹陷也移除了在第二鳍结构124附近的隔离部件130的一部分，产生凹陷区1230A和凹陷区1230B于隔离部件130中。在一些实施例中，凹陷区1230A由隔离部件130在凹陷工艺之前的顶面1260与凹陷区1230A中的最低点1240之间的垂直距离1220定义。应理解的是，NMOS区150中的顶面1260大约在与PMOS区140中的顶面760相同的位置，且为隔离部件130的两个最高点。在一些实施例中，最低点1240位于与NMOS区150中的凹陷的第二鳍结构124的顶面1250大约相同的高度处。在描述的实施例中，NMOS区150中的垂直距离1220小于PMOS区140中的垂直距离720，亦即当源极/漏极部件810在源极/漏极部件1310之前形成，由凹陷工艺带来的隔离部件130的损耗量在NMOS区150小于在PMOS区140。这可能是由于实际上PMOS区140的隔离部件130在凹陷第一鳍结构122时，相较于NMOS区150的隔离部件130在凹陷第二鳍结构124时，暴露于较大量的蚀刻剂所造成，其中第一鳍结构122包含单一鳍结构，每个第二鳍结构124包含两个连接的鳍结构。在一些实施例中，垂直距离1220与垂直距离720之间的比例从大约1:2到大约2:3。此外，NMOS区150中的凹陷的第二鳍结构124的顶面1250在PMOS区140中的凹陷的第一鳍结构122的顶面750之上。
仍参阅图12，S/D部件810与S/D部件1310(参阅图13)之间的隔离部件130包含凹陷区730B、凹陷区1230B和岛状物170。凹陷区730B可由侧向距离1290定义，凹陷区1230B可由侧向距离1270定义，且岛状物170可由侧向距离1280定义。在描绘的实施例中，岛状物170设置在凹陷区1230B与凹陷区730B之间。
类似于前述关于垂直距离1220和垂直距离720的讨论，每个凹陷区的侧向距离也反映出由第一鳍结构122和第二鳍结构124的凹陷造成的隔离部件130的损耗程度。在描绘的实施例中，侧向距离1270、侧向距离1290和侧向距离1280的相对数值受到形成S/D部件1310和S/D部件810的顺序影响。特别是，因为S/D部件1310的尺寸相较于S/D部件810较大，且呈现出较不均匀，在形成S/D部件810(例如将第一鳍结构122凹陷)之前先形成S/D部件1310(例如将第二鳍结构124凹陷)，可能会留下较小的工艺容许度(亦即侧向距离1290<侧向距离1270)，且因此对于潜在的对不准(例如光刻重叠误差)有较小的容许偏差(tolerance)，对不准可能会在形成S/D部件810时发生。在本发明提供的实施例中，S/D部件810在形成S/D部件1310之前先形成，其扩大了形成S/D部件810的工艺容许度(亦即侧向距离1290>侧向距离1270)，且对于后续凹陷第二鳍结构124以形成S/D部件1310提供了提高的控制度。在许多实施例中，侧向距离1290大于侧向距离1270。在示范的实施例中，侧向距离1270与侧向距离1290的比例从大约1:5到大约3:5，且侧向距离1280与侧向距离1290的比例小于大约1:3。在一些例子中，侧向距离1280可能是0。
在操作92中，方法100(图1B)形成S/D部件1310于NMOS区150中，如图13绘示说明。形成外延成长的S/D部件1310于NMOS区150中的工艺相似于在PMOS区140中形成S/D部件810的工艺，经由各种半导体材料、掺质，外延成长的S/D部件1310的最终配置可能与形成在PMOS区140中的S/D部件810不同。在一些实施例中，NMOS的S/D部件1310将第二鳍结构124的两个相邻的鳍结构120合并在一起。因此，S/D部件1310的尺寸通常大于PMOS的S/D部件810的尺寸，S/D部件810外延形成于PMOS区140中的单一鳍结构120上(亦即第一鳍结构122)。
类似于S/D部件810，S/D部件1310可包含锗(Ge)、硅(Si)、砷化镓(GaAs)、砷化铝镓(AlGaAs)、硅锗(SiGe)、磷化镓砷(GaAsP)、其它合适的材料、或前述的组合。在一些实施例中，S/D部件1310可包含一或多层外延成长半导体材料。S/D部件1310可由任何合适的沉积工艺形成，如选择性外延成长(SEG)、或循环的沉积与蚀刻(CDE)外延。与S/D部件810不同的是，在描绘的实施例中，想要得到的是NMOS FinFET装置，其S/D部件1310可包含硅或碳化硅的一或多层外延层，其中硅或碳化硅用n型掺质掺杂，如砷、磷、其它n型掺质、或前述的组合。可实行任何类似于前述S/D部件810的掺杂、活化和退火的合适工艺用于S/D部件1310。
之后，在操作94中，方法100(图1B)从PMOS区140移除剩余的第二硬遮罩层1010，如图14说明。在一些实施例中，第二硬遮罩层1010可通过任何合适的工艺或多个工艺移除，例如通过干蚀刻。根据上述，方法100先完成PMOS的S/D部件810的形成，接着才是NMOS的S/D部件1310的形成。
在操作96中，方法100(图1B)执行更多的步骤以完成半导体结构200中PMOS装置和NMOS装置的制造。举例而言，如图15说明，操作96沉积接触蚀刻停止层(contact etch-stoplayer，CESL)1510，其顺应于PMOS区140和NMOS区150的部件上。接触蚀刻停止层(CESL)1510可包含氮化硅、氮氧化硅、具有氧(O)或碳(C)元素的氮化硅、及/或其它材料，且可由CVD、PVD、ALD或其它合适方法形成。
接着，操作96形成层间介电(interlayer dielectric，ILD)层1610于PMOS区140和NMOS区150的部件之上，如图16描绘。层间介电(ILD)层1610可包含四乙氧基硅烷(TEOS)、未掺杂的硅酸盐玻璃、或掺杂的氧化硅，如硼磷硅酸盐玻璃(borophosphoslicate glass，BPSG)、熔融的硅石玻璃(fused silica glass，FSG)、磷硅酸盐玻璃(phosphosilicateglass，PSG)、掺杂硼的硅酸盐玻璃(boron-doped silicate glass，BSG)、及/或其它合适的介电材料。在一些实施方式中，层间介电层1610可包含多层结构，其具有多种介电材料。层间介电层1610可由等离子体增强化学气相沉积(plasma-enhanced CVD，PECVD)、可流动的化学气相沉积(flowable CVD，FCVD)、或其它合适方法形成。然后操作96进行一或多道平坦化工艺，如化学机械平坦化/研磨(CMP)工艺，以平坦化半导体结构200的顶面。
操作96还包含移除虚设栅极结构160，以形成栅极沟槽(未绘示)，以及后续形成高介电常数-金属栅极结构(high-k metal gate structure，HK MG structure；未绘示)于栅极沟槽中。高介电常数-金属栅极结构包含高介电常数栅极介电层和导电栅极电极层，以及额外的材料层，如界面层、盖层、扩散层、阻障层、或前述的组合。高介电常数栅极介电层可包含一或多种高介电常数介电材料(或一或多层高介电常数介电材料)，如氧化铪硅(HfSiO)、氧化铪(HfO2)、氧化铝(Al2O3)、氧化锆(ZrO2)、氧化镧(La2O3)、氧化钛(TiO2)、氧化钇(Y2O3)、钛酸锶(SrTiO3)、或前述的组合。高介电常数栅极介电层可使用CVD、ALD及/或其它合适方法沉积。导电栅极电极层可包含一或多金属层，如功函数金属(work functionmetal，WFM)层、导电阻障层、和主体(bulk)导电层。功函数金属(WFM)层可以是p型或n型功函数层，取决于装置的类型(PMOS或NMOS)，且可以是例如TaN、NiSi、CoSi、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、TaAl、TaAlC、TaN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其它功函数金属、或前述的组合。主体导电层可包含铝(Al)、铜(Cu)、钛(Ti)、钽(Ta)、钨(W)、钴(Co)、及/或其它合适材料。
在此提供的示范性鳍式场效晶体管(FinFET)装置可被包含在微处理器、存储器、及/或其它集成电路装置中。在一些实施例中，FinFET装置可以是集成电路(IC)芯片的一部分、系统单芯片(system on chip，SoC)或其一部分，前述芯片包含各种被动与主动微电子装置，如电阻器、电容器、电感器、二极管、金属氧化物半导体场效晶体管(MOSFET)、互补式金属氧化物半导体(CMOS)晶体管、双极性接面晶体管(bipolar junction transistors，BJTs)、侧向扩散金属氧化物半导体(laterally diffused MOS，LDMOS)晶体管、高压晶体管、高频晶体管、其它合适的元件、或前述的组合。额外的部件可通过后续工艺步骤加入FinFET装置，举例而言，各种垂直内连线部件，如接触件(contacts)及/或导孔(vias)，以及/或水平内连线部件，如导线，以及多层内连线部件，如金属层，可形成于层间介电层1610上方。
虽然并非意在限制，本发明的一个或更多实施例提供对于制造半导体装置的改善，特别是FinFET装置。举例而言，隔离部件(例如隔离部件130)的损耗在制造S/D部件期间是常见的，此损耗对于后续制造步骤的效应取决于损耗的程度及/或损耗的位置而变化，亦即损耗发生在靠近PMOS的S/D部件或NMOS的S/D部件，以及在每一区的损耗的相对尺寸。因为PMOS的S/D部件的尺寸和结构上的变异通常小于NMOS的S/D部件，这使得靠近PMOS的S/D部件发生较大程度的损耗可能会有助于减轻隔离部件的整体损耗，以及增加后续制造步骤的工艺容许度。本发明提供的实施例通过在形成NMOS的S/D部件之前，先形成PMOS的S/D部件而达到此目的。
依据前述，本发明提供FinFET装置的许多不同实施例及其制造方法。在一个方面，本发明实施例提供制造FinFET装置的方法，此方法包含：提供半导体基底，其具有PMOS区用于形成p型金属氧化物半导体(PMOS)装置，以及NMOS区用于形成n型金属氧化物半导体(NMOS)装置；形成第一鳍结构于PMOS区中，以及形成第二鳍结构于NMOS区中，第一鳍结构和第二鳍结构由隔离部件分开；将第一鳍结构凹陷；外延成长第一源极/漏极部件于凹陷的第一鳍结构上；接着将第二鳍结构凹陷；以及外延成长第二源极/漏极部件于凹陷的第二鳍结构上。
在一些实施例中，第一鳍结构包含一个鳍结构，且第二鳍结构包含两个鳍结构，这两个鳍结构的底部连接在一起。在又一些实施例中，NMOS区中的第二源极/漏极部件将第二鳍结构的多个鳍结构合并在一起。
在一些实施例中，将第一鳍结构凹陷的步骤包含形成第一硬遮罩层于PMOS区和NMOS区上；形成第一图案化蚀刻遮罩于NMOS区上，借此露出PMOS区；以及将第一鳍结构凹陷，此凹陷步骤也移除在PMOS区中的隔离部件的一部分，使得隔离部件具有第一深度，第一深度与隔离部件在此凹陷之前的顶面有关。
在一些实施例中，外延成长第一源极/漏极部件的步骤包含外延成长p型外延半导体结构于凹陷的第一鳍结构上；从NMOS区移除第一硬遮罩层；以及形成第二硬遮罩层于PMOS区和NMOS区上。
在一些实施例中，将第二鳍结构凹陷的步骤包含继续形成第二硬遮罩层，形成第二图案化蚀刻遮罩于PMOS区上，以露出NMOS区，以及将第二鳍结构凹陷，此凹陷移除在NMOS区中的隔离部件的一部分，使得隔离部件具有第二深度，第二深度与隔离部件在此凹陷之前的顶面有关。在又一实施例中，第二深度小于第一深度。在一些实施例中，将第二鳍结构凹陷使得在凹陷的第二鳍结构中产生的顶面高于凹陷的第一鳍结构的顶面。
在一些实施例中，外延成长第二源极/漏极部件的步骤包含外延成长n型外延半导体结构于凹陷的第二鳍结构上，以及从PMOS区移除第二硬遮罩层。
在一些实施例中，第一鳍结构的凹陷和第二鳍结构的凹陷分别形成第一凹陷区和第二凹陷区于隔离部件中，第一凹陷区和第二凹陷区形成于第一鳍结构与第二鳍结构之间。在又一实施例中，第一凹陷区的侧向距离大于第二凹陷区的侧向距离。
在另一方面，本发明实施例提供制造FinFET装置的方法，该方法包含：提供第一鳍结构于半导体基底上，用于形成p型金属氧化物半导体(PMOS)装置，以及提供第二鳍结构于此半导体基底上，用于形成n型金属氧化物半导体(NMOS)装置，第一鳍结构和第二鳍结构由隔离部件分开；形成第一硬遮罩层于第一鳍结构、第二鳍结构和隔离部件上；形成第一图案化蚀刻遮罩于第二区上，借此露出第一区；移除第一鳍结构的一部分，以形成凹陷的第一鳍结构；形成第一源极/漏极部件于凹陷的第一鳍结构的顶面上；从第二鳍结构和围绕第二鳍结构的隔离部件移除第一硬遮罩层；继续移除第一硬遮罩层，形成第二硬遮罩层于第一源极/漏极部件、第二鳍结构和隔离部件上；继续形成第二硬遮罩层，形成第二图案化蚀刻遮罩于第一区上，借此露出第二区；移除第二鳍结构的一部分，以形成凹陷的第二鳍结构；形成第二源极/漏极部件于凹陷的第二鳍结构的顶面上；以及继续形成第二源极/漏极部件，从第一鳍结构和围绕第一鳍结构的隔离部件移除第二硬遮罩层。
在一些实施例中，第一鳍结构包含一个鳍结构，且第二鳍结构包含两个鳍结构，这两个鳍结构的底部连接在一起。在又一实施例中，形成第二源极/漏极部件将第二鳍结构的两个鳍结构合并。在又另一实施例中，凹陷的第一鳍结构的顶面低于凹陷的第二鳍结构的顶面。在一些实施例中，移除第一鳍结构的上述部分的步骤包含移除在第一区中的隔离部件，以形成第一凹陷区，其中移除第二鳍结构的上述部分的步骤包含移除第二区中的隔离部件，以形成第二凹陷区，且其中第一凹陷区和第二凹陷区的最低点相比于第二源极/漏极部件更靠近第一源极/漏极部件。在一些实施例中，移除第一鳍结构的上述部分的步骤包含移除在第一区中的隔离部件，以形成第三凹陷区，且移除第二鳍结构的上述部分的步骤包含移除第二区中的隔离部件，以形成第四凹陷区。在一实施例中，第三凹陷区和第四凹陷区形成在第一源极/漏极部件与第二源极/漏极部件之间的空间内，且被隔离部件的岛状物分开。
在一些实施例中，第三凹陷区的侧向距离大于第四凹陷区的侧向距离。
在又另一方面，本发明实施例提供示范的FinFET装置，此装置包含：半导体基底，其具有PMOS区，用于形成p型金属氧化物半导体(PMOS)装置，以及NMOS区，用于形成n型金属氧化物半导体(NMOS)装置；第一源极/漏极部件位于PMOS区中的第一鳍结构上，第一源极/漏极部件包含p型外延(源极/漏极)结构；第二源极/漏极部件位于NMOS区中的第二鳍结构上方，第二源极/漏极部件包含n型外延(源极/漏极)结构；以及隔离部件位于第一源极/漏极部件与第二源极/漏极部件之间。在一些实施例中，隔离部件包含：第一部分，相邻于第一源极/漏极部件；第二部分，相邻于第二源极/漏极部件；以及第三部分，设置于第一部分与第二部分之间。在又一实施例中，第一部分的侧向距离大于第二部分的侧向距离。
在一些实施例中，PMOS区中的第一鳍结构包含一个鳍结构，且NMOS区中的第二鳍结构包含两个鳍结构。在又一实施例中，形成于NMOS区中的第二源极/漏极部件将NMOS区中的第二鳍结构的多个鳍结构合并在一起。在一些实施例中，隔离部件的第一部分的最低点与最高点之间的距离大于隔离部件的第二部分的最低点与最高点之间的距离。
在一些实施例中，隔离部件的第二部分的侧向距离与隔离部件的第一部分的侧向距离的比例在大约1:5与大约3:5之间。
以上概述了数个实施例的部件，使得在本发明所属技术领域中的一般技术人员可以更为理解本发明实施例的概念。在本发明所属技术领域中的一般技术人员应该理解的是，可以使用本发明实施例作为基础，来设计或修改其它工艺和结构，以实现与在此所介绍的实施例相同的目的及/或达到相同的好处。在本发明所属技术领域中的一般技术人员还应理解的是，这些等效的结构并不背离本发明的构思和范围，并且在不背离本发明的构思和范围的情况下，在此可以做出各种改变、取代和其它选择。因此，本发明的保护范围当视所附权利要求所界定的范围为准。

Claims (1)

1.一种半导体装置的制造方法，包括：
提供一半导体基底，其具有：一第一区，用于形成p型金属氧化物半导体(PMOS)装置；，及一第二区，用于形成n型金属氧化物半导体(NMOS)装置；
在该第一区中形成一第一鳍结构，以及在该第二区中形成一第二鳍结构，其中该第一鳍结构和该第二鳍结构由一隔离部件分开；
将该第一鳍结构凹陷；
在凹陷的该第一鳍结构上外延成长一第一源极/漏极部件；
继续外延成长该第一源极/漏极部件，将该第二鳍结构凹陷；以及
在凹陷的该第二鳍结构上外延成长一第二源极/漏极部件。
CN201811067236.1A 2017-11-22 2018-09-13 半导体装置的制造方法 Pending CN109817584A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762589664P 2017-11-22 2017-11-22
US62/589,664 2017-11-22
US15/939,647 US10497628B2 (en) 2017-11-22 2018-03-29 Methods of forming epitaxial structures in fin-like field effect transistors
US15/939,647 2018-03-29

Publications (1)

Publication Number Publication Date
CN109817584A true CN109817584A (zh) 2019-05-28

Family

ID=66534008

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811067236.1A Pending CN109817584A (zh) 2017-11-22 2018-09-13 半导体装置的制造方法

Country Status (3)

Country Link
US (4) US10497628B2 (zh)
CN (1) CN109817584A (zh)
TW (1) TW201926479A (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10971493B2 (en) * 2017-11-27 2021-04-06 Taiwan Semiconductor Manufacturing Company Ltd. Integrated circuit device with high mobility and system of forming the integrated circuit
US11984478B2 (en) * 2020-08-14 2024-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. Forming source and drain features in semiconductor devices
US12009397B2 (en) 2021-04-02 2024-06-11 Samsung Electronics Co., Ltd. Semiconductor device

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8962400B2 (en) 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
US8841701B2 (en) 2011-08-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device having a channel defined in a diamond-like shape semiconductor structure
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8847293B2 (en) 2012-03-02 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure for semiconductor device
US8836016B2 (en) 2012-03-08 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods with high mobility and high energy bandgap materials
US8853025B2 (en) 2013-02-08 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET/tri-gate channel doping for multiple threshold voltage tuning
US9093514B2 (en) 2013-03-06 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Strained and uniform doping technique for FINFETs
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9443769B2 (en) * 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact
US9263586B2 (en) * 2014-06-06 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Quantum well fin-like field effect transistor (QWFinFET) having a two-section combo QW structure
KR102427326B1 (ko) * 2015-10-26 2022-08-01 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US10157918B2 (en) * 2016-08-03 2018-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
CN107919327B (zh) * 2016-10-10 2020-09-08 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
KR102367493B1 (ko) * 2017-03-06 2022-02-24 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10170555B1 (en) * 2017-06-30 2019-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Intermetallic doping film with diffusion in source/drain

Also Published As

Publication number Publication date
US20230377987A1 (en) 2023-11-23
US11107735B2 (en) 2021-08-31
US20190157162A1 (en) 2019-05-23
US11810825B2 (en) 2023-11-07
US20210384081A1 (en) 2021-12-09
TW201926479A (zh) 2019-07-01
US10497628B2 (en) 2019-12-03
US20200098644A1 (en) 2020-03-26

Similar Documents

Publication Publication Date Title
TWI711075B (zh) 半導體結構及其製造方法
US9373549B2 (en) Semiconductor device and method of forming the same
US9514991B2 (en) Method of manufacturing a FinFET device having a stepped profile
CN102163609B (zh) 半导体装置
CN102013424B (zh) 集成电路及其制法
KR101422354B1 (ko) 반도체 디바이스의 더미 게이트 전극
US8969922B2 (en) Field effect transistors and method of forming the same
US20140183600A1 (en) Novel fin structure of finfet
US10658372B2 (en) Cutting metal gates in fin field effect transistors
CN103066021A (zh) 具有金属栅电极的半导体器件及其制造方法
US12009253B2 (en) Semiconductor structure with staggered selective growth
US11855084B2 (en) Integrated circuits with FinFET gate structures
US11810825B2 (en) Methods of forming epitaxial structures in fin-like field effect transistors
TWI827252B (zh) 半導體結構及其形成方法
US20230378304A1 (en) Source and Drain Enginering Process for Multigate Devices
TW202209678A (zh) 具有不同通道層的多重閘極裝置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20190528

WD01 Invention patent application deemed withdrawn after publication