CN104078332A - 鳍制造方法 - Google Patents
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Abstract
本申请公开了一种鳍制造方法。一示例方法可以包括：在衬底上形成掩模层；对掩模层进行构图，以在其中形成开口；以及通过开口，在衬底上生长半导体层以形成鳍。
Description
技术领域
本公开涉及半导体领域，更具体地，涉及一种鳍制造方法。
背景技术
为了应对半导体器件的不断小型化所带来的挑战，已经提出了多种高性能器件，例如FinFET(鳍式场效应晶体管)等。FinFET是一种立体型器件，包括在衬底上竖直形成的鳍(fin)以及与鳍相交的栅堆叠。在栅的控制下，可以在鳍中形成器件的导电沟道。由于可以提升鳍的高度而不增加其占用面积(footprint)，从而可以增加每单位占用面积的电流驱动能力。
但是，随着器件的不断小型化，FinFET的制造也面临更多挑战。例如，通常通过对衬底进行刻蚀来形成鳍。但是，在刻蚀过程中，纤细的鳍极易坍塌。
发明内容
本公开的目的至少部分地在于提供一种鳍制造方法，以有助于更可靠地制造鳍。
根据本公开的一个方面，提供了一种制造FinFET的方法，包括：在衬底上形成掩模层；对掩模层进行构图，以在其中形成开口；以及通过开口，在衬底上生长半导体层以形成鳍。
根据本发明的示例性实施例，通过在衬底上的(由掩模层等限定的)限定空间内生长半导体层，来形成鳍。这样，在鳍的生长过程中，掩模层等可以对鳍起到支撑作用。因此，可以更加可靠地制造鳍。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1-9是示出了根据本公开实施例的制造鳍的流程中多个阶段的示意图；
图10是示出了根据本公开另一实施例的基于鳍制造的FinFET的示意图，
其中，各图中(a)为俯视图，(b)为沿(a)中BB′线的截面图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开的实施例，提供了一种制造鳍的方法。根据该方法，在衬底上形成掩模层，然后将掩模层构图为具有与要形成的鳍相对应的开口。接着，可以通过该开口，在衬底上生长半导体层，以形成鳍。在鳍的生长过程中，掩模层可以有效充当鳍的支撑物。在形成鳍之后，可以去除掩模层。
根据一有利示例，可以在衬底上先形成隔离层(例如，在制造FinFET的情况下，可以用来隔离衬底和随后形成的FinFET的栅堆叠)，然后再在该隔离层上形成掩模层。在这种情况下，在掩模层中形成开口之后，还可以进一步以掩模层为掩模对隔离层进行构图以在其中形成开口，从而可以露出下方的衬底以便进行鳍的生长。
在常规技术中，通常通过淀积电介质材料然后回蚀来形成这样的隔离层。但是，回蚀很难有效控制隔离层的高度在衬底上的一致性。例如，当器件在衬底上的分布并不均匀时，即便在相同的回蚀条件下，器件分布较密区域的回蚀程度与器件分布较疏区域的回蚀程度通常也会存在差异。因此，难以控制各器件中鳍顶面到隔离层顶面的高度(可以对应于器件的沟道区的宽度)在衬底上的一致性，从而导致器件性能之间的一致性较差。而根据本公开的该示例，由于不需要回蚀，从而可以在形成隔离层的过程中有效地控制其高度在衬底上保持基本均匀，特别是在通过氧化处理来形成隔离层的情况下。
备选地，可以去除部分掩模层，剩余的掩模层可以位于鳍两侧，以充当隔离层。当然，也可以在去除掩模层之后，通过淀积并回蚀电介质层来形成隔离层。
另外，由于需要形成的与鳍相对应的开口很小，例如根据光刻工艺曝光时存在困难。为了降低对掩模层进行构图时的困难，根据本公开的一有利示例，可以在掩模层上设置构图辅助层。然后，可以对构图辅助层进行构图，以在其中形成开口(可以稍大)。接着，可以通过侧墙(spacer)形成工艺，在开口的侧壁上形成侧墙，以减小开口的尺寸。这样，可以构图辅助层和侧墙为掩模，来对掩模层进行构图，从而能够在其中形成尺寸减小的开口。
在如上所述制造鳍之后，可以按照多种方式来以该鳍为基础，制造多种半导体器件如FinFET。例如，可以在衬底(或者，在隔离层)上形成与鳍相交的栅堆叠(包括栅介质层和栅导体层)。在形成栅堆叠时，可以采用先栅工艺或后栅工艺。另外，可以在鳍位于栅堆叠两侧的部分中形成源/漏区等。
本公开可以各种形式呈现，以下将描述其中一些示例。
如图1所示，提供衬底1000。衬底1000可以是各种形式的合适衬底，例如体半导体衬底如Si、Ge等，化合物半导体衬底如SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs、InSb、InGaSb等，绝缘体上半导体衬底(SOI)等。为方便说明，以下以体硅衬底及硅系材料为例进行描述。
在衬底1000上，可以例如通过淀积，依次形成隔离层1002、掩模层1004和构图辅助层1006。例如，隔离层1002可以包括氧化物(如氧化硅)，厚度为约30nm-300nm；掩模层1004可以包括氮化物(如氮化硅)，厚度为约10nm-100nm；构图辅助层1006可以包括非晶硅，厚度为约10nm-100nm。在隔离层1002包括氧化物的情况下，隔离层1002也可以通过氧化处理来形成，这有助于形成厚度均匀的隔离层1002。这里需要指出的是，这些层的材料选择主要是为了能够在后继处理中提供所需的刻蚀选择性。本领域技术人员可以根据所需设计，适当选择形成这些层中的一些或全部以及适当选择这些层的材料。
然后，如图2所示，可以对构图辅助层1006进行构图，以在其中形成开口G1。开口G1的宽度可以根据电路设计需要和加工工艺适当确定。例如，可以在构图辅助层1006上涂覆光刻胶(未示出)，通过掩模对其进行曝光，并进行显影，以在光刻胶中形成与要形成的开口G1相对应的开口。然后，可以通过例如反应离子刻蚀(RIE)，对构图辅助层1006进行刻蚀，从而在其中形成开口G1。随后，可以去除光刻胶。
为减小开口G1的尺寸以制造更小的鳍，可以在开口G1的侧壁上形成侧墙。具体地，如图3所示，可以在图2所示结构的表面上例如通过淀积形成一层电介质层(如，氧化物)1008。该层1008的厚度基本上确定了随后形成的侧墙的厚度(例如为约5nm-30nm)，可以根据设计合理设定。随后，可以对电介质层1008进行各向异性刻蚀如RIE，其去除其横向延伸部分，从而留下其纵向延伸部分，得到侧墙1008′，如图4所示。这样，构图辅助层1006中的开口G1由于侧墙1008′而成为尺寸减小的开口G2。
随后，如图5所示，可以构图辅助层1006和侧墙1008′为掩模，对掩模层1004进行选择性刻蚀如RIE，从而将开口G2转移到掩模层1004中，以在掩模层1004中形成开口G3。开口G3的大小与开口G2的大小大致相同，且小于开口G1的大小。
在完成对掩模层1004的构图之后，可以如图6所示，去除构图辅助层1006。在构图辅助层1006包括非晶硅的情况下，这例如可以通过TMAH溶液对构图辅助层1006进行选择性刻蚀来实现。图6中示出了侧墙1008′也被去除的情况。然后，如图7所示，可以构图后的掩模层1004为掩模，对隔离层1002进行选择性刻蚀如RIE，从而在隔离层1002中也形成开口。这样，在掩模层1004和隔离层1002中形成了贯穿的开口G4，该开口G4的大小与开口G2的大小大致相同，且小于开口G1的大小。而且，该开口G4露出了衬底1000。
这样，可以如图8所示，通过该开口G4，在衬底1000上生长(例如，外延生长)半导体层1010。在生长半导体层1010时，可以使其完全充满开口G4。随后，可以对半导体层1010进行平坦化处理如化学机械抛光(CMP)，使其留于开口G4内，从而形成形状与开口G4相对应的鳍。半导体层1010可以包括与衬底1000相同或不同的半导体材料，例如Si或SiGe等。在生长半导体层1010时，可以根据需要对其进行原位掺杂，如N型或P型掺杂。
接着，如图9所示，可以去除掩模层1004，从而得到在衬底1000上形成的鳍1010。而且，根据该实施例，还完成了隔离层1002的制作。
以这样的衬底1000和鳍1010为基础，可以制作多种器件如FinFET。图10中示出了示例FinFET。具体地，该FinFET包括在衬底1000上形成的鳍1010，以及在衬底1000上鳍1010两侧形成的隔离层1002。在隔离层1002上，形成了与鳍1010相交的栅堆叠，包括栅介质层1012和栅导体层1014。栅介质层1012可以包括高K栅介质例如HfO2，厚度为约1nm-5nm，典型的为2nm。栅导体层1014可以包括金属栅导体。优选地，在栅介质层1012和栅导体层1014之间还可以形成功函数调节层(未示出)。另外，在鳍1010位于栅堆叠的两侧，可以形成源/漏区(未示出)。本领域技术人员知道多种方式来制造FinFET，在此不再赘述。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
Claims (8)
1.一种制造鳍的方法，包括：
在衬底上形成掩模层；
对掩模层进行构图，以在其中形成开口；以及
通过开口，在衬底上生长半导体层以形成鳍。
2.根据权利要求1所述的方法，还包括：
在衬底上形成隔离层，其中掩模层形成于该隔离层上，
其中，该方法还包括：以形成有开口的掩模层为掩模，对隔离层进行构图以在其中形成开口。
3.根据权利要求1所述的方法，还包括：在掩模层上形成构图辅助层，
其中，对掩模层进行构图包括：
对构图辅助层进行构图，以在其中形成开口；
在开口的侧壁上形成侧墙；以及
以构图辅助层和侧墙为掩模，对掩模层进行构图。
4.根据权利要求2所述的方法，还包括：在掩模层上形成构图辅助层，
其中，对掩模层进行构图包括：
对构图辅助层进行构图，以在其中形成开口；
在开口的侧壁上形成侧墙；以及
以构图辅助层和侧墙为掩模，对掩模层进行构图。
5.根据权利要求4所述的方法，其中，衬底包括体硅衬底，隔离层包括氧化硅，掩模层包括氮化硅，构图辅助层包括非晶硅，且侧墙包括氧化硅。
6.根据权利要求1所述的方法，还包括：
对生长的半导体层进行平坦化处理。
7.根据权利要求1所述的方法，其中，生长的半导体层包括Si或SiGe。
8.根据权利要求1所述的方法，还包括：在生长半导体层时对半导体层进行原位掺杂。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WD01 | Invention patent application deemed withdrawn after publication | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20141001 |