CN103582930A - 具有凹陷沟道膜和突变结的mosfet - Google Patents

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Abstract

公开了具有凹陷沟道和突变结的MOSFET和用于制造该MOSFET的方法。所述方法包括在虚设栅极处于适当位置时制造源极和漏极延伸。所述源极/漏极延伸与硅衬底产生扩散结。所述方法包括除去所述虚设栅极以及在所述硅衬底中蚀刻凹陷。所述凹陷与所述源极和漏极结的至少一部分相交。然后，通过生长硅膜以至少部分填充所述凹陷而形成沟道。所述沟道与源极和漏极具有陡峭结，而保留在沟道下方的未被蚀刻的硅具有与源极和漏极的扩散结。由此，可以产生在同一晶体管中具有两个结区（陡峭和扩散）的MOSFET。

Description

具有凹陷沟道膜和突变结的MOSFET
技术领域
本发明总体上涉及在绝缘体上半导体（SOI）衬底上制造的金属氧化物半导体场效应晶体管（MOSFET）。特别地，本发明涉及具有SOI层内的凹陷沟道膜的MOSFET。所述凹陷沟道膜形成突变结。
背景技术
2006年5月9日授予Ieong等的美国专利7,041,538B2描述了一种SOI衬底上的高性能CMOS器件，其具有凹陷在SOI层中的栅极以及具有晕环（halo）和延伸注入物的离子注入源极/漏极区。
2005年9月6日授予Zhu等的美国专利6,939,751B2描述了一种升高源极漏极场效应器件，其具有凹陷在位于SOI层上的硅锗膜内的沟道。
2010年1月26日授予Cartier等的美国专利7,652,332B2描述了绝缘体上极薄硅晶体管，其具有升高的源极/漏极、高介电常数（高k）氧化物和金属栅极。
2008年9月30日授予Diaz等的美国专利7,429,769B2描述了一种凹陷沟道场效应晶体管（FET）。
在2009IEEE International Electron Device Meeting,December7-9,2009中出版的K.Cheng等的名称为“Extremely Thin SOI(ETSOI)CMOSwith Record Low Variability for Low Power System-on-ChipApplications”的文章中，公开了一种在ETSOI衬底上制造CMOS晶体管的方法。
在IEEE VLSI-TSA International Symposium on VLSI Technology,April25–27,2005中出版的B.Doris等的名称为“Ultra-thin SOIreplacement gate CMOS with ALD TaN/high-k gate stack”的文章中，公开了使用替代栅衬底在ETSOI衬底上构建的器件。
在B.Doris等的名称为“FD SOI for Low Power CMOS”的报告（可从http://www.soiconsortium.org/pdf/fullydepletedsoi/FD%20SOI%20for%20Low%20Power%20CMOS.pdf获得）中，回顾了器件性能挑战和可能解决方案的总结。一些可能的解决方案包括使用ETSOT衬底制造的各种器件。
在Semiconductor International中于2010年1月1日出版的D.Lammers的名为“CMOS Transitions to22and15nm”的文章中，描述了在小于或等于22nm的基本规则下FET的器件结构和可能制造方法。可能的器件包括ETSOI衬底上的平面MOSFET。
在J.Kavalieros等的名称为“Tri-Gate Transistor Architecture withHigh-k Gate Dielectrics,Metal Gates and Strain Engineering”的文章（可从http://download.intel.com/technology/silicon/tri-gate_paper_VLSI_0606.pdf获得）中，作者描述了SOI上的具有凹陷源极和漏极的非平面MOSFET。发明内容
本发明的目的是提供一种用于在SOI衬底上制造MOSFET的方法。该方法包括在所述衬底的SOI层上的替代栅工艺，在所述衬底中形成了升高的源极漏极或离子注入源极漏极。在这一点上，源极和漏极具有扩散结。将绝缘体放置在所述衬底上，然后除去虚设栅极以暴露SOI层的一部分。接下来，在SOI层中形成凹陷以便除去SOI层的一部分并且留下SOI层的剩余部分。所述凹陷工艺也除去了所述扩散结的一部分。在所述凹陷中，形成沟道膜，得到衬底的源极漏极掺杂区域与沟道膜之间的陡峭（sharp）结。最后，形成高电介电常数材料和金属栅极。
根据本发明的另一方面，SOI衬底具有：掺杂的源极和漏极、位于所述掺杂的源极和漏极之间的沟道膜、以及位于所述沟道膜下方的剩余SOI层。
根据本发明的又一方面，一种MOSFET具有：具有掺杂的源极和漏极的SOI衬底和布置在它们之间的凹陷的沟道膜。所述沟道膜位于剩余的SOI层上方。具有开口的绝缘体层位于所述衬底上。高介电常数材料为所述绝缘体中的所述开口加衬并且金属栅极填充所述开口。
本发明的优点是改善的短沟道控制。特别地，使用本发明，改善了称为漏极感应势垒降低（DIBL）的短沟道效应。理想地，栅极完全控制晶体管的导通/关断状态，但是实际上，漏极也有影响。漏极对控制晶体管的导通/关断状态的影响被称为DIBL。在理想状态下，漏极对晶体管的导通/关断状态的控制是很小的，并且因此，理想地，对于长沟道器件，DIBL等于0mV。栅极长度为25nm的短沟道器件的DIBL的TCAD仿真显示了，对于本发明，得到106mV的值，相比之下，对于没有本发明益处的ETSOI结构，得到172mV。因此使用本发明的晶体管更接近理想DIBL。
本发明与其它技术相比的另一优点是提高的器件驱动电流。对于本发明，仿真显示，在相当的晶体管截止电流（Ioff）下，使用本发明的陡峭结，导通电流（Ion）比传统薄膜SOI结构大致高17%。
结合对附图的描述，本发明的其它特征和优点将变得显而易见，其中在所有图中相同的编号表示相同或相似的部分。
附图说明
图1是根据本发明实施例的用于制造具有凹陷沟道和突变结的MOSFET的步骤的流程图；
图2A是根据本发明实施例的方法的第一步骤，示出了SOI衬底；
图2B是根据本发明实施例的方法的第二步骤，示出了具有虚设栅极的SOI衬底；
图2C是根据本发明实施例的方法的第三步骤，示出了具有虚设栅极的SOI衬底；
图2D示出了根据本发明实施例在制造源极/漏极延伸之后形成的矩形结轮廓；
图2E示出了根据本发明实施例在制造源极/漏极延伸之后形成的斜坡结轮廓；
图2F示出了根据本发明实施例的结形状和相对于穿过虚设栅极绘制的垂直中心线的位置；
图2G示出了根据本发明实施例相对于沿着虚设栅极的侧壁绘制的垂直线的结位置；
图2H示出了根据本发明实施例具有在点c和d之间测量的掺杂剂梯度的MOSFET；
图2I示出了根据本发明实施例的掺杂剂梯度分布；
图2J是根据本发明实施例的方法的第四步骤，示出了具有被平面化以便与虚设栅极共面的绝缘体层的MOSFET；
图2K是根据本发明实施例的方法的第五步骤，示出了在除去虚设栅极之后的MOSFET；
图2L是根据本发明实施例的方法的第五步骤，示出了在除去虚设栅极以及形成可选的衬里间隔物之后的MOSFET；
图2M是根据本发明实施例的方法的第六步骤，示出了具有通过非原位各向异性蚀刻工艺形成的凹陷的MOSFET；
图2N是根据本发明实施例的方法的第六步骤，示出了具有通过非原位各向同性蚀刻工艺形成的凹陷的MOSFET；
图2O是根据本发明实施例的方法的第六步骤，示出了具有通过原位蚀刻工艺形成的凹陷的MOSFET；
图2P是根据本发明实施例的方法的第六步骤，示出了具有通过部分填充工艺形成的沟道的MOSFET；
图2Q是根据本发明实施例的方法的第六步骤，示出了具有两个结区的MOSFET；
图2R是示出了根据本发明实施例的具有两个结区的MOSFET的掺杂剂浓度对距离曲线；
图2S是所述方法的第八步骤，示出了具有高介电常数材料和金属栅极的MOSFET；
图3示出了具有突变结并且通过本发明的完全外延回生长（full-epi-grow-back）实施例制造的MOSFET；
图4示出了根据本发明实施例的没有偏移间隔物的MOSFET；以及
图5示出了具有突变结并且通过本发明的部分外延回生长（partial-epi-grow-back）实施例制造的MOSFET。
具体实施方式
本发明的基本原理是在MOSFET晶体管中产生突变结的方法。将结合图1和图2A-2S描述该方法。本发明也包括将结合图3-5描述的具有凹陷沟道和陡峭结的结构。在本申请文件中术语陡峭和突变可互换地使用。与以下实施例相结合地进行本发明的详细描述。
制造具有凹陷沟道和陡峭结的MOSFET的方法
图1是根据一个实施例的制造具有凹陷沟道和突变结的MOSFET的步骤的流程图5；步骤10是提供衬底，步骤20是在衬底上形成虚设栅极；步骤30是在衬底中形成结；步骤40是形成绝缘层；步骤50是除去虚设栅极以暴露结之间的衬底的部分；步骤60是蚀刻衬底的暴露部分以形成凹陷；步骤70是在所述凹陷中形成包含硅的外延层（也称为“epi”）以制造沟道；步骤80是沉积高介电常数材料（此处，“高k”）并且形成栅极叠层。将在下文中详细讨论所述步骤中的每一个。本领域技术人员将认识到步骤编号（10、20、30等）并不必然指示执行步骤的顺序；更确切地，步骤编号只是步骤识别的手段。
提供衬底
制造具有陡峭或突变结的MOSFET的步骤10是提供衬底100，如图2A所示。衬底100可以是绝缘体上半导体衬底（SOI），并优选是绝缘体上极薄半导体衬底（ETSOI）。
所有SOI衬底均由三部分制成：底部体半导体110部分、掩埋绝缘体105部分（称为“BOX”）以及BOX105顶上的半导体层112。在本申请中，BOX顶上的半导体被称为“SOI”112或“SOI层”112。在本申请中，SOI衬底作为整体（即，所有的三个层：体105、BOX110和SOI112）被称为“SOI衬底”100。注意，对于SOI衬底100，衬底102的顶表面等于SOI112层的顶表面。
继续参照图2A，可以由注入工艺或接合工艺形成BOX105。典型地，BOX的绝缘层是氧化物，优选是二氧化硅。SOI112层可以是硅、掺杂有常规的“n”或“p”杂质的硅、硅锗（SiGe）、硅锗碳（SiGeC）、碳化硅（SiC）、III-V半导体化合物（例如In1-xGaxAs、InP、GaAs）或其它变型。SOI层112的厚度可以变化。ETSOI衬底的SOI层112的厚度可以为2nm到50nm，但是优选为2nm到20nm或者二者之间的任何其它范围。
制造虚设栅极
形成具有陡峭或突变结的MOSFET的步骤20是制造虚设栅极。图2B示出了具有使用常规构图技术形成的虚设栅极15的SOI衬底100。尽管虚设栅极115被示为单个矩形，但是其优选由多种材料构成，并且甚至更优选地，所述多种材料以层的形式层叠。例如，所述虚设栅极可以由薄氧化物（优选SixOyHz）顶上的氮化硅（SixNyH）形成，或者由多晶硅上的氮化物盖层（SixNyHz）形成。在任一种情况下，虚设栅极电介质117（优选SixOyHz）可以位于虚设栅极115与SOI层112之间。层的排序和材料的其它变型也是可接受的，只要虚设栅极115的最后的（顶）层具有足够的停止（蚀刻或CMP）属性。虚设栅极的总高度可以在从20nm到100nm的范围内变化或者在二者之间的任何其它范围内变化。在使用升高的源极/漏极的实施例中，虚设栅极的总高度（虚设栅极电介质117（如果有）和虚设栅极115的高度之和）必须超过升高的源极/漏极的高度。通常，所述总高度超过升高的源极漏极5nm到40nm或者二者之间的任何其它范围。优选地，所述总的栅极高度超过升高的源极漏极高度15nm到30nm。注意，升高的源极漏极高度可以在从10nm到50nm的范围内或者二者之间的任何其它范围内变化，并且优选在从20nm到30nm的范围内变化。
形成结
参考图2C，制造具有陡峭结的MOSFET的第三步骤30涉及形成结。通常来说，结29是具有不相似的掺杂的两个区域相遇的地方。掺杂的差别可以在于掺杂剂的类型（例如，n或p）或者在于掺杂剂浓度水平（重掺杂对轻掺杂）或者二者。
为了形成结，制造掺杂的源极和漏极。有很多方式来制造源极和漏极，所述方式包括但不限于：（1）生长原位掺杂的升高的源极和漏极，之后进行退火；（2）向衬底中诸如离子，之后进行退火；（3）生长升高的源极和漏极，向升高的源极和漏极中诸如离子，之后进行退火；以及（4）上述方式的任何适当的组合。所述方法中的任何方法可以采用在源极/漏极形成之前形成在虚设栅极侧壁上的可选的偏移间隔物135。可选的偏移间隔物135可以由氮化硅（SixNyHz）、氧化硅（SiOxHy）或其它材料制成。
图2C示出了由生长原位掺杂的升高的源极和漏极并且之后进行退火的第一种方法制造的升高的源极/漏极。此处，通过外延形成升高的源极120和升高的漏极120。然后，对升高的源极和漏极120进行退火，该退火将掺杂剂中的一些从升高的源极和漏极120驱逐到衬底100中，更具体地，驱逐到SOI层112的一部分中，以形成源极/漏极延伸125。源极/漏极延伸125与SOI层112的结129用将掺杂的延伸125与SOI层112分开的线表示。结129是轻掺杂的（或未掺杂的）SOI与较重掺杂（或者具有不同掺杂种类的）源极/漏极延伸125相遇的地方。
注意，如果使用第二种方法，在一个实施例中，在离子注入工艺之后进行退火的方法，则（1）没有升高的源极/漏极120并且（2）源极和漏极取代源极和漏极延伸125。在那种情况下，结129是未/轻掺杂的SOI层112与较重掺杂的源极和漏极相遇的地方。或者，可以在升高的源极/漏极外延工艺之前或之后执行离子注入工艺。
在本申请中，升高的源极/漏极工艺的源极/漏极延伸125以及离子注入工艺的源极/漏极将统称为“掺杂SOI-源极-漏极”。
下面的段落将进一步在如下方面讨论结129（1）：结的轨迹，（2）结的位置，（3）结的陡度以及（4）结的宽度。
结129可以具有不同的轨迹，这又导致不同的掺杂SOI-源极-漏极形状。例如，如果结很大程度上是垂直的，则所得到的掺杂SOI-源极-漏极125的形状是矩形的，见图2D（注意为了清楚起见升高的源极/漏极和虚设栅极特征被移除）。如果结是倾斜的，则所得到的掺杂SOI-源极-漏极125的形状是梯形的，见图2E（注意为了清楚起见升高的源极/漏极和虚设栅极特征被移除）。图2F示出了一个优选实施例，其中结是倾斜的从而在SOI层112的顶部102，结更靠近从虚设栅极的中心绘制的垂直线136（见图2F中的“a”）；并且随着结129更深地移入SOI层112中，结更远离从虚设栅极的中心绘制的垂直线136（见图2F中的“b”）。因此，在一个优选实施例中，结的顶部到栅极中心线136的距离小于结的底部到栅极中心线136的距离；参考图2F，这意味着a<b。结的深度和轨迹由包括如下的因素决定：SOI层112的厚度、掺杂剂种（species）、退火时间和温度；如果使用离子注入，诸如能量和角度；以及如果使用升高的源极漏极，升高的源极漏极的高度；以及其它因素。
结129的位置可以相对于从虚设栅极的侧壁绘制的垂直线137变化。在图2G所示的优选实施例中，结129是倾斜的，从而结的顶部129a（以及掺杂SOI-源极/漏极125的一部分）位于虚设栅极115下方并且在从虚设栅极侧壁延伸的垂直线137内，而结的底部129b（以及掺杂SOI-源极/漏极125的一部分）不位于虚设栅极下方并且在栅极区域外延伸。应当注意，结相对于虚设栅极的确切位置可以变化。例如，结的顶部可以与可选的偏移间隔物135齐平（即，对准），或者要不然可以并不直接在虚设栅极115下方。重要的是，在步骤60（下文中将讨论）期间，在衬底被蚀刻以形成凹陷时结的一部分被蚀刻。结129相对于虚设栅极115的侧壁137的位置由诸如虚设栅极115的宽度、偏移间隔物135的存在和宽度、上段末尾讨论的深度和轨迹的因素决定，并且在升高的源极/漏极120应用中，由升高的源极/漏极的形状决定。
结的陡度由掺杂剂梯度限定。一般而言，掺杂剂梯度是给定距离上掺杂浓度的变化（即，掺杂浓度对距离的曲线的斜率）。参考图2I，示出了在图2H的给定距离“c-d”上的掺杂浓度变化。距离“c-d”在SOI层112开始于点c，横跨结129并且在源极/漏极延伸125中在点d结束。图2I是距离“c-d”（在x轴上）上的掺杂剂浓度（掺杂剂/cm3）（在y轴上）的曲线。该曲线具有三个不同的区域。在开始于点“c”的第一区域（I），掺杂剂浓度相对恒定。向着结129移动，到达第二区域（II），在第二区域，浓度开始增加从而在曲线中产生斜坡。向着点d移动，到达第三区域（III），在第三区域在源极/漏极延伸125中实现标称的掺杂水平。区域II中的浓度对距离的斜坡限定了结的陡度。斜坡的宽度限定了结宽度。陡坡和小宽度表示陡峭或突变结。不是那么陡峭的斜坡（浅斜坡）和更大的宽度表示非陡峭（扩散）结。无论pFET还是nFET，突变结的典型斜率在0.5nm每十倍（perdecade）（掺杂剂浓度）到3nm每十倍（掺杂剂浓度）的范围内或者二者之间的任何其它范围内。典型的陡峭结宽度为5nm到10nm或者二者之间的任何其它范围。无论pFET还是nFET，扩散结的斜率在3nm每十倍（掺杂剂浓度）到10nm每十倍（掺杂剂浓度）的范围内或者二者之间的任何其它范围内。对于扩散结典型的结宽度为3到20nm或二者之间的任何其它范围。图2I示出了具有宽结的浅斜坡，因此形成了扩散结。在下表中总结了结特征。
表1-示例性结特征
Figure BDA0000394093390000091
因此，在图2C中包含的第三处理步骤30结束时，在具有升高的源极/漏极120和源极/漏极延伸125的衬底100上存在虚设栅极115，源极/漏极延伸125与SOI层112形成非突变（扩散）结129。虚设栅极电介质117可以位于虚设栅极115与ETSOI衬底100之间。应当注意，上文描述的实施例涉及通过升高的源极方法制造的MOSFET。如果使用不使用升高的源极漏极的实施例，则源极/漏极取代源极/漏极延伸125。
形成绝缘体层
使用陡峭的结制造MOSFET的步骤40包括形成绝缘层140。最初，沉积绝缘体层140以覆盖虚设栅极115。然后通过停止在虚设栅极115上平面化绝缘体140（见图2J）。适当的绝缘体包括但不限于二氧化硅（SiO2）、硅氧化物（SiOH）、掺杂硅玻璃、氧化硅碳（SiCO）、SiCOH和碳化硅（SiC）。
除去虚设栅极
参考图2K，制造具有陡峭结的MOSFET的步骤50包括除去虚设栅极115以暴露衬底的暴露部分142。暴露部分142可以包括至少下述之一的一部分：（1）SOI层112、（2）结129和（3）源极和漏极延伸125。在图2K中，示出了这样的实施例，其中暴露部分142包括（1）SOI层112、（2）结129和（3）源极/漏极延伸125的一部分。
通常，使用选择性蚀刻除去虚设栅极。在一个优选实施例中，虚设栅极115是氮化硅（SixNyHz），而绝缘体140和/或可选的偏移间隔物135是氧化硅（SixOyHz）；然后蚀刻以选择性除去氮化物而最小程度地除去氧化物。
在除去虚设栅极之后，可以沉积可选的内间隔物145（见图2L）。所述内间隔物可以由氮化硅（SixNyHz）制成。通常，内间隔物形成为足够宽以覆盖已经在虚设栅极去除过程中暴露的源极/漏极延伸125。理想地，内间隔物与结129对准，如图2L所示。因此，当使用内间隔物时，衬底的暴露部分142包括暴露的SOI层112。下面的表格总结了构成暴露部分142的元件，取决于是否使用内间隔物145。
表2-暴露部分142内容和内间隔物145使用
Figure BDA0000394093390000101
Figure BDA0000394093390000111
形成凹陷
参考图2M，步骤60是蚀刻暴露部分142以形成凹陷150，同时留下SOI层的剩余部分112’。一般而言，存在两种方式来形成凹陷，其中与随后的沟道膜沉积（步骤70）分开制造所述凹陷的非原位工艺，或者其中在一个工具中形成凹陷和沉积沟道的原位工艺。首先讨论非原位工艺。
在非原位工艺中，可以以如下两种方式之一形成凹陷：各向同性方式或各向异性方式。在各向同性方式的情况下，可以使用气相蚀刻或湿法蚀刻。HCl是常用的气相蚀刻剂，包含氨的含水蚀刻剂是常用的湿法蚀刻剂，但是其它化学物质也是可接受的。湿法蚀刻或气相蚀刻通常导致各向同性蚀刻，这意味着在所有方向上蚀刻速率是相同的。因此，使用各向同性蚀刻，SOI层112的一部分将被垂直并且也横向地蚀刻以产生凹陷150的底切144部分。由于在各向同性凹陷形成的情况下底切144是可能的，因此优选在各向同性条件下使用内间隔物145。图2M示出了通过各向同性蚀刻工艺形成的凹陷150，该工艺得到了位于内间隔物145下方的凹陷的底切144部分。注意，底切144位于凹陷150的两侧上，但是为了方便观看仅在一侧上标出。
第二非原位凹陷形成工艺是干法蚀刻工艺，优选是反应离子蚀刻（RIE）。一般而言，本发明的RIE工艺是各向异性的，这意味着它们在一个方向上（垂直地）很大程度地蚀刻，具有最小限度的横向蚀刻。因此，利用各向异性蚀刻，SOI层112将被垂直蚀刻以便于虚设栅极去除所留下的开口141对准。当使用各向异性蚀刻工艺时，优选不使用内间隔物145。图2N示出了通过各向异性蚀刻工艺形成的凹陷150，该工艺得到与开口141的外缘143对准的凹陷150的侧壁153。
转向凹陷形成的原位工艺，该凹陷形成工艺在单个外延工具中与随后的沉积工艺整合。该沉积工艺在凹陷150中形成外延层，得到沟道155。该整合工艺通过流动HCl而在外延工具中开始从而精确地蚀刻SOI层112以形成凹陷150。接下来，是可选的氢预烘烤。如果使用预烘烤，则根据该预烘烤工艺条件，可以形成底切。最后，发生外延沉积以产生沟道155。一般而言，当使用原位凹陷蚀刻和沟道沉积工艺时，可以省略内间隔物145（见图2O），除非存在底切。
不管所用的凹陷形成方法（各向同性或各向异性、原位或非原位）是什么，凹陷形成工艺的重要特征是凹陷化除去结129的一部分。所除去的结129的部分可以横向延伸以包含整个掺杂剂梯度或仅仅在那个凹陷深度处的掺杂剂梯度的一部分。此外，也可以在所述凹陷工艺期间除去标称掺杂的（标称掺杂意味着梯度停止并且存在相对稳态的掺杂水平）源极/漏极延伸125的一部分，但这不是必须的。参考图2M、2N和2O，凹陷工艺已经除去了SOI层112的一部分，从而留下SOI层的剩余部分112'。凹陷工艺也从SOI层的顶部除去了结129，但是在下方，留下了位于源极/漏极延伸125和剩余SOI层112'之间的扩散结129。此外，凹陷工艺除去了源极/漏极延伸125中每一个的顶角。
剩余112'SOI层的量可以变化。如在以上对衬底的讨论中所述的，在一个优选实施例中，SOI层112开始厚度从2nm到20nm厚或二者之间的任何其它范围。在凹陷化SOI层112之后，剩余SOI层112'可以小至1nm。剩余SOI层112'的确切厚度不是关键的；然而，关键的是有足够的剩余SOI层112'以便能够按照第七步骤70中所需的在顶上生长外延层。
形成沟道和突变结
步骤70是在凹陷150中形成包含硅的外延层（“epi”）以制造沟道155。如上所述，在剩余SOI层112'顶上生长包括沟道155的外延层。可以生长包括沟道155的外延层使其完全填充所述凹陷（图2O中所示的完全外延方法），或者可以生长外延层使得外延沟道部分填充所述凹陷（图2P所示的部分外延方法）。下面讨论每种填充方法。
在完全外延回生长（full-epi-grow-back）方法中，生长包括沟道155的外延层使得沟道膜155的顶表面156与衬底顶表面102近似共面。注意，在图2J中，衬底顶表面102等于升高的源极/漏极120与源极/漏极延伸125之间的界面。
在对具有2nm到20nm的厚度的原始SOI层112的ETSOI衬底进行完全外延回生长方法的实施例中，沟道厚度可以为1nm到19nm或者二者之间的任何其它范围，并且剩余的SOI层112'厚度可以小至1nm。在完全外延回生长工艺的一个优选实施例中，原始SOI层112的厚度是6nm到8nm，在凹陷蚀刻之后的剩余SOI层112'的厚度是1nm到2nm，并且形成沟道膜155的外延层填充凹陷（即，沟道厚度是4nm到7nm厚，这取决于原始SOI层和剩余SOI层112'的厚度）。
在部分外延回生长方法中，生长包括沟道膜155的外延层使得沟道膜155的顶表面156位于衬底顶表面102下方，由此在沟道顶表面156与衬底顶表面102之间产生台阶。台阶的高度在图2P中示为158。注意，在图2P中，衬底顶表面102等于升高的源极/漏极120与源极/漏极延伸125之间的界面。
在对具有2nm到20nm或二者之间的任何其它范围的厚度的原始SOI层112的ETSOI衬底进行部分外延回生长方法的实施例中，沟道厚度可以为1nm到18nm或者二者之间的任何其它范围，并且剩余的SOI层112'厚度可以小至1nm。在部分外延回生长的优选实施例中，原始SOI层112厚度是10nm，凹陷蚀刻之后的剩余SOI层112'的厚度是2nm，并且形成沟道155的外延层是4nm厚以使得台阶高度158是4nm。
转向沟道膜形成工艺本身，回顾凹陷150可以通过两种工艺形成非原位和原位。原位工艺将凹陷蚀刻和沟道形成工艺组合在单个工具中。因此，在前面讨论了并且将不在此处重复用于原位工艺的沟道膜155形成工艺。然而，先前未讨论并且现在将描述与非原位工艺一起使用的沟道形成工艺。非原位凹陷蚀刻之后的沟道形成工艺以预清洁开始。预清洁可以是很大程度上是各向异性的溅射工艺，因此没有底切。或者所述预清洁工艺可以是各向同性的湿法化学腐蚀，例如，氨，由此产生底切144。然后，将衬底放置在外延工具中，在外延工具中所述衬底接受原位低温预清洁（以避免集块），之后进行沟道膜生长。原位低温预清洁的详情可以在2010年4月24日提交的美国申请No.12/766,859中找到，该美国申请的全部内容通过引用的方式结合在本申请中。
沟道155包括未掺杂硅（Si）、硅锗（SiGe）、碳化硅锗（SiGeC）、碳化硅（SiC）或III-V材料。在一个优选实施例中，pFET的沟道膜155是SiGe并且nFET的沟道膜155是Si或SiC。
参考图2Q和2R，示出了给定距离“e-f”和给定距离“g-h”上的掺杂浓度变化。距离“e-f”在沟道膜155中开始于点e，横跨结129s并且在源极/漏极延伸125中在点f结束。图2R中的实线是距离“e-f”（在x轴上）上的掺杂剂浓度（掺杂剂/cm3）（在y轴上）的曲线。该曲线具有三个不同的区域。在开始于点“e”的第一区域（I），掺杂剂浓度相对恒定。向着结129s移动，到达第二区域（II），在第二区域（II）浓度陡峭增加。向着点f移动，到达第三区域（III），在第三区域在源极/漏极延伸125中实现标称的掺杂水平。在从“e-f”的线的区域II中的浓度对距离的陡峭斜率说明了突变或陡峭结129s。
相比之下，沿着线“g-h”线的浓度变化的踪迹显示出更缓的斜率。距离“g-h”在剩余SOI层112'中开始于点g，横跨结129并且在源极/漏极延伸125中在点h结束。图2R中的实线是距离“g-h”（在x轴上）上的掺杂剂浓度（掺杂剂/cm3）（在y轴上）的曲线。该曲线具有三个不同的区域。在开始于点“g”的第一区域（I），掺杂剂浓度相对恒定。向着结129移动，到达第二区域（II），在第二区域（II）浓度逐渐增加。向着点h移动，到达第三区域（III），在第三区域在源极/漏极延伸125中实现标称的掺杂水平。在从“g-h”的线的区域II中的浓度对距离的渐变斜率说明了非突变或扩散结129。先前在表1中列出了对于陡峭结129s和扩散结129、nFET和pFET的典型掺杂剂梯度（斜率）和结宽度。
因此，在图2O和2P中体现的第七工艺步骤70结束时，存在具有升高的源极/漏极120、绝缘体140、可选的偏移间隔物135、源极/漏极延伸125、剩余SOI层112'和沟道膜155的ETSOI衬底100。衬底具有两个结区域。沟道膜155与源极/漏极延伸125相遇处的第一结129s是突变的。剩余SOI层112'与源极/漏极延伸125相遇处的第二结129是扩散的。应当注意，上文描述的实施例涉及通过升高的源极方法制造的MOSFET。如果使用离子注入方法而没有源极漏极，则不存在升高的源极/漏极并且源极漏极延伸被源极和漏极取代。
沉积高k材料和栅极叠层
参考图2S，步骤80是沉积高介电常数材料160（此处称为具有“高-k”）以及形成金属栅极叠层165。高k材料的例子包括但不限于诸如下述的金属氧化物：氧化铪、氧化硅铪、氧氮化硅铪、氧化镧、氧化铝镧、氧化锆、氧化硅锆、氧氮化硅锆、氧化钽、氧化钛、氧化钛锶钡、氧化钛钡、氧化钛锶、氧化钇、氧化铝、氧化钽钪铅以及铌酸铅锌。高k还可以包括诸如镧、铝的掺杂剂。可以通过任何适当的工艺沉积高k材料，所述工艺包括但不限于：原子层沉积（ALD）、分子层沉积（MLD）、化学气相沉积（CVD）、等离子体增强的化学气相沉积（PECVD）、高密度等离子体化学气相沉积（HDPCVD）、快速热化学气相沉积（RTCVD）、原位基团辅助沉积、超高真空化学气相沉积（UHVCVD）、金属有机物化学气相沉积（MOCVD）、分子束外延（MBE）、物理气相沉积、溅射、蒸镀、离子束沉积、电子束沉积、激光辅助沉积、化学溶液沉积或这些方法的任何组合。高k的厚度可以在从0.5nm到3nm的范围内变化或者在二者之间的任何其它范围内变化。可以在高k沉积之前在沟道上沉积诸如氧化硅、氮化硅、氧氮化硅的层间层（未示出）。
适当的栅极叠层165可以包括但不限于：掺杂多晶硅或非晶硅、锗、硅锗、金属（例如，钨、钛、钽、钌、锆、钴、铜、铝、铅、铂、锡、银、金）、导电金属化合物材料（例如，氮化钽、氮化钛、硅化钨、氮化钨、氧化钌、硅化钴、硅化镍）、碳纳米管、导电碳或者这些材料的任何适当组合。导电材料还以包括在沉积期间或之后引入的掺杂剂。以上针对高k沉积描述的适当的工艺可用于形成栅极叠层165。栅极叠层165的厚度可以在从10nm到100nm的范围内变化或者在二者之间的任何其它范围内变化。
从高k材料的第一外边缘跨过栅极叠层到达高k材料的第二外边缘测量栅极宽度170。优选地，在栅极与沟道155相遇的栅极底部测量栅极宽度，但是，为了易于观看，在图2S中将栅极宽度170显示在顶部。栅极宽度可以为约5nm到约50nm或者二者之间的任何其它范围，优选地为约5nm到约25nm。
这结束了制造具有凹陷沟道和突变结的MOSFET的方法的描述。尽管已经参考当前被认为是优选实施例的内容描述的本发明，但是应当理解本发明不限于所公开的实施例。相反，本发明旨在覆盖包含在所附权利要求的精神和范围内的各种修改和等效布置。以下权利要求的范围应当与广为人知的解释相一致以便包含所述这些修改和等效结构和功能。
具有凹陷沟道膜和突变结的MOSFET
接下来，说明通过前述方法产生的衬底和MOSFET的实施例。
使用完全外延回生长工艺制造的MOSFET
图3呈现了具有突变结并且通过该完全外延回生长方法制造的MOSFET190。SOI衬底100具有体部分110、掩埋氧化物部分（BOX）105和剩余SOI部分112'。剩余SOI层112'可以是硅、掺杂有常规“n”或“p”掺杂剂（分别是，例如周期表的VA族（IUPAC命名法的15族）和IIIA族（IUPAC命名法的13族）元素）、硅锗（SiGe）、碳化锗硅（SiGeC）、碳化硅（SiC）、III-V半导体化合物（例如，InP、GaAs或In1-xGa1-xAs）或其它变型。在一个优选实施例中，剩余SOI层112'可以是p型的（例如硼、铟）或n型的（例如，磷、砷）掺杂的硅，其中掺杂剂浓度小于或等于1E17掺杂剂/cm3。剩余SOI层112'的厚度可以为约1nm到约10nm或者二者之间的任何其它范围。1nm的下限并不是绝对值，反而该下限是在其上生长沟道膜155所需的硅的最小量。剩余SOI层112'的厚度由图3中的双头箭头112'表示。
参考图3，沟道膜155可以包括先前提及的未掺杂硅（Si）、硅锗（SiGe）、碳化硅锗（SiGeC）、碳化硅（SiC）或III-V材料。在一个优选实施例中，pFET的沟道膜155是SiGe并且nFET的沟道膜155是Si或SiC。沟道膜155的厚度可以为约1nm到约20nm或者二者之间的任何其它范围。所述沟道具有顶表面156、底表面和两个侧表面157。沟道顶表面156与掺杂的SOI-源极/漏极125的顶表面126近似共面。沟道厚度由沟道膜155中的双头箭头指示。
应当注意沟道模155和剩余SOI层112'的相对厚度。对于其中原始SOI层112的厚度（见图2A）小于或等于20nm的衬底100，沟道膜155的厚度通常等于或大于剩余SOI层112'的厚度（见图3）。在一个优选实施例中，沟道膜155的厚度与剩余SOI层112’的厚度之比大于1.5。对于其中原始SOI层112的厚度（见图2A）大于20nm的衬底100，沟道膜155的厚度通常等于或小于剩余SOI层112'的厚度。
转到图3所示的MOSFET190，在沟道上方是高k电介质膜160。高k薄膜和沉积工艺先前结合方法步骤80进行了讨论并且将不在此处重复。高k电介质160具有外侧表面。在图3中，从所述外表面向上延伸的线表示了它们的位置。所述线之间（即外表面之间）的距离170是栅极宽度。优选在高k160与沟道膜155的界面的底部测量栅极宽度，但是为了便于观看在顶部示出了该栅极宽度。在一个优选实施例中，高k材料160的外侧表面与沟道155的侧表面157对准。因此，在优选实施例中栅极宽度和沟道宽度（沟道膜155的侧表面157之间的距离）近似相等。在另一个其它实施例中，沟道宽度可以宽于栅极宽度170，从而高k电介质的外表面在沟道的侧表面157内。在一个实施例中，沟道宽度在每侧宽出约2-5nm。或者换而言之，在每侧底切144是2nm到5nm。在另一个其它实施例中，沟道宽度可以窄于栅极宽度170，从而沟道的侧表面157在高k材料的外表面内。
金属栅极165也在沟道膜155上方并且通过高k材料160与沟道膜155隔开。金属栅极165的材料和沉积工艺先前结合方法步骤80进行了讨论并且将不在此处重复。金属栅极叠层高度可以与在方法步骤20中描述的虚设栅极的高度相似。
在高k材料160的任一侧是绝缘体140。适当的绝缘体140包括但不限于二氧化硅（SiO2）、硅氧化物（SiOH）、掺杂硅玻璃、氧化硅碳（SiCO）、SiCOH和碳化硅（SiC）。
可选地，并置在绝缘体140与高k材料160之间的是偏移间隔物135。可选的偏移间隔物135可以由氮化硅（SixNyHz）、或硅氧化物（SiOxHy）或其它材料制成。图3示出了具有偏移间隔物135的本发明的实施例，并且图4示出了没有偏移间隔物135的实施例。注意所述绝缘体具有由距离170（即栅极宽度）限定并且向下延伸到沟道膜155的顶表面156的开口。高k材料160为该开口加衬。
在图3描绘的实施例中，在绝缘体140下方是升高的源极/漏极120。升高的源极/漏极通常通过外延工艺形成。外延膜可以被原位掺杂或非原位掺杂。升高的源极/漏极的高度可以在从约10nm到约50nm的范围内变化或者在二者之间的任何其它范围内变化。图4示出了没有升高的源极漏极的实施例。结合方法步骤30描述了升高的源极漏极的材料和尺寸的其它详情。
掺杂的SOI-源极/漏极125在升高的源极/漏极120下方并且邻接沟道膜155和剩余SOI层112'二者。在掺杂的SOI-源极/漏极125邻接沟道155和剩余SOI112'的位置处，形成结。掺杂SOI-源极/漏极125与沟道膜155的结被标记为结129s。结129s是突变结。掺杂SOI-源极/漏极125与剩余SOI层112'的结被标记为结129。结129是扩散结。先前结合图2Q和2R描述了这两个结的详细情况。
使用部分外延回生长工艺和升高的源极/漏极制造的MOSFET
图5呈现了具有通过所述部分外延回生长方法制造的突变结的MOSFET190。通过完全外延回生长工艺和部分外延回生长工艺制造的MOSFET的特征的不同之处在于沟道顶表面156的位置。在部分外延回生长工艺中，沟道顶表面156不是与源极/漏极延伸顶表面126共面，而是位于源极/漏极延伸顶表面126下方使得存在台阶高度158。台阶高度可以在从1nm到10nm的范围内变化或者在二者之间的任何其它范围内变化。在一个优选实施例中，台阶高度是4nm，沟道155的厚度是4nm并且剩余SOI层112'的厚度是2nm。除了沟道顶表面156的位置和所得到的台阶158，结合通过完全外延回生长工艺形成的MOSFET描述的所有其它特征适用于通过部分外延回生长工艺形成的MOSFET。
这结束了具有凹陷沟道和突变结的MOSFET和衬底的描述。尽管已经参考当前被认为是优选实施例的内容描述的本发明，但是应当理解本发明不限于所公开的实施例。相反，本发明旨在覆盖包含在所附权利要求的精神和范围内的各种修改和等效布置。特别地，使用（或不使用）偏移间隔物、使用（或不使用）升高的源极漏极以及凹陷的完全或部分再填充都在本说明书的范围内。以下权利要求的范围应当与广为人知的解释相一致以便包含所述这些修改和等效结构和功能。

Claims (20)

1.一种制造金属氧化物半导体场效应晶体管（MOSFET）的方法，包括：
提供绝缘体上半导体层（SOI层）；
在所述SOI层上形成虚设栅极；
通过掺杂所述SOI层以形成掺杂的SOI-源极-漏极，形成多个第一结；
在所述SOI层之上形成绝缘层；
除去所述虚设栅极，形成所述SOI层的暴露部分；
蚀刻所述SOI层的所述暴露部分，其中所述蚀刻：
（i）在所述SOI层中形成凹陷；
（ii）在所述凹陷下方留下所述SOI层的剩余部分；以及
（iii）除去所述第一结的至少一部分；
使用膜至少部分填充所述凹陷以形成沟道膜以及在所述沟道膜与所述掺杂的SOI-源极-漏极之间的多个第二结；
在所述沟道膜之上沉积高介电常数材料；以及
形成与所述高介电常数材料接触的金属栅极叠层。
2.根据权利要求1的方法，其中所述多个第一结位于所述掺杂的SOI-源极-漏极与所述SOI层相遇的位置处。
3.根据权利要求1的方法，其中所述MOSFET是多栅极器件。
4.根据权利要求1的方法，其中所述MOSFET具有约5nm到约25nm并且在其间变化的栅极宽度。
5.根据权利要求1的方法，还包括：
在形成所述第一结之前形成偏移间隔物。
6.根据权利要求1的方法，其中除去所述虚设栅极暴露所述第一结的至少一部分。
7.根据权利要求1的方法，其中蚀刻是各向同性的以产生底切。
8.一种绝缘体上半导体（SOI）衬底，包括：
所述衬底的顶表面；
掺杂的SOI-源极；
掺杂的SOI-漏极；
位于所述掺杂的SOI-源极和所述掺杂的SOI-漏极之间的沟道膜，其中所述沟道膜具有沟道顶表面；以及
位于所述沟道膜下方的剩余SOI层。
9.根据权利要求8的衬底，其中所述沟道膜的厚度大于剩余SOI层的厚度。
10.根据权利要求8的衬底，其中所述衬底顶表面高于所述沟道顶表面，由此产生从所述沟道膜顶表面到所述衬底顶表面的台阶高度。
11.根据权利要求10的衬底，其中所述台阶高度为约1nm到约10nm并且在其间变化。
12.根据权利要求8的衬底，其中所述沟道膜与所述掺杂的SOI-源极和所述掺杂的SOI-漏极邻接，从而形成沟道-源极结和沟道-漏极结，其中所述沟道-源极结和所述沟道-漏极结是陡峭结。
13.根据权利要求8的衬底，其中所述剩余SOI层与所述掺杂的SOI-源极邻接并且与所述掺杂的SOI-漏极邻接，从而形成剩余-源极结和剩余-漏极结，其中所述剩余-源极结和所述剩余-漏极结是扩散结。
14.根据权利要求12的衬底，其中所述陡峭结具有约0.5nm每十倍到约3nm每十倍并且在其间变化的掺杂剂梯度。
15.根据权利要求12的衬底，其中所述扩散结具有约3nm每十倍到约10nm每十倍并且在其间变化的掺杂剂梯度。
16.一种金属氧化物半导体场效应晶体管（MOSFET），包括：
掺杂的SOI-源极；
掺杂的SOI-漏极；
位于所述掺杂的SOI层和掺杂的SOI-漏极之上的绝缘体层；
位于所述掺杂的SOI-源极和所述掺杂的SOI-漏极之间的沟道膜，其中所述沟道膜具有顶表面；
位于所述沟道膜之下的剩余SOI层；
在所述绝缘体中的开口，其中所述开口位于所述沟道膜的至少一部分之上；
与所述沟道膜的至少一部分接触的高介电常数材料；以及
与所述高介电常数材料相接触的金属栅极。
17.根据权利要求16的MOSFET，还包括：
约5nm到约25nm并且在其间变化的栅极宽度。
18.根据权利要求16的MOSFET，其中
所述沟道膜具有多个侧壁；
所述高介电常数材料具有多个外表面；以及
所述沟道膜侧壁中的至少一个与所述介电常数材料外表面之一垂直对准。
19.根据权利要求16的MOSFET，其中
所述沟道膜具有沟道膜宽度；以及
所述沟道膜宽度为约5nm到约50nm并且在其间变化。
20.根据权利要求16的MOSFET，还包括：
位于所述掺杂的SOI-源极之上的升高的源极；以及
位于所述掺杂的SOI-漏极之上的升高的漏极。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107112354A (zh) * 2014-11-25 2017-08-29 阿托梅拉公司 包括超晶格和替换金属栅极结构的半导体装置和相关方法

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101865754B1 (ko) * 2011-07-01 2018-06-12 삼성전자주식회사 반도체 장치 및 그 제조 방법
US8486790B2 (en) * 2011-07-18 2013-07-16 United Microelectronics Corp. Manufacturing method for metal gate
US9263566B2 (en) * 2011-07-19 2016-02-16 Semiconductor Manufacturing International (Beijing) Corporation Semiconductor device and manufacturing method thereof
US9087687B2 (en) * 2011-12-23 2015-07-21 International Business Machines Corporation Thin heterostructure channel device
CN103383914B (zh) * 2012-05-02 2016-03-02 中国科学院微电子研究所 半导体结构及其制造方法
US8647937B2 (en) * 2012-06-26 2014-02-11 Globalfoundries Singapore Pte. Ltd. Deep depleted channel MOSFET with minimized dopant fluctuation and diffusion levels
US20140073106A1 (en) 2012-09-12 2014-03-13 International Business Machines Corporation Lateral bipolar transistor and cmos hybrid technology
US9041126B2 (en) * 2012-09-21 2015-05-26 Mie Fujitsu Semiconductor Limited Deeply depleted MOS transistors having a screening layer and methods thereof
US8907427B2 (en) * 2012-11-05 2014-12-09 Stmicroelectronics, Inc. Semiconductor device including low-K dielectric cap layer for gate electrodes and related methods
CN103811349A (zh) * 2012-11-06 2014-05-21 中国科学院微电子研究所 半导体结构及其制造方法
US9029208B2 (en) * 2012-11-30 2015-05-12 International Business Machines Corporation Semiconductor device with replacement metal gate and method for selective deposition of material for replacement metal gate
US9406517B2 (en) 2013-03-12 2016-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. SiGe surface passivation by germanium cap
KR102078187B1 (ko) 2013-05-31 2020-02-17 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9041109B2 (en) 2013-09-19 2015-05-26 International Business Machines Corporation Field effect transistor including a recessed and regrown channel
US9502408B2 (en) * 2013-11-14 2016-11-22 Globalfoundries Inc. FinFET device including fins having a smaller thickness in a channel region, and a method of manufacturing same
US9455346B2 (en) 2013-12-09 2016-09-27 Taiwan Semiconductor Manufacturing Co., Ltd. Channel strain inducing architecture and doping technique at replacement poly gate (RPG) stage
US9177791B2 (en) * 2013-12-13 2015-11-03 Intermolecular, Inc. Systems and methods for forming semiconductor devices
US9281196B2 (en) 2013-12-31 2016-03-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method to reduce etch variation using ion implantation
US9905648B2 (en) 2014-02-07 2018-02-27 Stmicroelectronics, Inc. Silicon on insulator device with partially recessed gate
US9418870B2 (en) * 2014-02-12 2016-08-16 International Business Machines Corporation Silicon germanium-on-insulator formation by thermal mixing
US9202812B2 (en) 2014-03-21 2015-12-01 International Business Machines Corporation Abrupt source/drain junction formation using a diffusion facilitation layer
US9640656B2 (en) * 2014-04-04 2017-05-02 Micron Technology, Inc. Transistors having strained channel under gate in a recess
US9935013B2 (en) 2014-04-09 2018-04-03 Taiwan Semiconductor Manufacturing Co., Ltd. Flexible device modulation by oxide isolation structure selective etching process
US9324831B2 (en) * 2014-08-18 2016-04-26 Globalfoundries Inc. Forming transistors without spacers and resulting devices
US9496379B2 (en) 2014-10-20 2016-11-15 International Business Machines Corporation Method and structure for III-V FinFET
US9299939B1 (en) 2014-12-09 2016-03-29 International Business Machines Corporation Formation of CMOS device using carbon nanotubes
US9431485B2 (en) 2014-12-23 2016-08-30 GlobalFoundries, Inc. Formation of finFET junction
US9972711B2 (en) 2015-06-03 2018-05-15 International Business Machines Corporation Reduced resistance short-channel InGaAs planar MOSFET
US10269968B2 (en) * 2015-06-03 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including fin structures and manufacturing method thereof
US9595595B2 (en) * 2015-06-25 2017-03-14 International Business Machines Corporation Method of forming field effect transistors (FETs) with abrupt junctions and integrated circuit chips with the FETs
US9564500B2 (en) 2015-06-30 2017-02-07 International Business Machines Corporation Fully-depleted SOI MOSFET with U-shaped channel
US9917195B2 (en) 2015-07-29 2018-03-13 International Business Machines Corporation High doped III-V source/drain junctions for field effect transistors
US9768254B2 (en) 2015-07-30 2017-09-19 International Business Machines Corporation Leakage-free implantation-free ETSOI transistors
US9793400B2 (en) * 2015-10-12 2017-10-17 International Business Machines Corporation Semiconductor device including dual-layer source/drain region
US10840381B2 (en) 2016-08-10 2020-11-17 International Business Machines Corporation Nanosheet and nanowire MOSFET with sharp source/drain junction
US10050119B2 (en) * 2016-09-02 2018-08-14 Globalfoundries Inc. Method for late differential SOI thinning for improved FDSOI performance and HCI optimization
US9929258B1 (en) * 2016-09-20 2018-03-27 International Business Machines Corporation Method of junction control for lateral bipolar junction transistor
US10326019B2 (en) * 2016-09-26 2019-06-18 International Business Machines Corporation Fully-depleted CMOS transistors with U-shaped channel
US20180233580A1 (en) * 2017-02-14 2018-08-16 Globalfoundries Inc. Semiconductor structure with gate height scaling
US10236346B1 (en) 2017-10-25 2019-03-19 International Business Machines Corporation Transistor having a high germanium percentage fin channel and a gradient source/drain junction doping profile
US11355621B2 (en) 2018-01-12 2022-06-07 Intel Corporation Non-planar semiconductor device including a replacement channel structure
US20190312109A1 (en) * 2018-04-05 2019-10-10 Globalfoundries Inc. Field-effect transistors with a composite channel
US11088262B2 (en) * 2018-09-28 2021-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Radical etching in gate formation
KR20210011748A (ko) 2019-07-23 2021-02-02 삼성전자주식회사 반도체 소자

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020037619A1 (en) * 2000-09-22 2002-03-28 Kohei Sugihara Semiconductor device and method of producing the same
US6509234B1 (en) * 2002-02-21 2003-01-21 Advanced Micro Devices, Inc. Method of fabricating an ultra-thin fully depleted SOI device with T-shaped gate
US20030168700A1 (en) * 2002-03-08 2003-09-11 Fujitsu Limited Semiconductor device and method for fabricating the same
CN100346456C (zh) * 2003-11-26 2007-10-31 国际商业机器公司 一种mosfet半导体及其制造方法
CN100452435C (zh) * 2005-09-29 2009-01-14 国际商业机器公司 平面超薄绝缘体上半导体沟道mosfet及其制造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6756637B2 (en) 2001-07-06 2004-06-29 International Business Machines Corporation Method of controlling floating body effects in an asymmetrical SOI device
US6677646B2 (en) 2002-04-05 2004-01-13 International Business Machines Corporation Method and structure of a disposable reversed spacer process for high performance recessed channel CMOS
US7034361B1 (en) 2003-09-03 2006-04-25 Advanced Micro Devices, Inc. Narrow body raised source/drain metal gate MOSFET
US6939751B2 (en) 2003-10-22 2005-09-06 International Business Machines Corporation Method and manufacture of thin silicon on insulator (SOI) with recessed channel
US7075150B2 (en) 2003-12-02 2006-07-11 International Business Machines Corporation Ultra-thin Si channel MOSFET using a self-aligned oxygen implant and damascene technique
US6974730B2 (en) 2003-12-17 2005-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating a recessed channel field effect transistor (FET) device
US7091069B2 (en) 2004-06-30 2006-08-15 International Business Machines Corporation Ultra thin body fully-depleted SOI MOSFETs
US7812397B2 (en) 2005-09-29 2010-10-12 International Business Machines Corporation Ultra thin channel (UTC) MOSFET structure formed on BOX regions having different depths and different thicknesses beneath the UTC and source/drain regions and method of manufacture thereof
US7772060B2 (en) 2006-06-21 2010-08-10 Texas Instruments Deutschland Gmbh Integrated SiGe NMOS and PMOS transistors
US7652332B2 (en) 2007-08-10 2010-01-26 International Business Machines Corporation Extremely-thin silicon-on-insulator transistor with raised source/drain
US7883944B2 (en) 2009-03-19 2011-02-08 International Business Machines Corporation Ultra-thin semiconductor on insulator metal gate complementary field effect transistor with metal gate and method of forming thereof
US8263468B2 (en) 2010-04-24 2012-09-11 International Busienss Machines Corporation Thin body semiconductor devices

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020037619A1 (en) * 2000-09-22 2002-03-28 Kohei Sugihara Semiconductor device and method of producing the same
US6509234B1 (en) * 2002-02-21 2003-01-21 Advanced Micro Devices, Inc. Method of fabricating an ultra-thin fully depleted SOI device with T-shaped gate
US20030168700A1 (en) * 2002-03-08 2003-09-11 Fujitsu Limited Semiconductor device and method for fabricating the same
CN100346456C (zh) * 2003-11-26 2007-10-31 国际商业机器公司 一种mosfet半导体及其制造方法
CN100452435C (zh) * 2005-09-29 2009-01-14 国际商业机器公司 平面超薄绝缘体上半导体沟道mosfet及其制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107112354A (zh) * 2014-11-25 2017-08-29 阿托梅拉公司 包括超晶格和替换金属栅极结构的半导体装置和相关方法

Also Published As

Publication number Publication date
US20140042542A1 (en) 2014-02-13
US20120261754A1 (en) 2012-10-18
GB2503378B (en) 2015-03-25
US9041108B2 (en) 2015-05-26
GB201316653D0 (en) 2013-11-06
US8691650B2 (en) 2014-04-08
US20140042543A1 (en) 2014-02-13
DE112012001158T5 (de) 2013-12-19
US8629502B2 (en) 2014-01-14
US20140042521A1 (en) 2014-02-13
US9059005B2 (en) 2015-06-16
WO2012141825A1 (en) 2012-10-18
GB2503378A (en) 2013-12-25
US9053946B2 (en) 2015-06-09
US20120326232A1 (en) 2012-12-27
DE112012001158B4 (de) 2023-04-06
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