TWI224397B - Semiconductor device and manufacturing method of semiconductor device - Google Patents
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Description
1224397 玖、發明說明: 效果電晶體(其具有閘極絕緣膜) 特別為適於電晶體進一步細微化 法。 【發明所屬之技術領域】 本發明係關於具有電場 之半導體及其製造方法, 的半導體裝置及其製造方 【先前技術】
,用以儲積具有閘極絕緣膜之電場效果電晶體的半導體構 造且使配置有上述電晶體的各區域呈電性分離(元件分離) 之構造中,有如特開平9_181166號報所記載者。該公報中 ,揭不了為了取代選擇性氧化而以在基板上形成溝槽且在 該溝槽内填入氧化物來進行元件分離的構造。 第一專利文獻 特開平9-1 8 11 66號公報 做為元件分離構造,隨著元件的細微化,利用填入溝槽 内之絕緣物的構造已經成為主流。至於形成溝槽的方法及
其工序在實施上之順序會依所需形成之元件種類等而有種 種不同的情況。 在上述半導體I置中,其先於基板上形成閘極絕緣膜等 後,再藉由貫通閘極絕緣膜以在基板上形成應為元件分離 區域時,由於輕易地形成可避免電場集中於閘極絕緣膜端 部的構造等,工序能夠簡化;在此,可利用例如RlE(KMtive ion etching)法之類的異向性蝕刻處理來形成溝槽。 RIE法中,在所形成之溝槽的侧壁上,一般會產生不需要 的產物(副產物)。在此,在製造用以儲積具有閘極電源膜 87992 1224397 之%場效果電晶體的半導體裝置的過程中,以設置用以去 除上述產物之後置處理為佳。然而,在此情況中,由於所 形成之溝槽的側壁上包含閘極絕緣膜的側面等,因此必須 考量到如何避免對閘極絕緣膜造成不良影響:在相同作用 下,當閘極絕緣膜面積愈小(即,元件愈細微化),對閘極絕 緣膜之影響會相對愈大。 本發明係以上述内容為考量,目的在於在包含電場效果 電晶體(其具有閘極絕緣膜)的半導體裝置及其製造方法中 ,提供電晶體進一步細微化的半導體裝置及其製造方法。 【發明内容】 為了解決上述課題,本發明之一態樣之半導體裝置具有 複數個元件區域、及使上述元件區域呈電性分離之sti (shallow trench isolati〇n)所形成之元件分離區域,其特徵在 於上述元件區域分別具有:通道區域;源極暨滿汲極區域 ,其在水平方向上夾置上述通道區域般地形成;閘極絕緣 膜’其係形成於上述通道區域±,且其在與上述源極暨汲 極區域夾置上述通道區域的方向約呈垂直的水平方向上, 由上述通迢區域相對面之反面上由元件分離側形成之鳥嘴 的角度在1度以下;及閘極電極層,其係形成於上述閘極絕 緣膜上。 此外,本發明之另一態樣之半導體裝置具有複數個元件 區域、及使上述元件區域呈電性分離之STI所形成之元件分 離區域,其特徵在於上述元件區域分別具有:通道區域; 源極暨滿及極區域,其在水平方向上夾置上述通道區域; 87992 1224397 閘極纟巴緣膜,其具有側面,且該側面係與上述通道區域之 上述元件分離區域側之側面連續般地形成於上述通道區域 上,及閘極電極層,其具有側面,且該側面係與上述閘極 矣巴緣膜之上述元件分離區域側之側面連續般地形成於上述 閘極絕緣膜上。 此外,本發明之一態樣之半導體裝置之製造方法的特徵 為包含:在基板上形成絕緣膜之工序;在上述閘極絕緣膜 上之形成閘極電極層工序;構造上貫通上述閘極電極層及 上述閘極絕緣膜且凹入上述基板之溝槽的形成工序;及直 接接觸於上述溝槽内之上述閘極電極層側面及上述溝槽内 之上述基板側面般地將絕緣膜填入上述溝槽内之工序。 【實施方式】 本發明之一態樣之半導體裝置中,其閘極絕緣膜中,做 為其閘極電極層側且形成於元件分離區域側上之鳥嘴的角 度為極小的1度以下。為此,鳥嘴之深度也非常地淺,進一 步形成形狀(厚度)統一的閘極絕緣膜:因此,即使閘極絕緣 膜之面積小,惟仍可保持其統—性,可進—步達成電晶體 的細微化。 貝轭悲樣上,上述閘極電極層係處在電性浮游狀態:亦 j將閘極、、、巴緣獏做為隨道絕緣膜,產生非揮發的記憶狀 Ί ,也可做為上述元件來應用。 /曰匕夕\’實鹤樣上,上述問極電極層為多結晶石夕膜。多 夕膜在藉由氧化而置人閘極絕緣膜側時,t導致閘極 絕緣膜形成鳥嘴。太益> ,、、 ^月之上述態樣在上述情況中,也可 87992 丄224397 抑制鳥嘴的大小。 ^卜’實«樣上’上述閘極絕緣膜在與上述源極暨沒 枉區域夾置上述通道區域之上述方向相垂直之上述水平方 向上的長度為200 nm以下。本發明之上述態樣也適用於上 述小型的閘極絕緣膜。 此外貝^恶樣上,相較於由與上述源極暨汲極區域夾 置上述通1£區域之上述方向約莫垂直之上述水平方向上所 見之上述閘極絕緣膜長度,上述閘極絕緣膜在由上述鳥嘴 的上述元件分離區域量起的深度在比例上為1〇%以下。本 兔明之上述隸可使鳥嘴的形成深度如上述般地小。 _此外’本發明之另-態樣之半導體裝置中,基板側面之 元件分離區域用之溝槽的側壁、閘極絕緣膜之元件分離區 域側之側面、及閘極電極層之元件分離區域側之側面間構 成連續面;亦即’由於構成了上述之連續面,目此可簡化 :成溝槽後的處理。藉此上述簡&,可進一步使閘極絕緣 膜保持在,@形狀(厚度),因此即使閘極絕緣膜面積小也 可保持該統-性。藉此,可實現更進一步的電晶體細微化。 此另-態樣方面’同樣地在實施態樣上,無論在上述問 極電極層為電性浮游狀態的情況、上述問極電極層為多結 晶矽膜之情況、或上述閘極絕緣膜在與上述源極暨汲極區 域夾置上述通道區域之上述方向呈約莫垂直之水平方向上 之長度在200 nm以下的情況,均為適用。 此外,本發明之一態樣的半導體裝置之裝置方法,其係 形成在構造上貫通閘極電極層及閘極絕緣膜且凹入上述基 87992 1224397 板之溝槽’並將絕緣膜填人輯槽㈣使其與溝槽内之間 極電極層側面及溝槽内之基板側面直接接觸:料,由二 絕緣膜填入該溝槽内而使其與溝槽 、 ϋ j炫兒極層側面及 溝匕内之基板側面直接接觸’因此可簡化形成料後的户 理。藉由此-簡化,可進-步使閘極絕緣膜保持統一的: 狀(厚度)’因此即使閘極絕緣膜面積小也可保持节統[生 藉此,可實現更進一步的電晶體細微化。 實施態樣上’在述閘極絕緣膜上形成閘極電極層之上述 工序中,乃形成多結晶矽層做為上述閘極電極層。此外, 實施態樣上’構造上貫通上述閘極電極層及上述閘極絕緣 膜且凹入上述基板之溝槽的形成工序中,係約略平行地形 成複數條上述溝槽’且上述平行溝槽中相鄰溝槽的内側尺 寸為200 nm以下;即,用以製造半導體裝置之上述實施方 式者。 貝 有鑑於上述内容’接下來以非揮發性半導體記憶裝置為 例,-面參照圖式來-面說明本發明之實施方式。圖i為模 式性地顯示有本發明之一實施方式之非揮發性半導體記憶 裝置之構造的平面圖。如該圖所示,該非揮發性半導體記 fe: 1置中,做為記憶7〇件之晶格(為浮游閘極電極之電 晶體)呈陣列狀排列。 亦即,元件區域101以及使上述元件區域1〇1相分離之元 件分離區域102間交互以條狀配置,i條元件區域1〇1在圖中 的左右方向上具有複數個晶格;元件區域1 〇 1的延伸方向與 垂直方向上’也有用以在控制電極間連接之閘極連接線ι〇3 87992 -10- 王條狀排列。 4閘極連接線103與元件區域101間的各交點上,埋設有浮 、、A 1極包極(未圖不),位於浮游閘極電極在下方之基板區域 :‘、、、,路閘極連接線1 03之間與元件區域1 〇 1之交點位置分 為原極或;及極的區域(以下稱為”源極/汲極區域”)。 乂 ’利用圖2至圖8來說明上述非揮發性半導體記憶裝 置之製、工序。圖2至圖8中,模式性剖面地顯示有本發明 t一實施方式之非揮發性半導體記憶裝置之製造工序的流 圖圖2至圖8各圖之⑷所示的為相當於内之剖 面所示的為相當於圖i内之『以剖面。^至圖8卜 相同相當部位係以相同的元件符號來標示。 。T先’實施能夠得到圖2所示狀態之工序。亦即,在& C的乳氣(02)環境巾,對半導體基板(以下有時會簡稱為 基板”)1進行加熱,在基板】上形成例如i〇nm的第一間㈤ 緣^2。接下來,在第一閘極絕緣膜2上,利用減壓Cv叫 來豐層出例如60 n_多結⑭膜3(成為浮游間極電極戈 -部份);接著利用減壓CVD法’在多結晶矽膜3上疊Η 例如_細之氮化石夕膜4後,在石夕氮化削上疊層出例如曰⑸ ㈣矽虱化膜5。接著’在矽氧化膜5上形成光阻。,並利 用光敍刻技術將該光阻15加工成㈣方向條紋圖案(圖小 接下來’實施可得到圖3所示狀態之工序。亦即,以加工 故為光罩,以㈣法對㈣化膜5切氮化:4 i ’將基板1暴露在〇2電漿,以去除光阻丨5 後’以加工完成之梦氧化膜5做為光罩,利用咖法對多結 87992 -II - !224397 曰曰矽膜3進行加工,並隨後以同一個光罩,利用RIE法對第 一閑極絕緣膜2及半導體基板丨進行加工。藉此,在半導體 基板1上形成矽溝槽(圖3)·該溝槽將做為藉由STI的元件分 離用溝槽。此外,隔著第一閘極絕緣膜2而與多結晶矽^相 對之基板1區域係做為通路之區域。 以矽氧化膜5做為光罩,利用RIE法所得到之上述溝槽中 ,在其壁面及底面會產生產物(副產物),因此以例如以氟酸 做為藥液之80t的VPC(vapor phase cleaning)處理來加以去 除。為了去除該副產物,雖可進一步將基板丨逐一在1〇〇〇它 的環境下進行加熱,在溝槽側壁及底面形成極薄(數111^厚 )的矽氧化膜,然而在此實施方式中,並未實施利用上述加 熱來形成碎氧化膜之處理;其理由會於後述。基於未形成 矽氧化膜,也可藉由降低VPC的實施溫度(例如6(rc )等來儘 可能使氟酸處在液體狀態,以提高蝕刻效果。 此外,為了去除上述副產物,也可實施低濃度(dilut勾氟 酸處理後,進一步實施酸處理,使得溝槽的側壁及底面上 形成厚度位數(例如〇·數nm厚)比高溫氧化時為小的氧化膜 ;僅實施低濃度氟酸處理會產生不需要的水玻璃,可藉,由 酸處理來加以去除。 接下來,實施可得到圖4狀態的工序。亦即’藉由HDp(high density Plasma)法,在整個面上疊層出例如6〇〇1^的矽氧化 膜6(絕緣膜)。此時,矽氧化膜6會疊層成直接接觸於多結晶 矽膜3之側面及基板丨之側面,而其原因在於:如上所述, 溝槽側壁及底面上並未事先以熱處理形成矽氧化膜,換言 87992 -12· 1224397 之,多結晶矽膜3、第一閘極絕緣膜2、及基板丨之各溝槽内 側面具有連續性的側面形狀。 接下來’貫施可得到圖5所示狀態的工序。亦即,藉由cMp (chemical mechanical polishing)法對矽氧化膜6施以削平直 至矽氮化膜4露出為止後,在9〇(rc的氮氣環境内加熱。再 且,貫施緩衝(buffered)氟酸處理例如丨〇秒鐘,以對矽氧化 膜6上面施以些許的蝕刻,且藉由例如15〇t之磷酸處理來 去除矽氮化膜4。更進一步地,以低濃度氟酸處理來對矽氧 化膜6施以例如20 nm的蝕刻。經由至此的工序,可構成具 有矽氧化膜6之STI構造(圖5)做為元件分離區域。 接下來,實施可得到圖6所示狀態之工序。亦即,以減壓 CVD法在整面疊層出添加有磷的例如i〇〇 nm之多結晶矽膜 7(將成為浮游閘極電極之其他另一部份)。接著,利用光蝕 刻技術來對多結晶矽膜7上形成之光阻(未圖示)進行加工, 形成所需之條紋圖案(B-Ba方向);接著,以此做為光罩, 利用RIE法來對該結晶石夕膜7進行加工,使得石夕氧化膜6暴露 、。亥加工溝槽。藉此’為浮游閘極電極之一部份的多結晶 矽膜7會對應於各M0S電晶體而在A_Aa方向上分離。曰曰 接下來,去除了上述総後,藉由減紅VD法在多結晶 夕膜7上^層出例如總厚度15 nn^〇N〇(〇xHe:5 nm ;
Oxide·5 nm)構造之第二閘極絕緣膜8。接著,在其 上利用減壓CVD法疊層出添加有碟之例如⑽謂的多結晶 矽卿故為控制閘極電極之一部份),再在其上以PVD法: 層出例如⑽疆之鎢石夕(WSimi〇(將成為控制閘極之另2 87992 < 13 - 1224397 部。)後’以減壓CVD法疊層出將做為閑極電極(包含控制閑 極電極)加工用光罩之矽氧化例如23〇nm。 接下來,在矽氧化膜n上形成光阻(未圖示),以—般常用 之光蝕刻技術將該光阻加工成所需之條紋圖案(A_Aa方向) 。亚且,以加工後之光阻做為光罩,利用RIE法對矽氧化膜 U進行加工。隨後,藉由Ο,電滎處理以及硫酸、過氧化氫 水之混合液處理來去除光阻。 接下來,以如上述般加工後之矽氧化膜"做為光罩,利 用RIE法對鎢矽膜10、多結晶矽膜9、第二閘極絕緣膜8、多 結晶矽膜7、及多結晶矽膜3進行加工,分離形成出間極構 造。在此狀態、中,形成於第一閘極絕緣膜2上之各間極構造 係對應於各MOS電晶體而在B_Ba方向上(藉由A_Aa力向上 的溝槽而)分離。 接下來,先例如以80(TC120秒的條件在氮氣環境中進行 加熱,再在1 0001的氧化性環境中進行加熱後,在上述閘 極構造之側面上形成例如10nm的矽氧化膜12。接著,以離 子植入法,由上述加工形成之A-Aa方向上的溝槽,將雜質 植入基板1,形成源極/汲極區域29。藉由上述處理,可得 到圖6所示之狀態。 序。亦即,藉由減 nm之矽氮化膜13 接下來,實施可得到圖7所示狀態的工 麼CVD法在露出面上反覆疊層出例如4〇 。亚且,藉由常壓CVD法在整個面上疊層出例如4〇〇 ^^仍的 第一絕緣膜(BPSG 膜·· boro_phosph〇 silicate g〗ass 膜)…, 隨後例如以85〇°C 30分鐘的條件在氮氣性環境令加熱來使 «7992 -14- 1224397 其軟熔。接下來,疊層出例如300 nm的第二絕緣膜(bpsg 膜)1仆,隨後例如以85〇t 3〇分鐘的條件在氮氣性環境中加 熱來使其軟熔。在上述熱處理中’植入基板丨之雜質會同時 擴散而在多結晶矽膜3下方形成疊層(圖7)。(以下内容中, 第、纟e緣膜14a及第二絕緣膜14b統稱為絕緣膜1 4)。 接下來’實施可得到圖8所示狀態之工序。亦即,藉由C M p 法,對絕緣膜14施以平坦化處理直至閘極構造上之矽氮化 膜13露出為止。接著,對其上藉由電漿⑽法來全面疊層 出例如300 nm的矽氧化膜18(圖8)。在此省略隨後工序的圖 式,惟接下來會藉由對絕緣膜14及矽氧化膜18的加工,形 成源極/汲極區域及控制閘極電極中之必要部份,及形成用 以連接上述接點連接的配線圖案等。藉此,可得到本實施 方式之非揮發性半導體記憶裝置。 圖9為上述說明之圖3所示狀態(形成STi溝槽之狀態)中應 考慮事項之說明用剖面圖。圖9中,對於已說明之部位中相 同的部位係標示相同的符號;圖9(a)及(b)的意義也與圖2至 圖8相同。 在實施用以形成STI溝槽之RIE法時,溝槽内之側壁及底 面上會產生副產物。為了去除副產物,假設如周知般地例 如使每片基板在1000。(:的Ο:環境中加熱時,如圖9所示,溝 槽側J及底面上會形成極薄(數11111厚)的矽氧化膜5丨及W。 矽氧化膜5 1形成於基板丨之露出面,矽氧化膜53形成於多結 晶矽膜3之側面;兩者原本均由矽(基板丨及多結晶矽膜” 的成份變化所形成。 87992 15 1224397 隨著上述般之矽的成份變化,藉由使基板〗暴露於高溫, 在基板1上之表面形狀會發生變化的部位Ia及部位沁上,會 發生應力集中的情況。如此一來,由該部份向基板1内部; 發生結晶變形;結晶變形情況過度時,後段工序中植入: 雜質會在結晶變形部位造成偏析,_漏通路(Ieakpa㈨ 的發生。 圖10所示的為上述結晶缺陷擴大情形的平面圖H 由元件區域⑻之元件分離區域102側擴大的結晶缺陷Μ 能會通過閘極連線1G3下(即通道區域或其下方),而使源極/ 汲極區域短路。上述般的短路會妨礙到做為記憶元件的基 本動作及功能’致使產能下降。特別在於當做為記憶元件 的大小愈細微化,可能發生問題的距離愈小,因此易於因 為應力集中而發生短路狀態。在上述說明的實施方式中, 避免了在STI溝槽形成後以高溫進行加熱,以降低上述般之 結晶缺陷發生。 此外,在STI的溝槽形成後施以高溫處理時,可能在上述 叙由基板1側產生應力的同時,也可能會導致第—閘極絕緣 膜2之劣化。第-問極絕緣膜2係利用隨道效應使電荷集中 於指定位置的絕緣膜,如因膜質劣化致使電子及電洞的捕 捉特性發生變化,會因為易於發生電流洩漏等而使特性惡 化。基於上述之現象,更應避免實施上述之高溫處理。 上途貫施方式中,由於抑制了上述導致產能惡化的因素 第一閘極、纟巴緣膜2之寬度係以例如2〇〇 nm、16〇 、或以 更窄的寬度為特佳。 87992 -16 - 1224397 圖11為圖9⑷所示狀態中之—部份加以放大的剖面圖。圖 11中,與圖9(a)相同之部位標示有相同的元件符號。依圖" 。兄明之事項係關於形成於第一閘極絕緣2上之鳥嘴。。鳥嘴 2以糸指在第一閘極絕緣膜2側面(及STI之溝槽側)附近形 之該膜厚增大之部份。即,圖u方面,如上述圖9之情、^一 般,所示的為在STI之溝槽形成後,假設叫環境施:高溫 …处里而形成矽氧化膜5 1及53的狀態,特用以說明鳥嘴2a 之圖。 在實施可形切氧_51及53的減科,在第—問極 絕緣膜2上會形成細微的上述鳥嘴2a,其原因在於:為了氧 化多結晶石夕膜3而供應至多結晶賴3的側面(及STI溝样^ 上的氧原子在面對第—閘極絕緣膜2附近,也會獲得來自第 一問極絕緣膜2之供應:第-間極絕緣膜2由於為例如氧化 石夕,在成份上具有氧原子,因此該氧原子會向多給晶石夕膜3 移動。如此形成之多結晶石夕膜3的氧化部份會具有如同第一 閘極絕緣膜2的成份而做為該烏嘴2a而成為其一部份。 此久’依同樣之態樣,基板1側之氧化部份也可能形成第 一間極氧化膜2的鳥嘴,然而基板1為單晶,比多結晶難加 以氧化,因此鳥嘴23主要形成在多結晶石夕3側。 圖12為多結晶石夕膜3之第一間極絕緣膜2側上之氧化部份 生長方式的放大模式圖。如圖12所示,形成鳥嘴之氧化部 =著氧化程度的進展’生長時之鳥嘴角度Θ會愈大,且 自STI溝槽起算的深度也會隨之加深。 STI溝槽形成後以〇2環境施以高溫熱處理而形成數⑽ 87992 -17- 1224397 厚之矽氧化膜5 1及53時,在此狀態下的鳥嘴角度0依實驗 結果為約4度。此角度在第一閘極絕緣膜2之面積愈大時(即 做為元件的疊層度愈低),愈不成問題,其原因在於:STI 溝槽起算之深度不致太大,相對地第一閘極絕緣膜2之厚度 能夠保持均勻性。(此外,在此對鳥嘴角度β,可利用teM( 穿透型電子顯微鏡)來進行觀察) 然而’個別元件愈細微化’即使為4度左右的鳥嘴角度, 相對地會使第一閘極絕緣膜2之厚度的均勻性惡化,而其原 因在於·相對於第一閘極絕緣膜2之尺寸,STI溝槽算起之 鳥嘴2a的深度會變得無法忽略;尚且,當無法忽略之鳥嘴 2a的形成大小不一時,將使做為非揮發性半導體記憶裝置 之各電a曰體的耦合比產生差異。耦合比係指當〇N〇構造之 第二閘極絕緣膜8之靜電容量為C〇N〇,第一閘極絕緣膜2之 靜電容量為C〇x時,C0N0/(C0N0+C0X)所得之量。 依上述定義可知,耦合比為用以決定寫入時施加於第一 閘極絕緣膜2上之電壓的指標;當耦合比產 里時, 特性也會產生差異,即,最終導致產㈣化。=實^ 式中,由於在STI溝槽形成後,避免以高溫進行加熱處理, 根本不會形成鳥嘴2a,因此耦合比的差異也非常小。藉此 ,上述實施方式特別適用於形成細微元件的情況,例如第 :閘極絕緣膜2的寬度為200 nm、16〇nm、或更窄。依實驗 結果’即使在上述情況中’鳥嘴2娜成之深度最多為第一 閘極絕緣膜2寬度之1〇%。 圖13為藉由對STI溝槽形成後以高溫形成石夕氧化膜⑽ 87992 -18- 1224397 53之工序條件(溫度及時間)施以變化而使所形成之鳥嘴“ 的角度0產生變化時所得到的綜合不良率資料。綜合不良 率係包含上述說明之基板1上產生之結晶缺陷、第一閘極絕 緣膜2之膜質惡化、耦合比差異變大等原因所造成不良率。 如圖13所示’鳥嘴角度θ愈小(即,熱處理愈少)不良率會愈 低。 上述實施方式中,STI溝槽形成後,由於不以高溫實施用 以形成矽氧化膜5 1及53之熱處理,因此大致能夠實現鳥嘴 角度0 = 0時之不良率;在此r大致」之意在於:雖然未以 问溫來貫施用以形成矽氧化膜5丨及5 3之熱處理,然而在形 成溝槽之後仍為貫施之各種工序(如上所述)中,例如氧原子 可能介以矽氧化膜6而供應至多結晶矽膜3,導致有極微小 的鳥嘴2a形成。即使如此,由於可如圖13所示一般地對熱 處理程度施以控制,使得鳥嘴角度0大約在丨度左右,因此 在不實施用以形成矽氧化膜5丨及53之熱處理的情況下,鳥 嘴角度0最大也會在1度以下。 此外,雖然在上述實施方式的說明(圖丨至圖8)中未加以提 及,在如圖4所示一般地以HDP法來疊層出矽氧化膜6時, 對形成條件係施以經時變化為更佳,所其原因在於:例如 最初先以較小的電漿密度在STI溝槽内疊層出矽氧化膜6 時,基板1側上的形狀變化速度會較小,而發生的應力也會 較小之故。應力變小的效果係如前面所述。 以上内容中,雖以非揮發性半導體記憶裝置為例來說明 實施方式’然而本發明並不揭限於第一問極絕緣膜上形成 87992 -19- 1224397 立閘極電極層為浮游閘極的情況,可適用於其他情況(即, =為-般的電場效果電晶體之情況);此外,也適用於與 第問極、'巴緣膜相連接之問極電極層係採第一閑極絕緣膜 的材質而非多結晶矽膜的情況。 、 如上砰述内容,依本發明’在閘極絕緣膜中,該閘極電 極層側上形成於元件分離區域側之鳥嘴的角度在1度以下 ’非常地小。目&,鳥嘴深度也非常地淺,形成了形狀(厚 度)更相同的閘極絕緣膜。如此一來,即使閘極絕緣膜的面 積變小Μ乃可保持其相同性,進而達成更進一步的電晶體 細微化。 【圖式簡單說明】 圖1為本發明之—實施方式之非揮發性半導體記憶裝置 之構造以模式方式表現之平面圖。 圖2⑷及⑻為本發明之一實施方式之非揮發性半導體記 憶裝置之製造工序以模式性爿s來表現之流程圖。 圖3(a)及(b)為接續圖2内容且將本發明之一實施方式之 非揮發性半導體記憶裝置之製造卫序以模式性剖面來表現 之流程圖。 圖4(a)及(b)為接續圖3内容且將本發明之一實施方式之 非揮發性半導體記憶裝置之製造卫序以模式性剖面來表現 之流程圖。 圖5(a)及(b)為接續圖4内容且將本發明之一實施方式之 非揮發性半導體記憶裝置之製造工序以模式性剖面來表現 之流程圖。 87992 -20- 1224397 圖6(a)及(b)為接續圖5内容且將本發明之一實施方式之 非揮發性半導體記憶裝置之製造工序以模式性剖面來表現 之流程圖。 圖7(a)及(b)為接續圖6内容且將本發明之一實施方式之 非揮發性半導體記憶裝置之製造工序以模式性剖面來表現 之流程圖。 圖8(a)及(b)為接續圖7内容且將本發明之一實施方式之
非揮發性半導體記憶裝置之製造卫序以模式性剖面來表現 之流程圖。 圖9(a)及(b)為圖3所示狀態(形成有STI溝槽的狀態)下應 考量事項之說明用之剖面圖。 圖10為顯示結晶缺陷擴大情形之平面圖。 圖11為進一步放大圖9⑷所示狀態之一部份之剖面圖。 ”圖12為對圖U中多結晶矽膜3之第一閘極絕緣膜2側上之 氧化部份生長的情形加以放大並以模式方式顯示之圖。
圖13為藉由對STI溝槽形成後以高溫形成石夕氧化膜μ及 序條件(度及時間)施以變化而使所形成之鳥嘴h 的角度Θ產生變化時所得到的綜合不良率資料之圖。 【圖式代表符號說明】 丨..基板(包含通道區域)la及lb.·應力集中部位ic 結晶缺陷 2 定_ 1 一 ··弟一閘極絕緣膜 2a…鳥嘴 3··多結晶j 膜 4··石夕f 4卜趨; . M 5··矽氧化膜 6矽氧化膜 7··多結e 石夕膜 8..篦-胡k 一]極、、、巴緣膜 9··多結晶矽膜 10··鎢矽! Π ·.石夕氧化膜 1 9 μ & 、 ’ ·夕氣化膜 1 3 .·石夕氮化膜 1 4..絕緣# 87992 -21 - 1224397 14a..第一絕緣膜 14b..第二絕緣膜 15.·光罩 18·.矽氧 化膜 29..源極/汲極區域 51及53..矽氧化膜 101..元件 區域 102..元件分離區域 103..閘極連接線 87992 22-
Claims (1)
- 拾、申請專利範圍: :半V體裝置’其包含複數個元件區域及使上述元件 ”域間電氣分離之STI元件分㈣域,其特徵在於·· 上述元件區域分別具有: 通道區域; 源極、汲極區域, 所形成; 其係在水平方向隔著上述通道區域 、間極絕緣膜’其_成於上述通道區域上,且在與上 逑源極、沒極區域隔著上述通道區域的上述方向大致垂 直的水平方向’由上述元件分離區域側形成於與和上述 通道區域相對之面相反側之面之鳥嘴為角心度以下;及 閘極層,其係形成於上述閘極絕緣膜上。 如申請專利範圍第1項之半導體裝置,其中上述閘極層在 笔氣上為浮動狀態。 =請專利範圍第!項之半導體裝置,其中上述間極層為 夕晶碎膜。 如申請專利範圍第㈣之半導體裝置,其中上述閉極絕緣 膜係和上述源極、汲極區域隔著上述通道區域之上述水 平方向大致垂直之上述水平方向之長度為200 nm以下。 ^申請專利範圍第1項之半導體裝置,其中上述閉極絕緣 膜之上述烏嘴離上述元件分離區域側之深度,對於在與 上述源極、汲極區域隔著上述通道區域之上述水平方向 大致垂直之上述水平方向看的上述閘極絕緣膜長度^ 10%以下。 Μ 1224397 6. 一種半導體裝置,其包含複數個元件區域及使上述元件 區域間電氣分離之STI元件分離區域,其特徵在於: 上述元件區域分別具有: 通道區域; 源極、,及極區域,其係在水平方向隔著上述通道區域 所形成; 閘極絕緣膜,其具有側面,且該側面係與上述通道區 域之上述元件分離區域側之側面連續般地形成於上述通 道區域上;及 閘極層,其具有側面,且該側面係與上述閉極絕緣膜 之上述元件分離區域側之上述側面連續般地形成於上述 閘極絕緣膜上。 7. 如申請專利範圍第6項之半導體裝置,其中上述閘極層在 電氣上為浮動狀態。 8·如申請專利範圍第6項之半導體裝置,其中上述閘極層為 多晶石夕膜。 9·如申請專利範圍第6項之半導體裝置,其中上述問極絕緣 膜之與上述源極、汲極區域隔著上述通道區域之上述方 向大致垂直之上述水平方向之長度為2〇〇 nm以下。 10. —種半導體裝置之製造方法,其特徵為具備: 在基板上形成閘極絕緣膜之工序; 在上述閘極絕緣膜上之形成閘極層之工序; 形成貫通上述閘極層及上述閘極絕緣膜且深挖上述基 板之構造之溝槽之工序;及 87992 1224397 11 直接接觸上述溝槽内之上述閘極層側面及上述溝槽内 之上述基板側面般地將絕緣膜埋入上述溝槽内之工序。 如申請專利範圍第10項之半導體裝置之製造方法,其中 在上述閘極絕緣膜上形成閘極層之上述工序,係形成多 晶石夕層做為上述閘極層。 12. 如申請專利範圍第1 0項之半導體裝置之製造方法,其中 形成貫通上述閘極層及上述閘極絕緣膜幻罙挖上述基板 之構造之溝槽之上述工序,係形成複數大致平行之溝槽 ,並立上述大致平行之溝槽又相鄰者之内側尺寸為· nm以下般地形成上述溝槽。 一 87992
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