JP2012212736A - 半導体装置及び半導体装置の製造方法 - Google Patents

Abstract

【課題】歩留まりに優れた半導体装置を提供する。
【解決手段】ゲート電極１４０は素子形成領域１０４に形成されている。サイドウォール層１６０は、ゲート電極１４０の側壁を覆っている。拡散領域１７０は素子形成領域１０４に位置する基板１００に形成され、トランジスタ１１０のソース及びドレインとなる。絶縁層２００は、素子形成領域１０４上、及びゲート電極１４０上に形成されている。コンタクト２１０は絶縁層２００に形成され、拡散領域１７０に接続している。ゲート電極１４０のうちコンタクト２１０と隣に位置する部分は、サイドウォール層１６０より低く形成されている。絶縁層２００は、ゲート電極１４０のうちコンタクト２１０と隣に位置する部分上かつ、サイドウォール層１６０同士の間に形成されている間隙に埋設される。
【選択図】図２

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。

近年、半導体装置の微細化が進んでいる。これに伴い、電界効果型のトランジスタの微細化も進んでいる。
特許文献１には、半導体装置の基本的な構造が記載されている。同文献に記載の半導体装置は、ゲート電極と、当該ゲート電極の側壁上に形成されたサイドウォールと、を有する。また、半導体装置において、ゲート電極とサイドウォールとの高さが同じである領域に隣接して、コンタクトが形成されている（特許文献１の図１）。

特開２００９−１５８５６２号公報

トランジスタの微細化が進むと、ソース及びドレインとなる拡散層領域に接続するコンタクトと、ゲート電極の間隔が狭くなる。このため、マスクずれ、コンタクト寸法の太り、ゲート寸法の太り、コンタクト形状の歪み等が発生した場合、コンタクトとゲート電極の間で短絡が生じることがあり得る。

本発明によれば、
基板と、
前記基板に形成され、素子形成領域を他の領域から分離している素子分離領域と、
前記素子形成領域に形成されたゲート電極と、
前記ゲート電極の両側壁を覆うサイドウォールと、
前記素子形成領域に位置する前記基板に形成され、ソース及びドレインとなる拡散領域と、
前記素子形成領域上、及び前記ゲート電極上に形成された絶縁層と、
前記絶縁層に形成されていて、前記拡散領域に接続するコンタクトと、
を備え、
前記ゲート電極のうち前記コンタクトと隣に位置する部分は、前記サイドウォールより低く形成されており、
前記絶縁層は、前記ゲート電極の前記部分上かつ、前記サイドウォールの間に形成された間隙に埋設されている、半導体装置が提供される。

また、本発明によれば、
基板上に素子分離領域を形成し、トランジスタが形成される素子形成領域を他の領域から分離する工程と、
前記素子形成領域に前記トランジスタのゲート電極を形成する工程と、
前記基板上、前記素子分離領域上、及び前記ゲート電極上に絶縁膜を形成し、この絶縁膜をエッチバックすることによりサイドウォールを形成する工程と、
前記素子分離領域に位置する前記基板に不純物を導入して、前記トランジスタのソース及びドレインとなる拡散領域を形成する工程と、
前記ゲート電極の一部を選択的に低くする工程と、
前記トランジスタ上に絶縁層を形成する工程と、
前記絶縁層中に、前記拡散領域に接続していて、前記ゲート電極のうち低く形成された部分の隣にコンタクトを形成する工程と、
を備える、半導体装置の製造方法が提供される。

本発明によれば、ゲート電極の高さがサイドウォールよりも低く形成される。コンタクトは、ゲート電極のうち低く形成された部分の隣に形成される。このため、ゲート電極とコンタクトとの距離が、ゲート電極とサイドウォールとが同じ高さの場合と比較して広く確保される。このため、コンタクトとゲート電極の間で短絡が生じることが抑制される。

本発明によれば、歩留まりに優れた半導体装置が提供される。

第１の実施形態に係る半導体装置の構成を示す平面図である。 （ａ）は図１のＡ−Ａ´断面図であり、（ｂ）は図１のＢ−Ｂ´断面図である。 図１及び図２に示した半導体装置の製造方法を示す平面図である。 図１及び図２に示した半導体装置の製造方法を示す断面図である。 図１及び図２に示した半導体装置の製造方法を示す平面図である。 図１及び図２に示した半導体装置の製造方法を示す断面図である。 図１及び図２に示した半導体装置の製造方法を示す平面図である。 図１及び図２に示した半導体装置の製造方法を示す断面図である。 本発明の効果を示すための断面図である。

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

図１は、第１の実施の形態に係る半導体装置の構成を示す平面図である。図２は、図１に示す半導体装置の断面図である。図２（ａ）は、図１のＡ−Ａ´断面図であり、図２（ｂ）は図１のＢ−Ｂ´断面図である。

本実施の形態の半導体装置は、基板１００、素子分離領域１０２、ゲート電極１４０、サイドウォール層１６０、拡散領域１７０、絶縁層２００、及びコンタクト２１０を備えている。基板１００は、例えばシリコン基板であるが、ガラス基板又はＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板であってもよい。素子分離領域１０２は、トランジスタ１１０が形成される素子形成領域１０４を他の領域から分離している。ゲート電極１４０は素子形成領域１０４に形成されている。サイドウォール層１６０は、ゲート電極１４０の側壁を覆っている。拡散領域１７０は素子形成領域１０４に位置する基板１００に形成され、トランジスタ１１０のソース及びドレインとなる。絶縁層２００は、素子形成領域１０４上、及びゲート電極１４０上に形成されている。コンタクト２１０は絶縁層２００に形成され、拡散領域１７０に接続している。図２（ａ）に示すように、ゲート電極１４０のうちコンタクト２１０と隣に位置する部分は、サイドウォール層１６０より低く形成されている。絶縁層２００は、ゲート電極１４０のうちコンタクト２１０と隣に位置する部分上かつ、サイドウォール層１６０同士の間に形成されている間隙に埋設される。そしてコンタクト２１０は、断面視において、基板１００に向かって幅狭となっていて、当該間隙に埋設された絶縁層２００に隣設されている。また、図１に示すように、シリサイド層１４２は、ゲート電極１４０上に形成されている。
以下、詳細に説明する。

本実施形態において、図２（ａ）に示すゲート電極１４０は、選択的にエッチバックすることにより形成される。このゲート電極１４０の上端は、例えば、サイドウォール層１６０の内壁よりも低く形成されている。言い換えると、ゲート電極１４０のうちコンタクト２１０と隣接する部分は、ゲート電極１４０の延在方向における他の領域のゲート電極１４０よりも低くなるように形成される。図２（ａ）に示すゲート電極１４０の高さは、サイドウォール層１６０よりも小さければ特に限定されないが、例えば、サイドウォール層１６０の内壁高さの２／３以下が好ましく、１／２以下であることがより好ましい。これにより、ゲート電極１４０とコンタクト２１０との短絡を充分に防止することができる。

図２（ａ）に示すように、サイドウォール層１６０は、その内壁同士の間隙に、ゲート絶縁膜１３０、ゲート電極１４０、シリサイド層１４２及び絶縁層２００から構成される積層体を有する。この絶縁層２００は、ゲート電極１４０上に形成されていて、サイドウォール層１６０の内壁同士の間に形成された間隙に埋設されている。この間隙に埋設された絶縁層２００は、ゲート電極１４０のチャネル長方向（図１及び図２における左右方向）の全面に形成されている。図２（ａ）に示すシリサイド層１４２は、間隙に埋設された絶縁層２００とゲート電極１４０との間に形成されている。例えば、図２（ａ）に示すシリサイド層１４２の上端は、サイドウォール層１６０の最頂点よりも低い位置に形成される。

コンタクト２１０は、ゲート電極１４０のうち、上記間隙に埋設された絶縁層２００に隣設している。本実施の形態において、コンタクト２１０を隣設することにより、ゲート電極１４０のチャネル方向に延在して重なる領域に、ゲート電極１４０と所定の距離を離間し、かつ拡散領域１７０に接続するように構成されたコンタクト２１０が形成される。コンタクト２１０は、基板１００に向かって徐々にゲート電極１４０との隣設方向における幅が狭くなっていればよく、連続して幅が狭くてもよいし、多段に幅が狭くなっていてもよい。コンタクト２１０の平面形状は、特に限定されないが、例えば、円形、楕円形、多角形いずれでもよい。本実施の形態において、コンタクト２１０は、拡散領域１７０と電気的に接続していれば配置位置は特に限定されないが、例えば、サイドウォール層１６０と離間して配置されていてもよく、平面視において一部がサイドウォール層１６０に重なっていてもよい。

サイドウォール層１６０は、ゲート電極１４０の側壁上に単層又は複数層形成されていてもよい。また、サイドウォール層１６０は、断面視において、ゲート電極１４０のチャネル方向（隣設方向）における層厚が厚い方が好ましい。サイドウォール層１６０は、例えば、ゲート電極１４０の上層から下層に向かって徐々に層厚となるように形成されていることが好ましい。これにより、ゲート電極１４０とコンタクト２１０との間の絶縁膜の増厚できるので、絶縁破壊を充分に防止することができる。断面視におけるサイドウォールの最大の膜厚は、特に限定されないが、例えば、１０ｎｍ以上５０ｎｍ以下であることが好ましく。本実施の形態において、断面視により、ゲート電極１４０のチャネル方向（すなわち、ゲート電極１４０の延在方向に対して直交する方向）に物体を面で切ったとき現れる断面図が把握される。

また図２に示すように、トランジスタ１１０は、ゲート絶縁膜１３０及びエクステンション領域１５０を備えている。ゲート絶縁膜１３０は、基板１００のうちチャネル領域となる領域とゲート電極１４０の間に位置している。エクステンション領域１５０は、基板１００のうちサイドウォール層１６０の下に位置する領域に形成されている。また拡散領域１７０の上層にはシリサイド層１７２が形成されている。

次に、図３〜図８を用いて、図１及び図２に示した半導体装置の製造方法を説明する。この半導体装置の製造方法は、以下の工程を有している。まず、基板１００上に素子分離領域１０２を形成し、素子形成領域１０４を他の領域から分離する。次いで、素子形成領域１０４にトランジスタ１１０のゲート電極１４０を形成する。次いで、基板１００上、素子分離領域１０２上、及びゲート電極１４０上に絶縁膜を形成し、この絶縁膜をエッチバックすることによりサイドウォール層１６０を形成する。次いで、素子形成領域１０４に位置する基板１００に不純物を導入して、トランジスタ１１０の拡散領域１７０を形成する。次いで、ゲート電極１４０の一部を選択的に低くする。次いで、トランジスタ１１０上に絶縁層２００を形成する。次いで、絶縁層２００に、拡散領域１７０に接続していて、素子形成領域１０４のうち低く形成された部分の隣にコンタクト２１０を形成する。また、半導体装置の製造方法は、ゲート電極１４０上に金属膜を形成し、金属膜及びゲート電極１４０を熱処理することにより、ゲート電極上にシリサイド層１４２を形成する工程を有してもよい。以下、詳細に説明する。

まず図３の平面図及び図４（ａ）のＡ−Ａ´断面図、図４（ｂ）のＢ−Ｂ´断面図に示すように、基板１００に溝を形成し、この溝に絶縁膜（例えば酸化シリコン膜）を埋め込む。これにより、素子分離領域１０２が形成され、素子形成領域１０４が他の領域から分離される。次いで素子形成領域１０４に位置する基板１００にゲート絶縁膜１３０を形成する。ゲート絶縁膜１３０は酸化シリコン膜、又は酸化シリコンより誘電率が高い高誘電率膜である。前者の場合、ゲート絶縁膜１３０は例えば熱酸化法により形成され、後者の場合、ゲート絶縁膜１３０は堆積法により形成される。

次いで、ゲート絶縁膜１３０上及び素子分離領域１０２上に導電膜（例えばポリシリコン膜）を堆積法により形成する。次いで、この導電膜上にハードマスクとなる絶縁膜を形成し、この絶縁膜を選択的に除去する。これにより、導電膜上には特定のパターンを有するハードマスク（図示せず）が形成される。次いで、ハードマスクをマスクとして導電膜をエッチングする。これにより導電膜は選択的に除去され、ゲート電極１４０が形成される。

その後、ゲート電極１４０の側壁上にオフセットスペーサー膜(図示せず)を形成する。オフセットスペーサー膜の厚さは、例えば２ｎｍ以上１５ｎｍ以下である。このとき、オフセットスペーサー膜は素子分離領域１０２上及び素子形成領域１０４に位置する基板１００上にも形成されるが、これらの領域に形成されたオフセットスペーサー膜は、必要に応じてエッチバックにより除去されてもよい。次いで、素子分離領域１０２、ゲート電極１４０、及びオフセットスペーサー膜をマスクとして基板１００に不純物を導入する。これにより、素子形成領域１０４に位置する基板１００にはエクステンション領域１５０が形成される。

次いでゲート電極１４０上、素子分離膜１０２上、素子形成領域１０４に位置する基板１００上、及びオフセットスペーサー膜上に絶縁膜を形成し、この絶縁膜をエッチバックする。これにより、ゲート電極１４０の側壁にはサイドウォール層１６０が形成される。図４（ａ）のＡ−Ａ´断面図、図４（ｂ）のＢ−Ｂ´断面図に示すように、サイドウォール層１６０は、ゲート電極１４０と同等の高さとなるように形成される。

次いで、ゲート電極１４０、サイドウォール層１６０、及び素子分離領域１０２をマスクとして基板１００に不純物を導入する。これにより、素子形成領域１０４に位置する基板１００には拡散領域１７０が形成される。

次いで、図５の平面図及び図６（ａ）のＡ−Ａ´断面図、図６（ｂ）のＢ−Ｂ´断面図に示すように、基板１００上にレジストパターン５０を形成する。レジストパターン５０は、ゲート電極１４０上に位置する開口５２を有している。開口５２は、ゲート電極１４０を、図１及び図２に示したコンタクト２１０に隣接する領域についてレジストパターン５０から露出させる。次いで、レジストパターン５０をマスクとしてエッチングを行い、ゲート電極１４０の一部を除去する。これにより、ゲート電極１４０のうち、コンタクト２１０に隣接する部分の上端が除去される。このようにしてゲート電極１４０のうちコンタクト２１０に隣接する部分が、サイドウォール層１６０よりも低くなるように形成される。一方で、ゲート電極１４０のうちコンタクト２１０と隣接しない部分は、サイドウォール層１６０と同等の高さとなるように形成されている。次いで図７の平面図及び図８（ａ）のＡ−Ａ´断面図、図８（ｂ）のＢ−Ｂ´断面図に示すように、レジストパターン５０を除去する。

その後、ゲート電極１４０上及び素子形成領域１０４に位置する基板１００上に金属膜（例えばＮｉやＣｏ等）をスパッタリング法により形成し、この金属膜、基板１００、及びゲート電極１４０を熱処理する。これによりシリサイド層１４２，１７２が形成される。その後、シリサイド化していない金属膜を除去する。これにより、シリサイド層１４２は、ゲート電極１４０の全面上に形成される。言い換えると、図７中、ゲート電極のうち、その一部がエッチバックされたエッチバック領域５３上にも、シリサイド層１４２が形成される。

その後、図１の平面図及び図２（ａ）のＡ−Ａ´断面図、図２（ｂ）のＢ−Ｂ´断面図に示すように、絶縁層２００をＣＶＤ法により形成する。次いで絶縁層２００に接続孔を形成し、この接続孔に導電体（例えばＣｕ）を埋め込む。これにより、絶縁層２００にコンタクト２１０が形成される。以上により、本実施の形態の半導体装置が得られる。

次に、本実施の形態の半導体装置の作用効果について説明する。
図９は、図１及び図２に示した半導体装置の作用及び効果を説明するための断面図である。図９（ｂ）に示すように、絶縁層２００に接続孔を形成するときにマスクずれが生じ、コンタクト２１０がサイドウォール層１６０に重なる場合がある。また図９（ｂ）に示すように、半導体装置の微細化が進み、コンタクト２１０の一部をサイドウォール層１６０に重ねなければならない場合がある。これらの場合、ゲート電極１４０の側面の上端はサイドウォール層１６０の内壁の上端と同じ高さに形成されている。このため、コンタクト２１０とゲート電極１４０の最短距離は、ゲート電極１４０の側面の上端と、コンタクト２１０の側面のうちゲート電極１４０の上端と同じ高さの部分の間隔ｗ２になる。

これに対して、本実施の形態では、図９（ａ）に示すように、ゲート電極１４０の上端は、サイドウォール層１６０の内壁の上端よりも低く形成されている。一方、ゲート電極に隣設したコンタクトは、基板に向かって幅狭となるように（順テーパ形状となるように）形成されている。これらの構造により、ゲート電極１４０の側面の上端と、コンタクト２１０の側面のうちゲート電極１４０の上端と同じ高さの部分の間隔は、図９（ｂ）に示した例と比較して広くなる。従って、コンタクト２１０とゲート電極１４０の最短距離ｗ１は、図９（ｂ）の場合におけるｗ２より広くなる。このため、拡散領域に接続するコンタクトとゲート電極の間隔を確保することができる。従って、微細化を進めつつも、コンタクトとゲート電極の間で絶縁破壊を抑制することができる。また、コンタクトがゲート電極と短絡することを抑制することができる。これにより、微細化かつ歩留まりに優れた半導体装置が実現される。

また、本実施の形態では、コンタクト２１０は、基板方向に向かって徐々に寸法を小さくなる。このコンタクト２１０は、コンタクト全体の寸法を小さくした場合と比較して、コンタクト抵抗が上昇することが抑制されている。従って、本実施の形態では、微細化を進める上で、コンタクト抵抗の上昇を抑えつつコンタクトとゲート電極の距離を確保することが可能となる。

また、本実施の形態では、ゲート電極１４０の全面上にシリサイド層１７２が形成されている。シリサイド層１７２はゲート電極１４０よりも低抵抗な材料で構成されている。このため、ゲート電極１４０の延在方向における抵抗値を低減させることができる。従って、動作速度が速い半導体装置が実現される。

なお、当然ながら、上述した実施の形態および複数の変形例は、その内容が相反しない範囲で組み合わせることができる。また、上述した実施の形態および変形例では、各部の構造などを具体的に説明したが、その構造などは本願発明を満足する範囲で各種に変更することができる。

５０ レジスト
５２ 開口
５３ エッチバック領域
１００ 基板
１０２ 素子分離領域
１０４ 素子形成領域
１１０ トランジスタ
１３０ ゲート絶縁膜
１４０ ゲート電極
１４２ シリサイド層
１５０ エクステンション層
１６０ サイドウォール層
１７０ 拡散領域
１７２ シリサイド層
２００ 絶縁層
２１０ コンタクト

Claims (6)

1. 基板と、
   前記基板に形成され、素子形成領域を他の領域から分離している素子分離領域と、
   前記素子形成領域に形成されたゲート電極と、
   前記ゲート電極の両側壁を覆うサイドウォールと、
   前記素子形成領域に位置する前記基板に形成され、ソース及びドレインとなる拡散領域と、
   前記素子形成領域上、及び前記ゲート電極上に形成された絶縁層と、
   前記絶縁層に形成されていて、前記拡散領域に接続するコンタクトと、
   を備え、
   前記ゲート電極のうち前記コンタクトと隣に位置する部分は、前記サイドウォールより低く形成されており、
   前記絶縁層は、前記ゲート電極の前記部分上かつ、前記サイドウォールの間に形成された間隙に埋設されている、半導体装置。
2. 請求項１に記載の半導体装置において、
   前記サイドウォールは、断面視において、前記基板に向かって幅厚に形成されている、半導体装置。
3. 請求項１または２に記載の半導体装置において、
   前記ゲート電極の全面上と前記絶縁層の下面との間に形成されたシリサイド層、をさらに備える、半導体装置。
4. 請求項１から３のいずれか１項に記載の半導体装置において、
   前記コンタクトは平面視において一部が前記サイドウォールに重なっている半導体装置。
5. 基板上に素子分離領域を形成し、トランジスタが形成される素子形成領域を他の領域から分離する工程と、
   前記素子形成領域に前記トランジスタのゲート電極を形成する工程と、
   前記基板上、前記素子分離領域上、及び前記ゲート電極上に絶縁膜を形成し、この絶縁膜をエッチバックすることによりサイドウォールを形成する工程と、
   前記素子分離領域に位置する前記基板に不純物を導入して、前記トランジスタのソース及びドレインとなる拡散領域を形成する工程と、
   前記ゲート電極の一部を選択的に低くする工程と、
   前記トランジスタ上に絶縁層を形成する工程と、
   前記絶縁層中に、前記拡散領域に接続していて、前記ゲート電極のうち低く形成された部分の隣にコンタクトを形成する工程と、
   を備える、半導体装置の製造方法。
6. 請求項５に記載の半導体装置の製造方法において、
   前記ゲート電極の一部を低くする前記工程後、前記ゲート電極の全面上に金属膜を形成し、前記金属膜及び前記ゲート電極を熱処理することにより、前記ゲート電極上にシリサイド層を形成する工程と、を含む、半導体装置の製造方法。

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