CN102005404A - 双重深度的浅沟槽隔离制造方法 - Google Patents
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Abstract
本发明提供了一种双重深度的浅沟槽隔离制造方法，包括：提供半导体基底，所述半导体基底包括衬底以及衬底表面的介质层，所述半导体基底包括第一区域和第二区域；在所述介质层表面形成第一掩膜层，并图形化第一掩膜层；以第一掩膜层为掩膜，刻蚀介质层和衬底，在第一区域以及第二区域内形成第一沟槽；去除第一掩膜层，在第一区域的表面形成第二掩膜层；在第二区域的第一沟槽内继续刻蚀衬底，形成第二沟槽；去除第二掩膜层，在第一沟槽以及第二沟槽内填充绝缘物质，形成双重深度的浅沟槽隔离。本发明在形成浅沟槽隔离时仅需一次对准，精度较高；且第二掩膜层无需形成精确的掩膜图形，降低了生产制造的成本；工艺流程简单易于实现。
Description
技术领域
本发明涉及半导体存储器制造领域，尤其涉及一种适用于存储器电路的双重深度浅沟槽隔离制造方法。
背景技术
半导体存储器制造领域中，存储器电路一般包括逻辑电路区以及存储单元阵列区。存储单元阵列区内各单元之间通过浅沟槽隔离(STI)结构相隔离，而逻辑电路区中，各半导体器件之间也需要通过STI绝缘隔离，防止漏电流的产生。由于使用环境的不同，且存储单元阵列区的线宽尺寸较外围的逻辑电路区更小，器件密集度更高，因此存储单元阵列区上的浅沟槽隔离的尺寸也较逻辑电路区上的小，深度更浅。
现有的存储器制造工艺中，存储器电路的浅沟槽隔离由于各区域的尺寸要求不同，采用分区域制造的方式，图1至图8为现有的存储器电路的浅沟槽隔离制造方法示意图。
如图1所示，在衬底10上定义出存储单元阵列区I以及逻辑电路区II，并在衬底10的表面依次形成有衬垫氧化层11以及刻蚀阻挡层12。其中衬垫氧化层11的材质为氧化硅，刻蚀阻挡层12的材质为氮化硅。
如图2所示，在刻蚀阻挡层12的表面形成第一掩膜层21，所述第一掩膜层21为光刻胶。
如图3所示，将所述第一掩膜层21图形化，使得第一掩膜层21覆盖逻辑电路区II，而在存储单元阵列区I上定义出制作浅沟槽隔离的位置，并在所述位置上形成开口。
如图4所示，依照第一掩膜层21，依次刻蚀刻蚀阻挡层12、衬垫氧化层11以及衬底10，直至形成所需深度的第一沟槽31。
如图5所示，去除所述第一掩膜21，在刻蚀阻挡层12的表面形成第二掩膜层22，所述第二掩膜层22也为光刻胶，由于第一沟槽31尺寸的限制，形成第二掩膜层22时，可能会在第一沟槽31处产生毛细效应，第二掩膜层22未必如图5所示填满第一沟槽31，但在后续过程中经过冲洗去胶，并不会对第一沟槽31的尺寸造成影响。
如图6所示，将所述第二掩膜层22图形化，使得第二掩膜层22覆盖存储单元阵列区I，而在逻辑电路区II上定义出制作浅沟槽隔离的位置，并在所述位置上形成开口。
如图7所示，依照第二掩膜层22，依次刻蚀刻蚀阻挡层12、衬垫氧化层11以及衬底10，直至形成所需深度的第二沟槽32。一般而言，第二沟槽32的深度以及宽度大于第一沟槽31
如图8所示，去除第二掩膜层22，在第一沟槽31以及第二沟槽32内填充绝缘介质，并进行退火，存储单元阵列区I以及逻辑电路区II上分别形成尺寸不同的浅沟槽隔离。
现有的存储器电路的浅沟槽隔离制造方法存在如下问题：分区域形成浅沟槽隔离时，需要使用两次掩膜，掩膜图形分别对应存储单元阵列区以及逻辑电路区，因此制作掩膜的成本较高，且需要经过两次掩膜对准，所形成的浅沟槽隔离对准精度较低。
发明内容
本发明解决的技术问题是提供一种双重深度浅沟槽隔离的制造方法，工艺简单，成本低，适用于作为存储器电路中不同区域的浅沟槽隔离。
为解决上述问题，本发明提供的一种双重深度的浅沟槽隔离制造方法，其特征在于，包括：
提供半导体基底，所述半导体基底包括衬底以及衬底表面的介质层，所述半导体基底包括第一区域和第二区域；
在所述介质层表面形成第一掩膜层，并图形化第一掩膜层；
以第一掩膜层为掩膜，刻蚀介质层和衬底，在第一区域以及第二区域内形成第一沟槽；
去除第一掩膜层，在第一区域的表面形成第二掩膜层；
在第二区域的第一沟槽内继续刻蚀衬底，形成第二沟槽；
去除第二掩膜层，在第一沟槽以及第二沟槽内填充绝缘物质，形成双重深度的浅沟槽隔离。
作为可选方案，所述介质层是单一覆层或是由多层覆层所形成的堆栈结构；其中所述介质层包括刻蚀阻挡层；所述刻蚀阻挡层材质可以为氮化硅。
作为可选方案，所述第一掩膜层为光刻胶；图形化第一掩膜层具体包括：在第一区域以及第二区域上定义形成浅沟槽隔离的位置，并曝光显影第一掩膜层，在所述定义位置上形成开口。
作为可选方案，所述第二掩膜层为单一覆层或是由多层覆层所形成的堆栈结构。可选的，所述第二掩膜层为氧化硅-氮化硅-氧化硅复合层。
作为可选方案，所述刻蚀采用等离子刻蚀。
所述双重深度的浅沟槽隔离应用于存储器电路，第一区域为存储单元阵列区，所述第二区域为逻辑电路区。
本发明与现有技术相比较，具有如下优点：第一掩膜层上的掩膜图形已经定义了存储单元阵列区与逻辑电路区上形成浅沟槽隔离的位置，因此仅需一次对准，精度较高；而第二掩膜层覆盖存储单元阵列区即可，无需形成精确的掩膜图形，降低了生产制造的成本；工艺流程简单易于实现。
附图说明
图1至图8是现有技术中存储器电路的浅沟槽隔离制造方法示意图；
图9是本发明所述双重深度的浅沟槽隔离制造方法流程示意图；
图10至图17是本发明所述存储器电路的浅沟槽隔离制造方法示意图。
具体实施方式
在现有的存储器电路制造过程中，各区域的浅沟槽隔离由于对尺寸要求的不同，采取了分区刻蚀形成沟槽的方法，需要多次掩膜对准。本发明利用一次掩膜沟槽成型，先定义出所有区域的浅沟槽隔离的位置，刻蚀出等深的沟槽，形成满足存储单元阵列区的浅沟槽隔离尺寸要求，相对较浅的沟槽，然后通过二次掩膜覆盖存储单元阵列区，在逻辑电路区上已形成沟槽的位置继续刻蚀，进一步获得较深的沟槽。
基于上述思路，本发明所提供的一种双重深度的浅沟槽隔离制造方法的流程如图9所示，基本步骤包括：
S1、提供半导体基底，所述半导体基底包括衬底以及衬底表面的介质层，所述半导体基底包括第一区域和第二区域；
其中介质层在后续工艺中起到刻蚀阻挡层的作用，可以是单一覆层或是由多层覆层所形成的堆栈结构；而第一区域以及第二区域对应半导体基底上需要形成不同深度浅沟槽隔离的区域。
S2、在所述介质层表面形成第一掩膜层，并图形化第一掩膜层；
其中图形化第一掩膜层具体包括：在第一区域以及第二区域上定义形成浅沟槽隔离的位置，并曝光显影第一掩膜层，在所述定义位置上形成开口。
S3、以第一掩膜层为掩膜，刻蚀介质层和衬底，在第一区域以及第二区域内形成第一沟槽；
上述刻蚀过程中将在第一区域以及第二区域内形成深度相同的第一沟槽，沟槽的底部露出衬底。假设需要在第一区域上形成较小尺寸的浅沟槽隔离，则第一沟槽的深度为制造所述较小尺寸的浅沟槽隔离所需的深度。
S4、去除第一掩膜层，在第一区域的表面形成第二掩膜层；
在半导体基底表面形成第二掩膜层，并刻蚀第二掩膜层，使其仅覆盖半导体基底上第一区域的表面。所述第二掩膜层在后续工艺中也起到刻蚀阻挡层的作用，可以是单一覆层或是由多层覆层所形成的堆栈结构。
S5、在第二区域的第一沟槽内继续刻蚀衬底，形成第二沟槽；
由于将在第二区域上形成较大尺寸的浅沟槽隔离，故所述第二沟槽的深度为制造所述较大尺寸的浅沟槽隔离所需的深度。
S6、去除第二掩膜层，在第一沟槽以及第二沟槽内填充绝缘物质，形成双重深度的浅沟槽隔离。
其中，在填充绝缘物质前，还可以在第一沟槽以及第二沟槽的内表面形成一层衬垫层，提高衬底与绝缘物质的附着性。
下面结合说明书附图，将上述双重深度的浅沟槽隔离制造方法应用至存储器电路制造中，详细介绍本发明的一个具体实施例。图10至图17是本发明所述存储器电路的浅沟槽隔离制造方法示意图。
如图10所示，首先提供半导体基底，所述半导体基底上将制作存储器电路，因此在半导体基底上定义出存储单元阵列区I以及逻辑电路区II，从背景技术可知，所述存储单元阵列区I上的浅沟槽隔离尺寸较逻辑电路区II上的浅沟槽隔离尺寸小。
所述半导体基底包括衬底100以及衬底100表面的介质层200，其中介质层200在后续工艺中起到刻蚀阻挡层的作用，可以是单一覆层或是由多层覆层所形成的堆栈结构。本实施例中，所述介质层200包括衬垫氧化层201及其表面的刻蚀阻挡层202；其中衬垫氧化层201的材质为氧化硅，刻蚀阻挡层202的材质为氮化硅，均可以通过化学气相沉积法形成。
如图11所示，在所述介质层200的表面形成第一掩膜层301，并图形化第一掩膜层301。
本实施例中，所述第一掩膜层301的材质可以为光刻胶，因此图形化的步骤具体包括：在存储单元阵列区I以及逻辑电路区II上定义形成浅沟槽隔离的位置，并曝光显影第一掩膜层301，在所述定义位置上形成开口。
由于在第一掩膜层301上已经完成了各区的浅沟槽隔离位置的定义，因此以图形化后的第一掩膜层301进行刻蚀形成沟槽，便能够完成在所有区域上制作浅沟槽隔离的对准，相较于现有技术中分区域制作掩膜刻蚀形成沟槽时，多次对准的步骤，能够大幅提高对准精确度，提升产品的良率。
如图12所示，依照第一掩膜层301依次刻蚀介质层200以及衬底100，形成第一沟槽401。
本实施例中，可以采用RIE等离子刻蚀，以第一掩膜层301为掩膜，在上述图形化第一掩膜层301所形成的开口内，依次刻蚀介质层200中的刻蚀阻挡层202以及衬垫氧化层201，然后刻蚀底部衬底100至一定深度。这样将在存储单元阵列区I以及逻辑电路区II上均形成了深度相等的第一沟槽401。所述第一沟槽401的深度等于存储单元阵列区I上预定形成较浅的浅沟槽隔离的深度。
如图13所示，去除第一掩膜层301，在存储单元阵列区I的表面形成第二掩膜层302。
在前述步骤中，存储单元阵列区I上的沟槽深度已满足需要，但逻辑电路区II上的沟槽深度还不够深，需要进一步该区域的刻蚀衬底100。为了防止在后续刻蚀过程中，破坏存储单元阵列区I上沟槽的尺寸，因此需要在其表面形成第二掩膜层302以保护该区域。
所述第二掩膜层302也可以是单一覆层或是由多层覆层所形成的堆栈结构，可以选用光刻胶，但为了强化其刻蚀阻挡层的作用，本实施例所述的第二掩膜层302采用氧化硅-氮化硅-氧化硅堆栈结构，形成ONO掩膜层；在氧化硅-氮化硅-氧化硅堆栈结构中，各层均可以通过化学气相沉积形成。
由于第二掩膜层302仅需形成于存储单元阵列区I表面，而暴露出逻辑电路区II的表面。因此对于第二掩膜层302，无需进行精确的图形化过程，可以先在半导体基底表面形成第二掩膜层302，并刻蚀第二掩膜层302，使其仅覆盖半导体基底上存储单元阵列区I的表面。相较于现有技术大大降低了掩膜的生产成本。
如图14所示，在逻辑电路区II上的第一沟槽401内继续刻蚀衬底100，形成第二沟槽402。
本实施例中，可以采用RIE等离子刻蚀，在逻辑电路区II上原已形成的第一沟槽401基础上，继续刻蚀衬底100，形成深度较深的第二沟槽401。所述第二沟槽402的深度等于逻辑电路区II上预定形成较深的浅沟槽隔离的深度。
如图15所示，去除第二掩膜层302。其中去除第二掩膜层302的方法根据第二掩膜层302的材质进行选择，假设第二掩膜层302为光刻胶，便可以直接清洗去胶。
本实施例中，所述第二掩膜层302为氧化硅-氮化硅-氧化硅堆栈结构，可以逐层采用选择性湿法刻蚀去除，例如氢氟酸可以刻蚀氧化硅，而热磷酸能够刻蚀去除氮化硅。同时，第二掩膜层302为硬掩膜，其表面高出介质层200，因此还可以结合化学机械抛光CMP去除，将上述器件表面磨平至介质层200即可。
如图16所示，向存储单元阵列区I上的第一沟槽401以及逻辑电路区II上的第二沟槽402内填充绝缘物质，并使用化学机械抛光CMP将器件表面平坦化。
本实施例中，所述绝缘物质为氧化硅。为了在填充时提高衬底100与氧化硅之间的附着性。还可以先在第一沟槽401以及第二沟槽402的内表面形成衬垫层500，所述衬垫层500材质为氧化硅，可以通过化学气相沉积形成，也可以直接在沟槽内表面的衬底100上通过高温热氧化法形成。
如图17所示，去除介质层200，在各区域上形成浅沟槽隔离，并进行高温退火稳固。
上述实施例中，在存储器电路的存储单元阵列区I以及逻辑电路区II上分别形成了双重深度尺寸的浅沟槽隔离。进一步的，假设需要在多个区域上形成三重乃至多重深度的浅沟槽隔离，也可以依据本发明所揭示的技术内容，采取一次对准形成沟槽，分区域形成掩膜，逐次刻蚀，加深沟槽深度的方法，形成多重深度的浅沟槽隔离，本发明领域技术人员应当容易推举获得技术并进行实际应用，此处不再赘述。
本发明虽然以较佳实施例公开如上，但其并不是用来限定权利要求，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。
Claims (10)
1.一种双重深度的浅沟槽隔离制造方法，其特征在于，包括：
提供半导体基底，所述半导体基底包括衬底以及衬底表面的介质层，所述半导体基底包括第一区域和第二区域；
在所述介质层表面形成第一掩膜层，并图形化第一掩膜层；
以第一掩膜层为掩膜，刻蚀介质层和衬底，在第一区域以及第二区域内形成第一沟槽；
去除第一掩膜层，在第一区域的表面形成第二掩膜层；
在第二区域的第一沟槽内继续刻蚀衬底，形成第二沟槽；
去除第二掩膜层，在第一沟槽以及第二沟槽内填充绝缘物质，形成双重深度的浅沟槽隔离。
2.如权利要求1所述的浅沟槽隔离制造方法，其特征在于，所述介质层是单一覆层或是由多层覆层所形成的堆栈结构。
3.如权利要求2所述的浅沟槽隔离制造方法，其特征在于，所述介质层包括刻蚀阻挡层。
4.如权利要求3所述的浅沟槽隔离制造方法，其特征在于，所述刻蚀阻挡层材质为氮化硅。
5.如权利要求1所述的浅沟槽隔离制造方法，其特征在于，所述第一掩膜层为光刻胶。
6.如权利要求5所述的浅沟槽隔离制造方法，其特征在于，所述图形化第一掩膜层具体包括：在第一区域以及第二区域上定义形成浅沟槽隔离的位置，并曝光显影第一掩膜层，在所述定义位置上形成开口。
7.如权利要求1所述的浅沟槽隔离制造方法，其特征在于，所述第二掩膜层为单一覆层或是由多层覆层所形成的堆栈结构。
8.如权利要求7所述的浅沟槽隔离制造方法，其特征在于，所述第二掩膜层为氧化硅-氮化硅-氧化硅复合层。
9.如权利要求1所述的浅沟槽隔离制造方法，其特征在于，所述刻蚀采用等离子刻蚀。
10.如权利要求1所述的浅沟槽隔离制造方法，其特征在于，所述双重深度的浅沟槽隔离应用于存储器电路，第一区域为存储单元阵列区，所述第二区域为逻辑电路区。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20110406 |