TWI524533B - 半導體裝置結構及其形成方法 - Google Patents
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Description
本發明係有關於一種半導體裝置及其形成方法。
半導體裝置廣泛應用於各種電子儀器中，例如個人電腦、手機、數位相機等。一般而言，半導體裝置的製造包括在半導體基板上沉積絕緣層或介電層、導電層及半導體層，並利用微影圖案化這些材料層，以在其中形成電路元件等。
縮小給定晶片上的裝置尺寸可增加電路的積體程度，此為增加半導體裝置效能的方法之一。容許度在縮小晶片尺寸上扮演了重要的角色。
快閃記憶體單元(flash memory cell)例如具有閘極、間隙物、源極及汲極等元件。然而，在快閃記憶體單元中的這些元件的尺寸的控制及縮小仍極具挑戰性。
本發明一些實施例提供半導體裝置結構，包括：一基板；一控制閘極，形成在該基板上；一絕緣層，形成在該控制閘極的一側壁上；以及一記憶體閘極，形成鄰近於該絕緣層，其中該絕緣層具有一第一高度，且該記憶體閘極具有一第二高度低於該第一高度。
本發明又一些實施例提供一種半導體裝置結構，
包括：一基板；一控制閘極，形成在該基板上；一記憶體閘極，形成在鄰近於該控制閘極的該基板上；以及一絕緣層，形成在該控制閘極及該記憶體閘極之間，其中該絕緣層包括一上部分，該絕緣層的該上部分形成在該控制閘極的一側壁上而未被該記憶體閘極所覆蓋。
本發明另一些實施例提供一種半導體裝置結構的形成方法，包括：提供一基板；在該基板上形成一多晶矽閘極，該多晶矽閘極具有一第一側壁及一第二側壁；在該多晶矽閘極的該第二側壁上形成一絕緣層；形成一多晶矽間隙物鄰近於該絕緣層；在該多晶矽間隙物的一側壁上形成一間隙物；移除該多晶矽間隙物的一頂部分，以暴露出該絕緣層的一上部分；以及在該多晶矽閘極上形成一第一金屬矽化物層以形成一控制閘極，並在該多晶矽間隙物上形成一第二金屬矽化物層以形成一記憶體閘極，其中該第一金屬矽化物層及該第二金屬矽化物層至少被該絕緣層的該上部分隔開。
為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：
102‧‧‧基板
126‧‧‧源極及汲極區
325‧‧‧接觸蝕刻停止層
327‧‧‧層間介電層
120’‧‧‧第二間隙物
130a、130b、130c‧‧‧記憶體閘極
100a、100b、100c‧‧‧快閃記憶體結構
124a、124b、124c‧‧‧第二金屬矽化物層
106‧‧‧絕緣層
122‧‧‧第一金屬矽化物層
120‧‧‧第一間隙物
128‧‧‧控制閘極
104‧‧‧多晶矽閘極
108‧‧‧第一氧化物層
110‧‧‧氮化物層
112‧‧‧第二氧化物層
114‧‧‧多晶矽層
115‧‧‧蝕刻製程
116a、116b‧‧‧第一多晶矽間隙物
116a’、116b’‧‧‧第二多晶矽間隙物
119‧‧‧多晶矽閘極的頂部分
117a、117b‧‧‧第二多晶矽閘極間隙物的頂部分
215‧‧‧過蝕刻製程
317、321‧‧‧光阻層
116c’‧‧‧矮化的多晶矽間隙物
L1‧‧‧長度
H1、H2、H3‧‧‧高度
D1‧‧‧距離
323‧‧‧濕蝕刻製程
第1A至1D圖顯示在一些實施例中形成快閃記憶體結構(flash memory structure)的各階段剖面圖。
第2A至2D圖顯示在一些實施例中，具有過蝕刻多晶矽層的快閃記憶體結構的形成各階段的剖面圖。
第3A至3K圖顯示在一些實施例中快閃記憶體結構在各形成階段的剖面圖，其中並未使用過蝕刻製程。
因本發明之不同特徵而提供數個不同的實施例。本發明中特定的元件及安排係為了簡化，但本發明並不以這些實施例為限。舉例而言，於第二元件上形成第一元件的描述可包括第一元件與第二元件直接接觸的實施例，亦包括具有額外的元件形成在第一元件與第二元件之間、使得第一元件與第二元件並未直接接觸的實施例。此外，為簡明起見，本發明在不同例子中以重複的元件符號及/或字母表示，但不代表所述各實施例及/或結構間具有特定的關係。
在本發明一些實施例中提供一種半導體裝置結構的形成方法。第1A至1D圖顯示在一些實施例中形成快閃記憶體結構(flash memory structure)100a的各階段剖面圖。參照第1A圖，提供基板102。基板102可為半導體晶圓，例如為矽晶圓。基板102或者或額外可包括元素半導體材料(elementary semiconductor materials)、化合物半導體材料(compound semiconductor materials)、及/或合金半導體材料(alloy semiconductor materials)。元素半導體材料例如為結晶矽(crystal silicon)、多晶矽(polycrystalline silicon)、非晶矽(amorphous silicon)、鍺、及/或鑽石，但並非以此為限。化合物半導體材料例如為碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)、及/或銻化銦(indium
arnimonide)，但並非以此為限。合金半導體材料例如為矽鍺(SiGe)、鎵砷磷(GaAsP)、鋁銦砷(AlInAs)、鋁鎵砷(AlGaAs)、鎵銦砷(GaInAs)、鎵銦磷(GaInP)、及/或鎵銦砷磷(GaInAsP)，但並非以此為限。
在一些實施例中，基板102例如包括摻雜區、隔離元件、層間介電層、及/或導電元件等結構。此外，基板102可更包括圖案化的單一或多層材料層。上述材料層例如為矽層、介電層、及/或摻雜多晶矽層。
在一些實施例中，在基板102上形成多晶矽閘極104。多晶矽閘極104的形成可包括在基板102上沉積多晶矽層，並圖案化此多晶矽層。在一些實施例中，多晶矽層的沉積係利用化學氣相沉積(CVD)、物理氣象沉積(PVD)、原子層沉積(ALD)、高密度電漿化學氣相沉積(HDPCVD)、金屬有機化學氣相沉積(metal organic CVD；MOCVD)、電漿強化化學氣相沉積(PECVD)、或熱製程如爐沉積(furnace deposition)。在一些實施例中，上述多晶矽層的圖案化係利用在多晶矽層上形成光阻層，圖案化光阻層，並蝕刻多晶矽層。在一些實施例中，利用非等向性乾蝕刻製程圖案化多晶矽層。
在一些實施例中，在形成多晶矽閘極104之後，在基板102上順應形成絕緣層106，以覆蓋多晶矽閘極104，如第1A圖所示。在一些實施例中，絕緣層106為氧-氮-氧層。更詳細而言，絕緣層106包括第一氧化物層108、形成在第一氧化物層108上的氮化物層110、以及形成在氮化物層110上的第二氧化物層112。可利用化學氣相沉積形成絕緣層106，或者也可用
其他適用的沉積方法。
在一些實施例中，在形成絕緣層106之後，在絕緣層106上順應形成多晶矽層114，如第1A圖所示。在一些實施例中，利用熱製程形成多晶矽層114，例如利用爐沉積，或者也可利用其他適用的方法形成多晶矽層114。
而後，在一些實施例中，進行蝕刻製程115，以移除多晶矽層114的一些部分，如第1B圖所示。在一些實施例中，蝕刻製程115為乾蝕刻製程。在進行蝕刻製程115之後，沿著多晶矽閘極104的側壁形成有第一多晶矽間隙物116a及第二多晶矽間隙物116a’。此外，在鄰近多晶矽閘極104的頂部119的第一多晶矽間隙物116a及第二多晶矽間隙物116a’具有尖的頂部分117a。
接著，在一些實施例中，移除第一多晶矽間隙物116a以及絕緣層106未被第二多晶矽間隙物116a’覆蓋的部分，如第1C圖所示。可利用乾蝕刻製程移除第一多晶矽間隙物116a，並利用濕蝕刻製程移除絕緣層106未被第二多晶矽間隙物116a’覆蓋的部分。
在一些實施例中，在移除第一多晶矽間隙物116a之後，在多晶矽閘極104的側壁上形成第一間隙物120，並在第二多晶矽間隙物116a’的側壁上形成第二間隙物120’，如第1D圖所示。而後，在基板102中形成源極及汲極區126。
接著，在一些實施例中，在多晶矽閘極104上形成第一金屬矽化物(silicide)層122，以形成控制閘極128，並在第二多晶矽間隙物116a’上形成第二金屬矽化物層124，以形成記
憶體閘極130a。在一些實施例中，形成第一金屬矽化物層122及第二金屬矽化物層124a的材料例如為矽化鎳(nickel silicide)、矽化鈷(cobalt silicide)、或矽化鈦(titanium silicide)。可利用自對準(self-aligned)形成第一金屬矽化物層122及第二金屬矽化物層124a。例如，可對多晶矽閘極104及第二多晶矽間隙物116a’的頂表面進行金屬矽化製程。首先，利用濺鍍法在多晶矽閘極104及第二多晶矽間隙物116a’的頂表面沉積金屬層，例如為鈷層。而後，利用快速熱回火(rapid thermal annealing；RTA)方法進行熱處理，使金屬層及多晶矽閘極104及第二多晶矽間隙物116a’反應，以形成第一金屬矽化物層122及第二金屬矽化物層124a。之後，移除金屬層未反應的部分。
如前述，第二多晶矽間隙物116a’具有尖的頂部分117a鄰近於多晶矽閘極104的頂部分119。因此，形成在多晶矽閘極104上的第一金屬矽化物層122可能太過靠近形成在第二多晶矽間隙物116a’上的第二金屬矽化物層124a，使得控制閘極128及記憶體閘極130a之間(例如：第一金屬矽化物層122及第二金屬矽化物層124a之間)電路短路的風險提高。
因此，在一些實施例中，進行過蝕刻(over-etching)製程以避免電路短路。第2A至2D圖顯示在一些實施例中，過蝕刻多晶矽層114所形成的快閃記憶體結構100b的形成各階段的剖面圖。快閃記憶體結構100b的部分元件及其製程與快閃記憶體結構100a類似，故在此不重複敘述。
參照第2A圖，在一些實施例中，在基板102上形成
多晶矽閘極104，並在基板102上順應形成覆蓋多晶矽閘極104的絕緣層106及多晶矽層114。
接著，在一些實施例中，進行過蝕刻製程215，以形成第一多晶矽間隙物116b及第二多晶矽間隙物116b’，如第2B圖所示。相較於蝕刻製程115，過蝕刻製程215的進行時間較長。因此，利用過蝕刻製程215所形成的第一多晶矽間隙物116b及第二多晶矽間隙物116b’較第1D圖所示的第一多晶矽間隙物116a及第二多晶矽間隙物116a’矮。因此，雖然第一多晶矽間隙物116b及第二多晶矽間隙物116b’也具有傾斜的頂表面，但第二多晶矽間隙物116b’的頂部分117b與多晶矽閘極104的頂部分119之間的距離較遠。
而後，在一些實施例中，移除第一多晶矽間隙物116b及絕緣層106未被第二多晶矽間隙物116b’覆蓋的部分，如第2C圖所示。可利用乾蝕刻製程移除第一多晶矽間隙物116b，並利用濕蝕刻製程移除絕緣層106未被第二多晶矽間隙物116b’覆蓋的部分。
在一些實施例中，在移除第一多晶矽間隙物116b之後，在多晶矽閘極104的側壁上形成第一間隙物120，並在第二多晶矽間隙物116b’的側壁上形成第二間隙物120b’，如第2D圖所示。既然第二多晶矽間隙物116b’的高度小於第1D圖所示的第二多晶矽間隙物116a’，形成在第二多晶矽間隙物116b’側壁上的第二間隙物120b’的高度小於第1D圖所示的第二間隙物120’。然而，當第二多晶矽間隙物116b’太矮時，不易形成第二地間隙物120b’。而後，在基板102中形成源極及汲極區126。
接著，在一些實施例中，在多晶矽閘極104上形成第一金屬矽化物層122，以形成控制閘極128，並在第二多晶矽間隙物116b’上形成第二金屬矽化物層124b，以形成記憶體閘極130b。形成第二金屬矽化物層124b的材料及製程可相似於前述之第二金屬矽化物層124a，故在此不贅述。
如前述，既然利用過蝕刻多晶矽層114以形成第二多晶矽間隙物116b’，使得第二多晶矽間隙物116b較第1C圖所示的第二多晶矽間隙物116a’矮，第二多晶矽間隙物116b’的頂部分117b及多晶矽閘極104的頂部分119之間的距離相對較大。因此，控制閘極128及記憶體閘極130b之間(例如：第一金屬矽化物層122及第二金屬矽化物層124a之間)電路短路的風險降低。
然而，由於過蝕刻製程215的進行時間較長，可能會有較多電子被困在絕緣層106(例如：氮化物層110)中。上述通電效應(charging effect)可能導致快閃記憶體結構100b的起始電壓的提高。此外，在過蝕刻製程215的過程中，可能會損害基板102及/或形成於基板102中/上的元件。
此外，在過蝕刻製程215中，第二多晶矽間隙物116b’的高度難以精準控制，故可能會導致第二多晶矽間隙物116b’的一致性不佳。此外，若所形成的第二多晶矽間隙物116b’太矮，可能會導致記憶體閘極130b的效能損害，且記憶體閘極130b及源極及汲極區126之間的電路短路風險增加。
因此，在一些實施例中，形成控制閘極及記憶體閘極之間的距離較遠的快閃記憶體結構，但未使用過蝕刻製程
215。第3A至3K圖顯示在一些實施例中快閃記憶體結構100c在各形成階段的剖面圖，其中並未使用過蝕刻製程215。快閃記憶體結構100c的部分形成材料、元件及製程皆與快閃記憶體結構100a及100b類似，故在此不重複敘述。
參照第3A圖，提供基板102。在一些實施例中，在基板102上形成多晶矽閘極104。在形成多晶矽閘極104之後，在基板102上順應形成覆蓋多晶矽閘極104的絕緣層106，包括第一氧化物層108、氮化物層110、以及第二氧化物層112。在一些實施例中，絕緣層106(例如：氧氮氧層)的厚度介於約10nm至約90nm。當絕緣層106的厚度太大時，可能導致所形成的快閃記憶體結構100c的起始電壓提高。然而，當絕緣層106的厚度太小時，電路短路的風險提高。
在形成絕緣層106之後，在絕緣層106上順應形成多晶矽層114。接著，在一些實施例中，進行蝕刻製程115以沿著多晶矽閘極104的側壁形成第一多晶矽間隙物116a及第二多晶矽間隙物116a’，如第3B圖所示。此外，第一多晶矽間隙物116a及第二多晶矽間隙物116a’在鄰近多晶矽閘極104的頂部分119具有尖的頂部分117a。
而後，在一些實施例中，形成光阻層317以覆蓋第二多晶矽間隙物116a’，如第3C圖所示。在一些實施例中，光阻層317的形成包括形成光阻層，並圖案化此光阻層。如第3C圖所示，在一些實施例中，光阻層317也覆蓋部分的多晶矽閘極104。
在一些實施例中，在形成光阻層317之後，移除第
一多晶矽間隙物116a，如第3D圖所示。在一些實施例中，第一多晶矽間隙物116a未被光阻層317覆蓋，並利用非等向性乾蝕刻製程移除第一多晶矽間隙物116a。而後，進行另一蝕刻製程，如濕蝕刻製程，以移除絕緣層106暴露出來的部分，如第3E圖所示。
接著，在一些實施例中，在基板102上順應形成覆蓋多晶矽閘極104及第二多晶矽間隙物116a’的介電層319，如第3F圖所示。在一些實施例中，形成介電層319的材料包括氮化矽、二氧化矽、氧化矽、或其他適合的絕緣材料。在一些實施例中，利用化學氣相沉積形成介電層319。應注意的是，雖然第3F圖所示的介電層319為單一層，但在其他實施例中，介電層319可包括多層結構。
而後，在一些實施例中，更進一步的蝕刻介電層319以形成第一間隙物120及第二間隙物120’，如第3G圖所示。在一些實施例中，利用非等向性乾蝕刻製程蝕刻介電層319。在多晶矽閘極104的側壁上形成第一間隙物120，並在第二多晶矽間隙物116a’上形成第二間隙物120’。在形成第一間隙物120及第二間隙物120’之後，在基板102中形成源極及汲極區126。如第3G圖所示，第二多晶矽間隙物116a’具有相對較大的高度(相較於第2C圖所示的第二多晶矽間隙物116b’)，且較容易在第二多晶矽間隙物116a’的側壁上形成第二間隙物120’。
接著，在一些實施例中，在基板102上形成覆蓋多晶矽閘極104極第一間隙物120的光阻層321，如第3H圖所示。此外，光阻層321暴露出第二多晶矽間隙物116a’。
而後，在一些實施例中，進行濕蝕刻製程323移除第二多晶矽間隙物116a’的尖的頂部分117a，以形成矮化的多晶矽間隙物116c’，如第3I圖所示。在進行濕蝕刻製程323時，第二多晶矽間隙物116a’的底部被第二間隙物120’所保護，因此並未被移除。
在進行濕蝕刻製程323之後，矮化的多晶矽間隙物116c’的頂表面大體與第二間隙物120’的頂表面等高。在一些實施例中，既然第二多晶矽間隙物116a’的頂部分117係藉由濕蝕刻製程323所移除，而非以乾蝕刻製程移除，所形成的矮化的多晶矽間隙物116c’的頂表面大體平行於基板102的頂表面。此外，矮化的多晶矽間隙物116c’的頂表面與多晶矽閘極104的頂部分119之間的距離相對的大。
此外，如第3I圖所示，在進行濕蝕刻製程323時，移除第二多晶矽間隙物116a’的尖的頂部分117a，但未移除絕緣層106的上部分306。因此，絕緣層106在多晶矽閘極104側壁上的高度大於矮化的多晶矽間隙物116c’的高度。亦即，矮化的多晶矽間隙物116c’暴露出(未覆蓋)絕緣層106的上部分306。
在一些實施例中，絕緣層106未被矮化的多晶矽間隙物116c’覆蓋的上部分306具有長度L1，長度L1介於約5nm至約150nm。當長度L1太小時，電路短路的風險增加。當長度L1太大時，矮化的多晶矽間隙物116c’的高度可能太短而難以在後續製程中形成元件如記憶體閘極及源極及汲極126。
接著，在一些實施例中，在多晶矽閘極104上形成第一金屬矽化物層122，以形成控制閘極128，並在第二多晶矽
間隙物116c’上形成第二金屬矽化物層124c，以形成記憶體閘極130c，如第3J圖所示。形成第二金屬矽化物層124c的材料及製程可相似於前述之第二金屬矽化物層124a、124b，故在此不贅述。
如第3J圖所示，絕緣層106在控制閘極128的側壁上具有高度H1，且記憶體閘極130c具有高度H1，高度H2小於高度H1。在一些實施例中，高度H1介於約50nm至約400nm。在一些實施例中，高度H2介於約30nm至約300nm。當高度H2太大時，第一金屬矽化物層122及第二金屬矽化物層124c之間短路的風險增加。然而，當高度H2太小時，所形成的記憶體閘極130c的效能可能受到損害，且記憶體閘極130c及源極及汲極126之間短路的風險增加。
在一些實施例中，高度H1及高度H2之間的差異介於約5nm至約150nm。如前述，當高度H1及高度H2之間的差異太小時，第一金屬矽化物層122及第二金屬矽化物層124c之間短路的風險增加。然而，當高度H1及高度H2之間的差異太大時，所形成的記憶體閘極130c的效能可能受到損害。
此外，控制閘極128的高度H3大於高度H1。在一些實施例中，高度H3介於約60nm至約450nm。在一些實施例中，第一金屬矽化物122的底表面與第二金屬矽化物124c的頂表面之間的距離D1介於約10nm至約200nm。既然第一金屬矽化物122的底表面與第二金屬矽化物124c的頂表面之間的距離D1相對較大，可避免第一金屬矽化物層122及第二金屬矽化物層124c之間的短路。
而後，在一些實施例中，在基板102上順應形成覆蓋控制閘極128的接觸蝕刻停止層(contact etch stop layer)325，如第3K圖所示。在一些實施例中，形成接觸蝕刻停止層325的材料包括氮化矽或氮氧化矽。在一些實施例中，利用化學氣相沉積形成接觸蝕刻停止層325。
在一些實施例中，在形成接觸蝕刻停止層325之後，在基板102上的接觸蝕刻停止層325上形成層間介電層327。在一些實施例中，層間介電層327為極低介電常數(extremely low k dielectric constant；ELK)層間介電層。在一些實施例中，形成層間介電層327的材料包括氟摻雜二氧化矽、碳摻雜二氧化矽、或其他適合的介電材料。可利用化學氣相沉積形成層間介電層327。應注意的是，層間介電層327可為多種材料形成的單層或多層結構，本發明的範疇並非以此為限。
如前述，相較於第1D圖所示之第一金屬矽化物122及第二金屬矽化物124a之間的距離，第一金屬矽化物122與第二金屬矽化物124c之間的距離D1較大。因此，第一金屬矽化物122及第二金屬矽化物124c之間短路的風險降低。
此外，既然絕緣層106的高度H1大於記憶體閘極130c的高度H2(相較於第2D圖所示的記憶體閘極130b及絕緣層106具有相同的高度)，絕緣層106形成在控制閘極128側壁的上部分306並未被記憶體閘極130c所覆蓋。因此，可避免控制閘極128及記憶體閘極130c之間的電路短路。
另外，在形成快閃記憶體結構100c時，並未進行
過蝕刻製程215。如前述，過蝕刻製程215可能導致基板102及/或基板102上/中的元件的損害。此外，當利用過蝕刻製程215形成記憶體閘極130b時，其高度很難控制，如第2D圖所示。然而，當記憶體閘極130b太矮時，可能造成記憶體閘極130b的功能損害，且可能造成記憶體閘極130b及源極及汲極區126之間的短路。相對的，記憶體閘極130c的形成過程中係利用濕蝕刻製程323而非過蝕刻製程215，因此可避免上述問題。
在一些實施例中提供一種快閃記憶體結構。快閃記憶體結構包括控制閘極、形成在控制閘極的側壁上的絕緣層、以及鄰近於絕緣層形成的記憶體閘極。絕緣層在控制閘極的側壁上具有第一高度，且記憶體閘極具有第二高度，第二高度小於第一高度。因此，絕緣層的上部分並未被記憶體閘極所覆蓋，且可避免控制閘極及記憶體閘極之間的短路。
在一些實施例中，提供一種半導體裝置結構。半導體裝置結構包括：基板及形成在該基板上控制閘極。半導體裝置結構還包括形成在該控制閘極的側壁上的絕緣層以及形成鄰近於該絕緣層的記憶體閘極。絕緣層具有第一高度，且記憶體閘極具有第二高度低於第一高度。
本發明又一些實施例提供一種半導體裝置結構。半導體裝置結構包括：基板及形成在基板上的控制閘極。半導體裝置結構還包括形成在鄰近於該控制閘極的該基板上的記憶體閘極，以及形成在該控制閘極及該記憶體閘極之間的絕緣層。絕緣層包括上部分，絕緣層的上部分形成在控制閘極的側壁上而未被記憶體閘極所覆蓋。
本發明另一些實施例提供一種半導體裝置結構的形成方法。半導體裝置結構的形成方法包括提供基板，以及在基板上形成多晶矽閘極。多晶矽閘極具有第一側壁及第二側壁。半導體裝置結構的形成方法還包括在多晶矽閘極的第二側壁上形成絕緣層，以及形成多晶矽間隙物鄰近於絕緣層。半導體裝置結構的形成方法還包括在多晶矽間隙物的側壁上形成間隙物，以及移除多晶矽間隙物的頂部分，以暴露出絕緣層的上部分。半導體裝置結構的形成方法還包括在多晶矽閘極上形成第一金屬矽化物層以形成控制閘極，並在多晶矽間隙物上形成第二金屬矽化物層以形成記憶體閘極。第一金屬矽化物層及第二金屬矽化物層至少被絕緣層的上部分隔開。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
102‧‧‧基板
126‧‧‧源極及汲極區
325‧‧‧接觸蝕刻停止層
327‧‧‧層間介電層
120’‧‧‧第二間隙物
130c‧‧‧記憶體閘極
100c‧‧‧快閃記憶體結構
124c‧‧‧第二金屬矽化物層
106‧‧‧絕緣層
122‧‧‧第一金屬矽化物層
120‧‧‧第一間隙物
128‧‧‧控制閘極
Claims (9)
- 一種半導體裝置結構，包括：一基板；一控制閘極，形成在該基板上，該控制閘極包括一第一金屬矽化物層；一絕緣層，形成在該控制閘極的一側壁上；以及一記憶體閘極，形成鄰近於該絕緣層，該記憶體閘極包括一第二金屬矽化物層；其中該絕緣層具有一第一高度，且該記憶體閘極具有一第二高度低於該第一高度，該第一金屬矽化物層的一底表面至該第二金屬矽化物層之一頂表面之間的距離介於約10nm至約200nm。
- 如申請專利範圍第1項所述之半導體裝置結構，其中形成於該控制閘極的該側壁上的該絕緣層的一上部分未被該控制閘極所覆蓋。
- 如申請專利範圍第2項所述之半導體裝置結構，其中該絕緣層的該上部分具有一長度介於約5nm至約150nm。
- 如申請專利範圍第1項所述之半導體裝置結構，其中該第一高度及該第二高度的差介於約5nm至約150nm。
- 一種半導體裝置結構，包括：一基板；一控制閘極，形成在該基板上，該控制閘極包括一第一金屬矽化物層；一記憶體閘極，形成在鄰近於該控制閘極的該基板上，該 記憶體閘極包括一第二金屬矽化物層；以及一絕緣層，形成在該控制閘極及該記憶體閘極之間；其中該絕緣層包括一上部分，該絕緣層的該上部分形成在該控制閘極的一側壁上而未被該記憶體閘極所覆蓋，該第一金屬矽化物層的一底表面至該第二金屬矽化物層之一頂表面之間的距離介於約10nm至約200nm。
- 如申請專利範圍第5項所述之半導體裝置結構，其中該第二金屬矽化物層的一頂表面大體平行於該基板的一頂表面。
- 一種半導體裝置結構的形成方法，包括：提供一基板；在該基板上形成一多晶矽閘極，該多晶矽閘極具有一第一側壁及一第二側壁；在該多晶矽閘極的該第二側壁上形成一絕緣層；形成一多晶矽間隙物鄰近於該絕緣層；在該多晶矽間隙物的一側壁上形成一間隙物；移除該多晶矽間隙物的一頂部分，以暴露出該絕緣層的一上部分；以及在該多晶矽閘極上形成一第一金屬矽化物層以形成一控制閘極，並在該多晶矽間隙物上形成一第二金屬矽化物層以形成一記憶體閘極；其中該第一金屬矽化物層及該第二金屬矽化物層至少被該絕緣層的該上部分隔開，且該第一金屬矽化物層的一底表面至該第二金屬矽化物層之一頂表面之間的距離介於約10nm至約200nm。
- 如申請專利範圍第7項所述之半導體裝置結構的形成方法，其中藉由一濕蝕刻製程移除該多晶矽間隙物的該頂部分。
- 如申請專利範圍第7項所述之半導體裝置結構的形成方法，其中移除該多晶矽間隙物的該頂部分的步驟更包括：在該基板上形成一光阻層以覆蓋該多晶矽閘極；以該間隙物保護該多晶矽間隙物的一底部分，移除該多晶矽間隙物的該頂部分；以及移除該光阻層。
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