TWI515906B - 半導體裝置及其製造方法 - Google Patents

Description

半導體裝置及其製造方法

本揭露係有關於半導體裝置及其製造方法，且特別係有關於一種金氧半導體裝置及其製造方法。

半導體積體電路工業在過去數十年間經歷了快速的成長。半導體材料與設計技術的進步使得電路越來越小也越來越複雜。由於相關製程技術的進步，使得上述材料與設計方面的進步得以實現。在半導體發展的歷程中，由於能夠可靠地製造出的最小元件的尺寸越來越小，所以單位面積上可互連的元件數量越來越多。

快閃式記憶體為一種半導體積體裝置。由於半導體材料與設計技術的進步，快閃式記憶體中的元件尺寸亦隨之縮小。然而，要使快閃式記憶體中的元件尺寸達到更進一步之微小化仍存在許多挑戰。

本揭露提供一種半導體裝置，包括基底；控制閘極，設於基底上，其中控制閘極具有第一高度；記憶閘極，設於基底上且鄰近控制閘極，其中記憶閘極具有低於第一高度的第二高度；閘極間介電層，設於控制閘極與記憶閘極之間；側壁間隔物，設於控制閘極與記憶閘極之側壁；及頂部間隔物， 設於記憶閘極之部分頂部。

本揭露更提供一種半導體裝置之製造方法，包括；提供基底，其上依序設有導電層及設於導電層上之圖案化罩幕；圖案化導電層以形成控制閘極，其中控制閘極具有第一高度；形成閘極間介電層及記憶閘極於控制閘極之側壁，其中記憶閘極具有低於第一高度的第二高度；形成間隔物層覆蓋圖案化罩幕、控制閘極及記憶閘極；回蝕刻間隔物層以形成側壁間隔物於控制閘極與記憶閘極之側壁及頂部間隔物於記憶閘極之部分頂部，其中頂部間隔物露出記憶閘極之部分頂表面；移除控制閘極上之圖案化罩幕；及金屬矽化控制閘極與記憶閘極露出之表面。

為讓本揭露之上述和其它目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。

100‧‧‧基底

102‧‧‧第一導電層

104‧‧‧圖案化罩幕

106‧‧‧控制閘極

108‧‧‧介電材料層

110‧‧‧第二導電層

111‧‧‧蝕刻步驟

112a、112b‧‧‧側壁導電物

114‧‧‧閘極間介電層

116‧‧‧記憶閘極

118‧‧‧間隔物層

120a、120b‧‧‧側壁間隔物

122‧‧‧頂部間隔物

124、126‧‧‧金屬矽化物

128‧‧‧源極/汲極區

150‧‧‧半導體裝置

H1-H2‧‧‧高度

T1-T2‧‧‧厚度

W1-W2‧‧‧寬度

第1A-1I圖係本揭露其它實施例之半導體裝置在其製造方法中各階段的剖面圖。

以下針對本揭露之半導體裝置作詳細說明。應了解的是，以下之敘述提供許多不同的實施例或例子，用以實施本揭露之不同樣態。以下所述特定的元件及排列方式儘為簡單描述本揭露。當然，這些僅用以舉例而非本揭露之限定。此外，在不同實施例中可能使用重複的標號或標示。這些重複僅為了 簡單清楚地敘述本揭露，不代表所討論之不同實施例及/或結構之間具有任何關連性。再者，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸之情形。或者，亦可能間隔有一或更多其它材料層之情形，在此情形中，第一材料層與第二材料層之間可能不直接接觸。

本發明接下來將會提供許多不同的實施例以實施本發明中不同的特徵。各特定實施例中的組成及配置將會在以下作描述以簡化本發明。這些為實施例並非用於限定本發明。此外，一第一元件形成於一第二元件“上方”、“之上”、“下方”或“之下”可包含實施例中的該第一元件與第二元件直接接觸，或也可包含該第一元件與第二元件之間更有其他額外元件使該第一元件與第二元件無直接接觸。各種元件可能以任意不同比例顯示以使圖示清晰簡潔。

在此，「約」、「大約」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內。在此給定的數量為大約的數量，意即在沒有特定說明的情況下，仍可隱含「約」、「大約」之含義。此外，在此「大抵」之用語通常表示在一給定值或範圍的50%以上。

以下針對本揭露之半導體裝置製造方法的某些實施例作詳細說明。本揭露提供之半導體裝置的製造方法，係形成一頂部間隔物於記憶閘極之部分頂部，使半導體裝置的元件間具有更佳的電性隔離效果。

第1A-1I圖係本揭露實施例之半導體裝置在其製造方法中各階段的剖面圖。首先，參見第1A圖，提供基底100。 基底100可為半導體基底，例如為矽基底、鍺基底、鍺化矽基底、砷化鎵基底、碳化矽基底、砷化銦基底、磷化銦基底、磷砷化鎵基底、銦化鎵基底或其它適合的半導體基底。在某些實施例中，基底100可以包括磊晶層。例如，基底100可以有磊晶層覆蓋於主體半導體上。此外，可以施與應變於基底100上以提升其性能，例如磊晶層可以包括不同於主體半導體的半導體材料，例如鍺化矽層覆蓋於主體矽或是矽層覆蓋於主體鍺化矽，此磊晶層是由包括選擇性磊晶成長(SEG)的製程形成。此外，基底100可以包括絕緣層上覆矽(SOI)結構，例如內埋的介電層。另外，基底100可以包括內埋的介電層，例如內埋的氧化層(BOX)，此氧化層係藉由氧氣植入分離技術、晶圓結合、選擇性磊晶成長或其它合適的方法形成。事實上不同的實施例可以包括任何形式的基底結構與材料。基底100也可以包括不同的P型摻雜區及/或N型摻雜區，其是以離子植入及/或擴散方法來實施。這些摻雜區包括N井區和P井區。

接著，繼續參見第1A圖，於基底100上依序形成第一導電層102及圖案化罩幕104。此第一導電層102係用以於後續製程中形成控制閘極。第一導電層102的材質通常是多晶矽、摻雜多晶矽、或摻雜非晶矽。例如，可由化學氣相沉積法或其它方法，使用適當的含矽原料沉積形成，例如可利用低壓化學氣相沉積法(LPCVD)，以矽烷(SiH₄)作為原料在510~650℃之間沉積而成。在一些實施例中，可將此多晶矽層以適當的摻質摻雜，例如以磷摻雜，摻雜的方式可利用POCl₃擴散、臨場(in-situ)摻雜或離子佈植等技術達成。

圖案化罩幕104之位置係對應至將於後續形成之控制閘極，且此圖案化罩幕104係用以於後續蝕刻第一導電層102之製程中作為罩幕以定義出控制閘極。圖案化罩幕104之材料可為氮化矽、氧化矽、氮氧化矽、非晶碳材(amorphous carbon)、前述之組合或其它與第一導電層102有蝕刻選擇性之材料。例如可先以化學氣相沉積法(CVD)毯覆沉積一硬罩幕層，接著以微影與乾蝕刻步驟定義此毯覆式硬罩幕層以形成圖案化硬罩幕層104。上述乾蝕刻通常是一種電漿蝕刻(plasma etching)，例如可為「物理性蝕刻」(包括「濺擊蝕刻(Sputter Etching)」與「離子束蝕刻(Ion BeamEtching)」)、「化學性蝕刻：電漿蝕刻(Plasma Etching)」與「物理、化學複合蝕刻(即反應性離子蝕刻(Reactive Ion Etching，簡稱RIE)。

接著，請參見1B圖，以圖案化硬罩幕層104為蝕刻罩幕蝕刻第一導電層102以形成控制閘極106。此蝕刻步驟亦可為上述用以形成圖案化硬罩幕層104之乾蝕刻步驟。在一些實施例中，圖案化罩幕104之厚度T1為控制閘極106之高度H1的0.1倍-0.8倍。需注意的是，若圖案化罩幕104之厚度T1過低，例如低於控制閘極106之高度H1的0.1倍，則其無法於後續之製程中與記憶閘極形成足夠高的階梯高度(step height)以形成頂部間隔物。然而，若圖案化罩幕104之厚度T1過高，例如高於控制閘極106之高度H1的0.8倍，則後續順應性沈積於其上的介電材料層及第二導電層可能會有沈積不均勻的問題。

接著，如第1C圖所示，於基底100及控制閘極106、圖案化罩幕104上順應性沈積介電材料層108及第二導電層 110。需注意的是，在此實施例中，並未於形成控制閘極106後立即移除圖案化罩幕104。此第二導電層110係用以於後續製程中形成記憶閘極。第二導電層110的材質通常是多晶矽、摻雜多晶矽、或摻雜非晶矽。例如，可由化學氣相沉積法或其它方法，使用適當的含矽原料沉積形成，其中較佳者，是利用低壓化學氣相沉積法(LPCVD)，以矽烷(SiH₄)作為原料在510~650℃之間沉積而成。在一些實施例中，可將此多晶矽層以適當的摻質摻雜，例如以磷摻雜，摻雜的方式可利用POCl₃擴散、臨場(in-situ)摻雜或離子佈植等技術達成。

介電材料層108將作為控制閘極106與後續形成之記憶閘極之間的閘極間介電層。介電材料層108的材質可為氧化矽/氮化矽/氧化矽(ONO)、氮化矽/氧化矽(NO)、氧化矽、氮化矽、或Ta₂O₅等。介電材料層108可使用化學氣相沉積(CVD)法形成。此化學氣相沉積法例如可為低壓化學氣相沉積法(low pressure chemical vapor deposition，LPCVD)、低溫化學氣相沉積法(low temperature chemical vapor deposition，LTCVD)、快速升溫化學氣相沉積法(rapid thermal chemical vapor deposition，RTCVD)、電漿輔助化學氣相沉積法(plasma enhanced chemical vapor deposition，PECVD)、原子層化學氣相沉積法之原子層沉積法(atomic layer deposition，ALD)或其它常用的方法。

接著，請參見1D圖，進行蝕刻步驟111蝕刻第二導電層110以形成側壁導電物112a、112b於控制閘極106之相反側壁。此蝕刻步驟111可為前述之乾蝕刻步驟。

應注意的是，由於此實施例之後續步驟將在側壁導電物112a上形成頂部間隔物，故此步驟不需以過蝕刻大幅降低側壁導電物112a的高度來避免控制閘極106與將於後續形成之記憶閘極之間發生短路。若在此步驟中以過蝕刻大幅降低側壁導電物112a的高度，則由於過蝕刻步驟進行的時間較長，電荷容易累積於介電材料層中產生電荷效應(charging effect)。此電荷效應會增加半導體裝置之臨界電壓(threshold voltage)，且會造成其它元件的損壞。此外，由於在上述過蝕刻步驟中難以控制側壁導電物之高度，故其製程均勻度(uniformity)會較差。相較之下，由於蝕刻步驟111並非上述之過蝕刻步驟，故可防止發生電荷效應造成臨界電壓(threshold voltage)的增加及其它元件的損壞。且蝕刻步驟111可準確控制所形成之側壁導電物112a、112b的高度，故此實施例之製程均勻度(uniformity)較佳。

接著，請參見1E圖，移除側壁導電物112b及未被側壁導電物112a覆蓋之介電材料層108，留下側壁導電物112a及其覆蓋的介電材料層108在控制閘極106之側壁分別作為閘極間介電層114及記憶閘極116。此閘極間介電層114為L型，且可將記憶閘極116與控制閘極106及基底100隔離。在一些實施例中，可先以乾蝕刻步驟移除側壁導電物112b，接著再以濕蝕刻步驟移除未被側壁導電物112a覆蓋之介電材料層108。此蝕刻步驟可為前述之乾蝕刻步驟，而此濕蝕刻步驟例如可為使用磷酸溶液移除例如為氮化矽或氮氧化矽之介電材料層108。在此實施例中，記憶閘極116之高度H2低於控制閘極106之高度 H1，因此有部分控制閘極106的側壁未被閘極間介電層114或記憶閘極116覆蓋。

接著，請參見1F圖，形成間隔物層118覆蓋控制閘極106及記憶閘極116。間隔物層118係用以於後續製程中形成位於控制閘極106及記憶閘極116側壁的側壁間隔物及位於記憶閘極116之部分頂部的頂部間隔物。此間隔物層118的材質可為氧化矽/氮化矽/氧化矽(ONO)、氮化矽/氧化矽(NO)、氧化矽或氮化矽等。此間隔物層118可使用前述化學氣相沉積(CVD)法形成。

應注意的是，若控制閘極106上沒有圖案化罩幕104，則控制閘極106與記憶閘極116所形成的階梯高度(step height)SH1較小，無法於後續的非等向性回蝕刻步驟中形成頂部間隔物。但在本發明實施例中，由於控制閘極106上留有圖案化罩幕104，故圖案化罩幕104與記憶閘極116所形成的階梯高度SH2較大，可於後續蝕刻間隔物層118的非等向性回蝕刻步驟中形成頂部間隔物。

接著，請參見1G圖，進行一非等向性回蝕刻步驟蝕刻間隔物層118直到露出圖案化罩幕104之上表面以形成側壁間隔物120a、120b及頂部間隔物122。此非等向性回蝕刻步驟可為前述之乾蝕刻步驟。此側壁間隔物120a及120b分別形成於控制閘極106與記憶閘極116之側壁，而此頂部間隔物122係形成於記憶閘極116之部分頂部。在此實施例中，由於控制閘極106與記憶閘極116之間具有頂部間隔物122，故可於控制閘極1(06與記憶閘極116之間達到更佳的電性隔離效果，並可防止 控制閘極106與記憶閘極116之間發生短路。

繼續參見1G圖，此頂部間隔物122露出記憶閘極116之部分頂表面，例如，在一些實施例中，頂部間隔物122露出50%以上之記憶閘極116的頂表面面積。另外，如第1G圖所示，頂部間隔物122亦可設於閘極間介電層114之頂部，並可延伸設於控制閘極106鄰近記憶閘極116之側壁。頂部間隔物122之厚度T2為第一高度H1之約0.01倍-約0.5倍，例如為約0.1倍-約0.3倍。另外，頂部間隔物122之寬度W2為記憶閘極116具有寬度W1的約0.1倍-約0.8倍，例如為約0.3倍-約0.6倍。

應注意的是，若頂部間隔物122之厚度T2過低，例如低於控制閘極106之第一高度H1的約0.01倍，則其無法有效電性隔離控制閘極106與記憶閘極116。然而，若頂部間隔物122之厚度T2過高，例如高於控制閘極106之第一高度H1的約0.5倍，則頂部間隔物122可能會倒下而造成製程缺陷。另外，若頂部間隔物122之寬度W2過寬，例如寬於記憶閘極116之寬度W1的約0.8倍，則記憶閘極116可與外部電性連接之露出的頂表面面積會過小，使元件之內電阻增加，影響元件性能。然而，若頂部間隔物122之寬度W2過小，例如小於記憶閘極116之寬度W1的約0.1倍，則其無法有效電性隔離控制閘極106與記憶閘極116。

接著，參見第1H圖，於前述非等向性回蝕刻步驟後，移除控制閘極106上之圖案化罩幕104，並露出控制閘極106之頂表面。例如，在一些實施例中，可藉由濕式剝除法、電漿灰化法或其結合來移除圖案化硬罩幕層104。應注意的是，在 第1H圖所示之實施例中，控制閘極106之側壁被側壁間隔物120b、閘極間介電層114及頂部間隔物122覆蓋，僅露出其上表面。由於控制閘極106僅露出其上表面，故在移除圖案化罩幕104時並不會蝕刻控制閘極106之側壁，使此實施例具有更佳之製程均勻度。

接著，參見第1I圖，金屬矽化控制閘極106與記憶閘極116露出的頂表面，以於控制閘極106與記憶閘極116之頂部形成金屬矽化物124及126。金屬矽化物124及126可為過渡金屬矽化物，例如為鈷(cobalt，Co)、鎢(tungsten，W)、鈦(titanium，Ti)、鎳(nickel，Ni)或鉬(molybdenum，Mo)之矽化物。在一些實施例中，可先形成一由鈷(cobalt，Co)、鎢(tungsten，W)、鈦(titanium，Ti)、鎳(nickel，Ni)或鉬(molybdenum，Mo)所構成之金屬層(未顯示)覆蓋控制閘極106、記憶閘極116與基底100，接著進行一快速熱退火處理製程以於控制閘極106與記憶閘極116之頂部分別形成自動對準金屬矽化物124及126。接著，移除未與矽反應之金屬層(未顯示)，以於控制閘極106與記憶閘極116之頂部分別留下金屬矽化物124及126。

此金屬矽化物124及126可降低控制閘極106與記憶閘極116之電阻，且金屬矽化物124及126係藉由頂部間隔物122電性隔離。在一些實施例中，頂部間隔物122之高度介於上述兩個金屬矽化物124及126之間。在另一些實施例中，控制閘極106之金屬矽化物124比記憶閘極116之金屬矽化物126多。之後，可於基底100中形成源極/汲極區128，形成例如是快閃式 記憶體之半導體裝置150。

在第1I圖之半導體裝置150中，基底100上設有控制閘極106及記憶閘極116，且記憶閘極116鄰近控制閘極106。記憶閘極116之高度H2低於控制閘極106之高度H1。閘極間介電層114設於控制閘極106與記憶閘極116之間。側壁間隔物120a及120b分別設於控制閘極106與記憶閘極116之側壁，而頂部間隔物122設於記憶閘極116之部分頂部。金屬矽化物124及126分別設於控制閘極106與記憶閘極116之頂部。

在此實施例中，由於控制閘極與記憶閘極的金屬矽化物之間具有頂部間隔物，故可於控制閘極與記憶閘極之間達到更佳的電性隔離效果，並可防止控制閘極與記憶閘極之間發生短路。此外，由於此實施例並未使用過蝕刻步驟，故可防止發生電荷效應及達到較佳的製程均勻度(uniformity)。再者，此實施例之製程並不需加入額外的製程步驟或使用額外的罩幕，故不會增加生產成本。

雖然本揭露的實施例及其優點已揭露如上，但應該瞭解的是，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。此外，本揭露之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本揭露揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結果皆可根據本揭露使用。因此，本揭露之保護範圍 包括上述製程、機器、製造、物質組成、裝置、方法及步驟。另外，每一申請專利範圍構成個別的實施例，且本揭露之保護範圍也包括各個申請專利範圍及實施例的組合。

100‧‧‧基底

106‧‧‧控制閘極

114‧‧‧閘極間介電層

116‧‧‧記憶閘極

120a、120b‧‧‧側壁間隔物

122‧‧‧頂部間隔物

124、126‧‧‧金屬矽化物

128‧‧‧源極/汲極區

150‧‧‧半導體裝置

H1-H2‧‧‧高度

T2‧‧‧厚度

W1-W2‧‧‧寬度

Claims (18)

1. 一種半導體裝置，包括：一基底；一控制閘極，設於該基底上，其中該控制閘極具有一第一高度；一記憶閘極，設於該基底上且鄰近該控制閘極，其中該記憶閘極具有一低於該第一高度的第二高度；一閘極間介電層，設於該控制閘極與該記憶閘極之間；一側壁間隔物，設於該控制閘極與該記憶閘極之側壁；及一頂部間隔物，設於該記憶閘極之部分頂部。
2. 如申請專利範圍第1項所述之半導體裝置，其中該頂部間隔物亦設於該閘極間介電層之頂部。
3. 如申請專利範圍第1項所述之半導體裝置，其中該頂部間隔物亦設於該控制閘極鄰近該記憶閘極之側壁。
4. 如申請專利範圍第1項所述之半導體裝置，其中該控制閘極與該記憶閘極之頂部各包括一金屬矽化物，且該頂部間隔物電性隔離上述兩個金屬矽化物。
5. 如申請專利範圍第4項所述之半導體裝置，其中該頂部間隔物之高度介於上述兩個金屬矽化物之間。
6. 如申請專利範圍第1項所述之半導體裝置，其中該頂部間隔物之厚度為該第一高度之0.01倍-0.5倍。
7. 如申請專利範圍第1項所述之半導體裝置，其中該記憶閘極具有一第一寬度，該頂部間隔物具有一第二寬度，該第二寬度為該第一寬度的0.1倍-0.8倍。
8. 如申請專利範圍第1項所述之半導體裝置，其中該閘極間介電層包括氧化物-氮化物-氧化物層(ONO layer)、氧化物-氮化物層(ON layer)、氧化物層、或氮化物層。
9. 如申請專利範圍第1項所述之半導體裝置，其中該側壁間隔物及該頂部間隔物包括氧化物-氮化物-氧化物層(ONO layer)、氧化物-氮化物層(ON layer)、氧化物層、或氮化物層。
10. 一種半導體裝置之製造方法，包括：提供一基底，其上依序設有一導電層及一設於該導電層上之一圖案化罩幕；圖案化該導電層以形成一控制閘極，其中該控制閘極具有一第一高度；形成一閘極間介電層及一記憶閘極於該控制閘極之側壁，其中該記憶閘極具有一低於該第一高度的第二高度；形成一間隔物層覆蓋該圖案化罩幕、該控制閘極及該記憶閘極；回蝕刻該間隔物層以形成一側壁間隔物於該控制閘極與該記憶閘極之側壁及一頂部間隔物於該記憶閘極之部分頂部，其中該頂部間隔物露出該記憶閘極之部分頂表面；移除該控制閘極上之該圖案化罩幕；及金屬矽化該控制閘極與該記憶閘極露出之表面。
11. 如申請專利範圍第10項所述之半導體裝置之製造方法，其中該頂部間隔物亦設於該閘極間介電層之頂部。
12. 如申請專利範圍第10項所述之半導體裝置之製造方法，其 中該頂部間隔物亦設於該控制閘極鄰近該記憶閘極之側壁。
13. 如申請專利範圍第10項所述之半導體裝置之製造方法，其中該頂部間隔物電性隔離上述兩個金屬矽化物。
14. 如申請專利範圍第10項所述之半導體裝置之製造方法，其中該頂部間隔物之高度介於該控制閘極與該記憶閘極之金屬矽化物之間。
15. 如申請專利範圍第10項所述之半導體裝置之製造方法，其中該頂部間隔物之厚度為該第一高度之0.01倍-0.5倍
16. 如申請專利範圍第10項所述之半導體裝置之製造方法，其中該記憶閘極具有一第一寬度，該頂部間隔物具有一第二寬度，該第二寬度為該第一寬度的0.1倍-0.8倍。
17. 如申請專利範圍第10項所述之半導體裝置之製造方法，其中該圖案化罩幕包括氮化矽、氧化矽、氮氧化矽、非晶碳材(amorphous carbon)、多晶矽、或前述之組合。
18. 如申請專利範圍第10項所述之半導體裝置之製造方法，其中該圖案化罩幕之厚度為該控制閘極之第一高度的0.1倍-0.8倍。