KR20100001666A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 반도체 기판 상에 터널 절연막, 제1 도전막, 유전체막, 제2 도전막을 순차적으로 적층하는 단계와, 상기 제2 도전막, 상기 유전체막, 상기 제1 도전막을 패터닝하여 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴의 측벽에 스페이서를 형성하는 단계와, 상기 스페이서를 포함한 전체 구조 상에 SAC 절연막 및 층간 절연막을 형성하는 단계와, 화학기계연마 ( chemical mechanical polishing, CMP ) 공정을 실시하여 상기 게이트 패턴의 상부에 형성된 상기 SAC 절연막을 노출시키는 단계와, 노출된 상기 SAC 절연막을 제거하는 단계, 및 노출된 상기 제2 도전막의 상부를 금속 게이트막으로 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 개시한다.
게이트 패턴, 게이트 전극, 코발트, 브릿지
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 게이트 패턴을 형성하기 위한 반도체 소자의 제조 방법에 관한 것이다.
일반적으로 반도체 소자 중 플래시 메모리 소자는 게이트 패턴은 플로팅 게이트용 도전막, 유전체막, 콘트롤 게이트용 도전막, 게이트 전극을 패터닝하여 게이트 패턴을 형성한다.
도 1은 종래 기술에 따른 반도체 소자의 게이트 패턴을 형성하기 위한 소자의 단면도이다.
도 1을 참조하면, 반도체 기판(10) 상에 터널 절연막(11), 플로팅 게이트용 도전막(12), 유전체막(13), 콘트롤 게이트용 도전막(14), 게이트 전극막(15), 및 하드 마스크막(16)을 순차적으로 적층하여 형성한다. 이후, 하드 마스크막(16)을 패터닝하여 이를 이용한 식각 공정을 실시하여 게이트 전극막(15)을 패터닝한다.
일반적으로 50nm 이하의 반도체 소자에서는 게이트 전극막으로 텅스텐 실리사이드(Wsix)막을 사용할 경우 텅스텐 실리사이드(Wsix)막 자체의 비저항이 높아 워드라인의 저항(Rs)이 증가하여 프로그램 속도 및 독출 속도가 저하하게 된다. 이를 해결하기 위해서는 텅스텐 실리사이드(Wsix)막의 두께를 증가시켜야 하나 이는 워드라인의 패터닝 공정이 어렵고 워드라인들을 전기적으로 분리시키는 소자 분리막 내에 보이드(Void)가 발생할 수 있다. 따라서 텅스텐 실리사이드(Wsix)막 보다 비저항이 낮은 물질을 사용하여 게이트 전극막을 형성하는 방법이 연구중이다.
본 발명이 이루고자 하는 기술적 과제는 반도체 메모리 소자의 게이트 패턴 형성 공정시, 게이트 막들을 패터닝 한 후, 스페이서, SAC 절연막 , 및 층간 절연막을 형성한 후 평탄화 공정으로 SAC 질화막을 노출시킨 후 노출된 SAC 절연막을 제거함으로써, 게이트 패턴의 측벽에 스페이서 및 SAC 절연막을 잔류시켜 게이트간 브릿지 현상을 방지할 수 있는 반도체 소자의 제조 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 반도체 기판 상에 터널 절연막, 제1 도전막, 유전체막, 제2 도전막을 순차적으로 적층하는 단계와, 상기 제2 도전막, 상기 유전체막, 상기 제1 도전막을 패터닝하여 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴의 측벽에 스페이서를 형성하는 단계와, 상기 스페이서를 포함한 전체 구조 상에 SAC 절연막 및 층간 절연막을 형성하는 단계와, 화학기계연마 ( chemical mechanical polishing, CMP ) 공정을 실시하여 상기 게이트 패턴의 상부에 형성된 상기 SAC 절연막을 노출시키는 단계와, 노출된 상기 SAC 절연막을 제거하는 단계, 및 노출된 상기 제2 도전막의 상부를 금속 게이트막으로 형성하는 단계를 포함한다.
상기 SAC 절연막을 제거하는 단계는 SAC 절연막(107)을 제거하는 공정은 인 산(H3PO4) 및 SC-1 세정액을 이용하여 1차 식각하는 단계, 및 200:1 HF ~ 500:1 HF의 세정액을 이용하여 2차 식각하는 단계를 포함한다.
상기 금속 게이트막으로 형성하는 단계는 노출된 상기 제2 도전막의 상부를 포함한 전체 구조 상에 금속막을 형성하는 단계와, 열처리 공정을 실시하여 상기 금속막과 접촉된 상기 제2 도전막을 상기 금속 게이트막으로 형성하는 단계, 및 상기 금속막을 제거하는 단계를 포함한다. 상기 금속막은 니켈 또는 코발트막으로 형성한다. 상기 금속막을 형성하기 전에 Ti/TiN막을 형성하는 단계를 더 포함한다. 금속 게이트막은 니켈 실리사이드 또는 코발트 실리사이드막으로 형성한다.
상기 열처리 공정은 600 내지 800℃의 온도 범위에서 실시한다.
본 발명의 실시 예에 따르면, 반도체 메모리 소자의 게이트 패턴 형성 공정시, 게이트 막들을 패터닝 한 후, 스페이서, SAC 절연막 , 및 층간 절연막을 형성한 후 평탄화 공정으로 SAC 질화막을 노출시킨 후 노출된 SAC 절연막을 제거함으로써, 게이트 패턴의 측벽에 스페이서 및 SAC 절연막을 잔류시켜 게이트간 브릿지 현상을 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한 다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 2a 내지 도 2e는 본 발명의 일실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 반도체 기판(100) 상에 터널 절연막(101), 플로팅 게이트용 도전막(102), 유전체막(103), 콘트롤 게이트용 도전막(104), 및 하드 마스크막(105)을 순차적으로 적층하여 형성한다.
이때, 플로팅 게이트용 도전막(102) 및 콘트롤 게이트용 도전막(104)은 폴리 실리콘막을 사용하여 형성할 수 있으며, 유전체막(103)은 제1 산화막(103a), 질화막(103b), 및 제2 산화막(103c)으로 이루어진 ONO 구조로 형성하는 것이 바람직하다. 플로팅 게이트용 도전막(102)은 불순물이 함유되지 않은 비정질 폴리 실리콘막과 불순물이 함유된 폴리 실리콘막으로 구성된 이중막으로 형성하는 것이 바람직하다. 하드 마스크막(105)은 비정질 카본막 및 SiON막을 이용한 이중막으로 형성가능하다.
도 2b를 참조하면, 하드 마스크막(105) 상에 포토 레지스트 패턴을 형성한다. 이 후, 포토 레지스트 패턴을 이용하여 하드 마스크막을 패터닝한다. 이 후, 패터닝된 하드 마스크막을 이용하여 콘트롤 게이트용 도전막(104), 유전체막(103), 및 플로팅 게이트용 도전막(102)을 식각하여 게이트 패턴(102, 103, 104)을 형성한다.
이 후, 산화 공정을 실시하여 식각 공정시 발생하는 손상을 완화시킬 수 있다.
이 후, 게이트 패턴(102, 103, 104)을 포함한 터널 절연막(101) 상에 절연막을 증착한 후, 이를 식각하여 게이트 패턴(102, 103, 104)의 측벽에 절연막을 잔류시켜 스페이서막(106)을 형성한다. 스페이서막(106)은 산화막으로 형성하는 것이 바람직하다.
이 후, 스페이서막(106)을 포함한 전체 구조 상에 SAC 절연막(107)을 형성한다. SAC 절연막(107)은 질화막으로 형성하는 것이 바람직하다. SAC 절연막(107)을 포함한 전체 구조 상에 층간 절연막(108)을 형성한다. 층간 절연막(108)은 산화막으로 형성하는 것이 바람직하다.
도 2c를 참조하면, 게이트 패턴(102, 103, 104)의 상부에 형성된 SAC 절연막(107)이 노출되도록 화학기계연마 (chemical mechanical polishing, CMP ) 공정을 실시한다.
이 후 노출된 SAC 절연막(107)을 제거하여 콘트롤 게이트용 도전막(104)의 상부 표면을 노출한다. SAC 절연막(107)을 제거하는 공정은 인산(H3PO4) 및 SC-1 세정액을 이용하여 실시하는 것이 바람직하다. 또한 200:1 HF ~ 500:1 HF의 세정액을 이용하여 스페이서(106)의 식각 손상을 최소화하여 SAC 절연막(107)을 제거한다. 이로 인하여 게이트 패턴(102, 103, 104)의 측벽에 형성된 스페이서(106)는 게이트 패턴(102, 103, 104) 측벽 상단부까지 잔류하게 된다.
이 후, 건식 식각 공정을 실시하여 층간 절연막(108)의 높이를 제어할 수 있다.
도 2d를 참조하면, 노출된 콘트롤 게이트용 도전막(104)의 상부 표면을 포함한 전체 구조 상에 금속막(109)을 형성한다. 금속막(109)은 니켈 또는 코발트막으로 형성하는 것이 바람직하다. 금속막(109)을 형성하기 전에 금속막(109)의 접착 특성을 개선하기 위하여 Ti/TiN막을 형성할 수 있다. 이는 금속막(109)의 리프팅 현상을 방지하기 위함이다.
이 후, 열처리 공정을 실시하여 금속막(109)과 접촉된 콘트롤 게이트용 도전막의 상단부를 금속 게이트막(104A)으로 형성한다. 금속 게이트막(104A)은 니켈 또는 코발트막으로 이루어진 금속막(109)와 반응하여 니켈 실리사이드 또는 코발트 실리사이드막이 된다. 상기 열처리 공정은 600 내지 800℃의 온도 범위에서 실시하는 것이 바람직하다.
이때 게이트 패턴(102,103,104,104A)의 측벽 상단부까지 스페이서(106), 및 SAC 절연막(107)이 잔류하게 되어 인접한 게이트 패턴과 연결되는 브릿지 현상을 억제할 수 있다.
도 2e를 참조하면, 식각 공정을 실시하여 금속막을 제거하여 게이트 패턴(101, 102, 103, 104, 104A)을 완성한다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1은 종래 기술에 따른 반도체 소자의 게이트 패턴을 형성하기 위한 소자의 단면도이다.
도 2a 내지 도 2e는 본 발명의 일실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 101 : 터널 절연막
102 : 플로팅 게이트용 도전막 103 : 유전체막
104 : 콘트롤 게이트용 도전막 105 : 하드 마스크막
106 : 스페이서 107 : SAC 절연막
108 : 층간 절연막 109 : 금속막
104A : 금속 게이트막
Claims (7)
- 반도체 기판 상에 터널 절연막, 제1 도전막, 유전체막, 제2 도전막을 순차적으로 적층하는 단계;상기 제2 도전막, 상기 유전체막, 상기 제1 도전막을 패터닝하여 게이트 패턴을 형성하는 단계;상기 게이트 패턴의 측벽에 스페이서를 형성하는 단계;상기 스페이서를 포함한 전체 구조 상에 SAC 절연막 및 층간 절연막을 형성하는 단계;화학기계연마 (chemical mechanical polishing, CMP ) 공정을 실시하여 상기 게이트 패턴의 상부에 형성된 상기 SAC 절연막을 노출시키는 단계;노출된 상기 SAC 절연막을 제거하는 단계; 및노출된 상기 제2 도전막의 상부를 금속 게이트막으로 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 SAC 절연막을 제거하는 단계는SAC 절연막(107)을 제거하는 공정은 인산(H3PO4) 및 SC-1 세정액을 이용하여 1차 식각하는 단계; 및200:1 HF ~ 500:1 HF의 세정액을 이용하여 2차 식각하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 금속 게이트막으로 형성하는 단계는노출된 상기 제2 도전막의 상부를 포함한 전체 구조 상에 금속막을 형성하는 단계;열처리 공정을 실시하여 상기 금속막과 접촉된 상기 제2 도전막을 상기 금속 게이트막으로 형성하는 단계; 및상기 금속막을 제거하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 3 항에 있어서,상기 금속막은 니켈 또는 코발트막으로 형성하는 반도체 소자의 제조 방법.
- 제 3 항에 있어서,상기 금속막을 형성하기 전에 Ti/TiN막을 형성하는 단계를 더 포함하는 반도 체 소자의 제조 방법.
- 제 3 항에 있어서,금속 게이트막은 니켈 실리사이드 또는 코발트 실리사이드막으로 형성하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 열처리 공정은 600 내지 800℃의 온도 범위에서 실시하는 반도체 소자의 제조 방법.
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| KR1020080061666A KR20100001666A (ko) | 2008-06-27 | 2008-06-27 | 반도체 소자의 제조 방법 |
Publications (1)
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ID=41811944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080061666A KR20100001666A (ko) | 2008-06-27 | 2008-06-27 | 반도체 소자의 제조 방법 |
Country Status (1)
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-
2008
- 2008-06-27 KR KR1020080061666A patent/KR20100001666A/ko not_active Application Discontinuation
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