JP2010529686A - 垂直型電流制御型シリコン・オン・インシュレータ(soi)デバイス及びそれを形成する方法 - Google Patents
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Abstract
【解決手段】 垂直型シリコン制御整流器(SCR)、垂直型バイポーラ・トランジスタ、垂直型キャパシタ、抵抗器及び/又は垂直型ピンチ抵抗器のようなデバイスを有するシリコン・オン・インシュレータ(SOI)集積回路(IC)チップ、及びそれらのデバイスを作製する方法である。デバイスは、SOI表面層及び絶縁体層を通って基板に達するシード孔内に形成される。例えばN−型埋め込み拡散部が、基板内のシード孔を通って形成される。ドープされたエピタキシャル層が、埋め込み拡散部上に形成され、このドープされたエピタキシャル層は、例えばP−型層及びN−型層などの多数のドープ層を含むことができる。ドープされたエピタキシャル層上に、例えばP−型のポリシリコンを形成することができる。コンタクト・ライナ内に、埋め込み拡散部へのコンタクトが形成される。
【選択図】 図1
Description
前記活性層及び前記絶縁層を通って前記基板に達する開口部を形成するステップであって、前記開口部は前記基板の部分を露出させる、ステップと、
前記基板の前記露出された部分内にドープ領域を形成するステップと、
前記開口部を半導体層で充填するステップと、
前記半導体層内にデバイス領域を画定するステップと、
を含む方法。
2.前記開口部を充填するステップは、前記ドープ領域上にエピタキシャル層を成長させるステップを含む、条項1に記載の方法。
3.前記エピタキシャル層は、第2のドーパント型でドープされ、前記デバイス領域を画定するステップは、
前記エピタキシャル層の上面内に第1のドーパント型の層を形成するステップと、
前記上面上に第2のドーパント型の層を形成するステップと、
を含む、条項2に記載の方法。
4.前記上面内に前記第1のドーパント型の層を形成するステップの前に、前記方法は、前記活性層を通って前記上面内に浅いトレンチを形成するステップをさらに含み、前記第1のドーパント型の層は、浅いトレンチの1つによって前記上面の残りの部分から分離される前記上面の部分内に形成される、条項3に記載の方法。
5.前記デバイス領域を画定するステップは、
前記上面内に拡散領域を形成するステップであって、第1のドーパント型の拡散部領域は前記第2のドーパント型の層に隣接して形成され、第2のドーパント型の拡散領域は前記残りの部分内に形成される、ステップと、
前記拡散部領域及び前記ドープ領域へのコンタクトを形成するステップと、
をさらに含む、条項4に記載の方法。
6.前記ドープ領域は前記開口部を超えて延び、前記外部の浅いトレンチは、前記活性層を通って、前記ドープ領域の上方にある前記活性層の部分を除去して形成され、コンタクト・ライナは、前記外部の浅いトレンチを通って形成され、かつ、前記ドープ領域まで延びており、前記ドープ領域への前記コンタクトは、前記コンタクト・ライナ内に形成される、条項5に記載の方法。
7.前記基板はシリコン基板であり、前記活性層はシリコン・オン・インシュレータ・チップ内のシリコン表面層であり、前記第1のドーパント型はP型であり、前記第2のドーパント型はN型であり、前記上面上の前記P型層はポリシリコン層である、条項6に記載の方法。
8.前記拡散部を形成する前に、前記方法は、前記残りの部分における前記エピタキシャル層内にP−ウェルを形成するステップを含み、前記残りの部分におけるp−型拡散部は、前記P−ウェル内に形成される、条項7に記載の方法。
9.前記ドープ領域への前記コンタクトは、層ドープされたポリシリコンである、条項8に記載の方法。
10.垂直型シリコン制御整流器(SCR)は、前記エピタキシャル層及び前記ドープ領域内に形成される、条項7に記載の方法。
11.水平型抵抗器は前記開口部内に形成され、前記開口部の両側上の前記エピタキシャル層及び前記ドープ領域へのコンタクトは、前記水平型抵抗器の両端部におけるコンタクトである、条項7に記載の方法。
12.前記エピタキシャル層は、第1の型のドーパントでドープされ、デバイス領域を形成するステップは、
前記ドープされたエピタキシャル層上に誘電体層を形成するステップと、
前記誘電体層上に導電層を形成するステップであって、前記ドープされたエピタキシャル層及び前記導電層は、垂直型キャパシタのプレートである、ステップと、
を含む、条項2に記載の方法。
13.前記エピタキシャル層は、第1のドーパント型の複数の層でドープされ、前記ドープされたエピタキシャル層及び前記導電層は垂直型抵抗器を形成する、条項2に記載の方法。
14.前記エピタキシャル層内の前記複数の層をドープする前に、前記方法は、
前記活性表面層及び前記エピタキシャル層内に浅いトレンチを形成するステップであって、前記エピタキシャル層の中央部分は、第1の型のドーパントの前記複数の層でドープされる、ステップと、
前記エピタキシャル層の外部部分を第2のドーパント型の複数の層でドープするステップであって、前記垂直型抵抗器は垂直型ピンチ抵抗器である、ステップと、
をさらに含む、条項13に記載の方法。
15.前記第1の型のドーパントはN型であり、前記第2のドーパント型はP型であり、前記中央部分内に前記N−型層を形成するステップは、前記中央部分内のボディ層をドープするステップと、前記ボディ層内にn−型拡散部を形成するステップとを含み、複数のP−型層をドープするステップは、前記外部部分内にP−ウェルを注入するステップと、前記P−ウェルの各々の中にP−型拡散部を形成するステップとを含む、条項14に記載の方法。
16.バイポーラ・トランジスタが、前記エピタキシャル層内に形成され、前記エピタキシャル層は前記第1の型のドーパントでドープされ、前記デバイス領域を画定するステップは、
前記エピタキシャル層の上面内に第2のドーパント型のベース層を形成するステップと、
前記上面に第1のドーパント型のエミッタ層を形成するステップと、
を含む、条項2に記載の方法。
17.集積回路チップを形成する方法であって、前記方法は、
a)シリコン・オン・インシュレータ(SOI)ウェハを準備するステップと、
b)前記SOIウェハの表面層を通って半導体基板に達するシード孔を開口するステップと、
c)前記シード孔の各々の中の前記半導体基板内に埋め込み拡散部を形成するステップと、
d)前記拡散部上にエピタキシャル層を形成するステップであって、前記エピタキシャル層はそれぞれのシード孔を充填する、ステップと、
e)前記埋め込み拡散部及び前記エピタキシャル層の各々へのコンタクトを形成するステップであって、前記コンタクトは、前記埋め込み拡散部及び前記エピタキシャル層によって形成された回路素子の両端部に接触する、ステップと、
を含む方法。
18.前記シード孔を開口するステップ(b)は、
i)前記表面層をパターン形成するステップと、
ii)前記パターン形成された表面層の部分を選択的に除去するステップと、
iii)前記部分を除去することによって露出された絶縁体を除去するステップであって、前記露出された絶縁体は前記半導体基板まで除去される、ステップと、
を含む、条項17に記載の方法。
19.前記半導体基板はP−型シリコンであり、前記基板内に前記埋め込み拡散部を形成する前記ステップ(c)は、前記シリコン基板の露出面に角度付き注入のN−型ドーパントを注入することを含む、条項18に記載の方法。
20.前記エピタキシャル層を形成する前記ステップ(d)は、前記埋め込み拡散部上にドープされたP−型シリコンを内因的に成長させるステップを含む、条項19に記載の方法。
21.前記エピタキシャル層を形成するステップ(d)は、前記活性層を通って前記エピタキシャル層の上面内に浅いトレンチを形成するステップをさらに含み、前記上面の部分は、浅いトレンチによって前記上面の前記残りの部分から分離される、条項20に記載の方法。
22.前記エピタキシャル層を形成するステップ(d)は、
i)前記部分内にN−型層を形成するステップと、
ii)前記N−型層上にP型層を形成するステップと、
をさらに含む、条項21に記載の方法。
23.ステップ(d)(ii)において形成された前記P−型層はポリシリコン層であり、前記コンタクトを形成するステップ(e)は、
i)前記ポリシリコン層に隣接したN−型拡散部と、前記残りの部分の前記表面内のP−型拡散部とを形成するステップと、
ii)各々の拡散部へのコンタクトを形成するステップと、
を含む、条項22に記載の方法。
24.前記埋め込み拡散部へのコンタクトを形成するステップは、外部の浅いトレンチを通って前記埋め込み拡散部に達するコンタクト・ライナを形成するステップと、前記コンタクト・ライナ内に、前記埋め込み拡散部への前記コンタクトを形成するステップとを含む、条項23に記載の方法。
25.金属コンタクトは、前記埋め込み拡散部までの前記コンタクト・ライナ内に形成される、条項24に記載の方法。
26.ドープされたポリシリコン・コンタクトは、前記埋め込み拡散部までの前記コンタクト・ライナ内に形成される、条項24に記載の方法。
27.ステップ(e)(i)の前に、前記方法は、前記残りの部分における前記エピタキシャル層内にP−ウェルを形成するステップであって、前記P−型拡散部は前記P−ウェル内に形成される、ステップをさらに含む、条項24に記載の方法。
28.前記埋め込み拡散部への前記コンタクトを形成するステップは、
前記コンタクト・ライナ内にドープされたポリシリコンの第1の層を形成するステップであって、前記第1の層は第1のドーパント濃度にドープされる、ステップと、
前記第1の層上にドープされたポリシリコンの第2の層を形成するステップであって、前記第2の層は前記第1の濃度より低い第2のドーパント濃度にドープされる、ステップと、
を含む、条項27に記載の方法。
29.少なくとも1つの前記回路素子は、垂直型シリコン制御整流器(SCR)である、条項24に記載の方法。
30.少なくとも1つの前記回路素子は、水平型抵抗器であり、前記拡散部及び前記埋め込み拡散部へのコンタクトは、前記開口部の両側部上に形成され、かつ、前記水平型抵抗器の両端部におけるコンタクトである、条項24に記載の方法。
31.前記埋め込み拡散部及び前記エピタキシャル層は、N−型ドーパントでドープされ、前記回路素子は垂直型キャパシタであり、前記コンタクトを形成するステップ(e)の前に、前記方法は、
e1)前記ドープされたエピタキシャル層上に誘電体層を形成するステップと、
e2)前記誘電体層上に導電層を形成するステップと、
を含む、条項19に記載の方法。
32.少なくとも1つの前記回路素子は、前記エピタキシャル層内に複数のN−型層を形成することによって形成された垂直型抵抗器である、条項19に記載の方法。
33.前記垂直型抵抗器は垂直型ピンチ抵抗器であり、前記コンタクトを形成するステップ(e)は、
i)前記活性表面層及び前記エピタキシャル層内に浅いトレンチを形成するステップと、
ii)前記浅いトレンチの1つの外部の前記エピタキシャル層内にP−ウェルを形成するステップと、
iii)前記P−ウェル内にP−型拡散部を形成するステップと、
を含む、条項32に記載の方法。
34.バイポーラ・トランジスタが前記エピタキシャル層内に形成され、前記エピタキシャル層を形成するステップ(d)は、前記埋め込み拡散部と同じドーパント型、及び、前記半導体基板とは反対のドーパント型でドープされた、ドープされたエピタキシャル層を固有(内因的、イントリンシック)成長させるステップを含み、前記エピタキシャル層を固有成長させるステップ(d)は、
i)前記エピタキシャル層の上面内にベース層を形成するステップと、
ii)前記上面にエミッタ層を形成するステップと、
をさらに含む、条項17に記載の方法。
35.前記埋め込み拡散部はN−型であり、前記半導体基板はP−型シリコンであり、前記エミッタ層は、前記上面上に形成されたN−型ポリシリコンである、条項34に記載の方法。
36.前記埋め込み拡散部はN−型であり、前記半導体基板はP−型シリコンであり、前記N−型エミッタ層は、前記上面における前記ベース層内に形成される、条項34に記載の方法。
37.複数のチップの入力/出力(I/O)パッドに接続されたICを含むシリコン・オン・インシュレータ(SOI)集積回路(IC)チップであって、少なくとも1つのチップのI/Oパッドが垂直型シリコン制御整流器(SCR)に接続され、前記垂直型SCRは、
前記SOI ICチップの半導体基板の表面内にあり、かつ、活性表面層及び絶縁体層を通って前記表面まで延びるシード孔内に配置された、第1のドーパント型の埋め込み拡散部と、
前記埋め込み拡散部における第2のドーパント型の第2の型の領域と、前記第2の型の領域の上方にある前記第1のドーパント型の第1の型の領域とを含む、前記埋め込み拡散部から前記活性表面層まで上向きに延びているエピタキシャル層と、
前記第2の型でドープされている、前記エピタキシャル層上のポリシリコン層と、
を含む、SOI ICチップ。
38.前記垂直型SCRは、前記エピタキシャル層内に複数の拡散部をさらに含み、前記複数の拡散部のうちの少なくとも1つは、前記第1の型の領域と接触している第1の型の拡散部であり、前記複数の拡散部のうちの少なくとも1つの他のものは、前記第2の型の領域と接触している第2の型の拡散部である、条項37に記載のSOI ICチップ。
39.前記垂直型SCRは、各拡散部及び前記埋め込み拡散部へのコンタクトをさらに含み、前記埋め込み拡散部へのコンタクトはコンタクト・ライナ内にある、条項38に記載のSOI ICチップ。
40.少なくとも1つの水平型抵抗器を含むシリコン・オン・インシュレータ(SOI)集積回路(IC)チップであって、前記水平型抵抗器は、
前記SOI ICチップの半導体基板の表面内にあり、かつ、活性表面層及び絶縁層を通って前記表面まで延びるシード孔内に配置された、第1の型の埋め込み拡散部と、
前記埋め込み拡散部における第2の型の領域と、前記第2の型の領域の上方の前記第1の型の領域とを含む、前記埋め込み拡散部から前記活性表面層まで上向きに延びているエピタキシャル層と、
第2の型のものであり、かつ、前記第2の型の領域から/まで延びている、前記第1の型の領域の外部の前記エピタキシャル層の各端にあるドープされたウェルと、
前記第1の型の領域の両端部にある少なくとも2つの第1の型の拡散部と、
前記ドープされたウェルの各々の中の第2の型の拡散部と、
前記第2の型のものである、前記少なくとも2つの第1の型の拡散部間の前記エピタキシャル層上のポリシリコン層と、
各拡散部及び前記埋め込み拡散部へのコンタクトであって、前記埋め込み拡散部の各端部におけるコンタクトはコンタクト・ライナ内にある、コンタクトと、
を含む、SOI ICチップ。
41.少なくとも1つの垂直型受動素子を含むシリコン・オン・インシュレータ(SOI)集積回路(IC)チップであって、前記垂直型受動素子は、
前記SOI ICチップの半導体基板の表面内にあり、かつ、活性表面層及び絶縁層を通って前記表面まで延びるシード孔内に配置された、第1の型の埋め込み拡散部と、
前記埋め込み拡散部から前記活性表面層まで上向きに延びている第2の型のエピタキシャル層と、
前記エピタキシャル層の上方の受動素子端子と、
コンタクト・ライナ内の前記埋め込み拡散部へのコンタクトと、
を含む、SOI ICチップ。
42.前記第1の型はN−型であり、前記第2の型はP−型であり、前記受動素子は垂直型抵抗器であり、前記垂直型抵抗器端子は前記エピタキシャル層の表面へのコンタクトであり、前記エピタキシャル層は複数のドープされたN−型層を含む、条項41に記載のSOI ICチップ。
43.前記垂直型抵抗器は垂直型ピンチ抵抗器であり、前記エピタキシャル層は、前記エピタキシャル層の両端部における一対のP−ウェルと、前記P−ウェルの対の各々の中のP−型拡散部とをさらに含む、条項42に記載のSOI ICチップ。
44.少なくとも1つのバイポーラ・トランジスタを含むシリコン・オン・インシュレータ(SOI)集積回路(IC)チップであって、前記バイポーラ・トランジスタは、
前記SOI ICチップの半導体基板の表面内にあり、かつ、活性表面層及び絶縁層を通って前記表面まで延びるシード孔内に配置された、第1の型の埋め込み拡散部と、
前記埋め込み拡散部における前記第1の型の領域と、前記第1の型の領域の上方の第2の型のベース層とを含む、前記埋め込み拡散部から前記活性表面層まで上向きに延びているエピタキシャル層と、
前記ベース層の表面における前記第1の型のエミッタ層と、
前記埋め込み拡散部、前記ベース層及び前記エミッタ層の各々へのコンタクトであって、前記埋め込み拡散部の各端部におけるコンタクトはコンタクト・ライナ内にある、コンタクトと、
を含む、SOI ICチップ。
122:基板
124、222:誘電体層
126:シリコン表面層
128:アイランド
130:シード孔
132:埋め込みサブコレクタ
136:P−エピタキシャル層
138、140:浅いトレンチ分離(STI)
142、142´、142´´:N−エピタキシャル層
144、144´:ポリシリコン
148、148´:SCR
150、150´、152、152´、256:拡散部
156、156´、158、158´、160、160´、162、258:コンタクト
162:絶縁ライナ
170、172:トランジスタ
174、176:抵抗器
178:保護回路
180:入力/出力(I/O)パッド
190、252:P−ウェル
200、210:バイポーラ:トランジスタ
202、212:P−ベース層
220:垂直型減結合キャパシタ
230:垂直型抵抗器
240:水平型抵抗器
242L、242R、244L、244R、246L、246R:コンタクト端子
250:垂直型ピンチ抵抗器
Claims (24)
- 集積回路チップを形成する方法であって、前記方法は、
a)シリコン・オン・インシュレータ(SOI)ウェハを準備するステップと、
b)前記SOIウェハの表面層を通って半導体基板に達するシード孔を開口するステップと、
c)前記シード孔の各々の中の前記半導体基板内に埋め込み拡散部を形成するステップと、
d)前記拡散部上にエピタキシャル層を形成するステップであって、前記エピタキシャル層はそれぞれのシード孔を充填する、ステップと、
e)前記埋め込み拡散部及び前記エピタキシャル層の各々へのコンタクトを形成するステップであって、前記コンタクトは、前記埋め込み拡散部及び前記エピタキシャル層によって形成された回路素子の両端部に接触する、ステップと、
を含む方法。 - シード孔を開口する前記ステップ(b)は、
i)前記表面層をパターン形成するステップと、
ii)前記パターン形成された表面層の部分を選択的に除去するステップと、
iii)前記部分を除去することによって露出された絶縁体を除去するステップであって、露出された前記絶縁体は前記半導体基板まで除去される、ステップと、
を含む、請求項1に記載の方法。 - 前記半導体基板はP−型シリコンであり、前記基板内に前記埋め込み拡散部を形成する前記ステップ(c)は、角度付き注入で前記シリコン基板の露出面にN型ドーパントを注入するステップを含む、請求項2に記載の方法。
- 前記エピタキシャル層を形成する前記ステップ(d)は、前記埋め込み拡散部上にドープされたP−型シリコンを内因的に成長させるステップを含む、請求項3に記載の方法。
- 前記エピタキシャル層を形成する前記ステップ(d)は、前記活性層を通って前記エピタキシャル層の上面内に浅いトレンチを形成するステップをさらに含み、前記上面の部分は、浅いトレンチによって前記上面の残りの部分から分離される、請求項4に記載の方法。
- 前記エピタキシャル層を形成する前記ステップ(d)は、
i)前記部分内にN−型層を形成するステップと、
ii)前記N−型層上にP−型層を形成するステップと、
をさらに含む、請求項5に記載の方法。 - 前記ステップ(d)(ii)において形成された前記P−型層はポリシリコン層であり、コンタクトを形成する前記ステップ(e)は、
i)前記ポリシリコン層に隣接したN−型拡散部と、前記残りの部分の前記表面内のP−型拡散部とを形成するステップと、
ii)各拡散部へのコンタクトを形成するステップと、
を含む、請求項6に記載の方法。 - 前記埋め込み拡散部へのコンタクトを形成する前記ステップは、外部の浅いトレンチを通って前記埋め込み拡散部までコンタクト・ライナを形成し、前記コンタクト・ライナ内に前記埋め込み拡散部への前記コンタクトを形成するステップを含む、請求項7に記載の方法。
- 金属コンタクトは、前記埋め込み拡散部までの前記コンタクト・ライナ内に形成される、請求項8に記載の方法。
- ドープされたポリシリコン・コンタクトは、前記埋め込み拡散部までの前記コンタクト・ライナ内に形成される、請求項8に記載の方法。
- ステップ(e)(i)の前に、前記方法は、前記残りの部分における前記エピタキシャル層内にP−ウェルを形成するステップをさらに含み、前記P−型拡散部は前記P−ウェル内に形成される、請求項8に記載の方法。
- 前記埋め込み拡散部への前記コンタクトを形成する前記ステップは、
前記コンタクト・ライナ内にドープされたポリシリコンの第1の層を形成するステップであって、前記第1の層は第1のドーパント濃度でドープされる、ステップと、
前記第1の層上にドープされたポリシリコンの第2の層を形成するステップであって、前記第2の層は、前記第1の濃度より低い第2のドーパント濃度でドープされる、ステップと、
を含む、請求項11に記載の方法。 - 少なくとも1つの前記回路素子は垂直型シリコン制御整流器(SCR)である、請求項8に記載の方法。
- 少なくとも1つの前記回路素子は水平型抵抗器であり、前記拡散部及び前記埋め込み拡散部へのコンタクトは、前記開口部の両側上に形成され、かつ、前記水平型抵抗器の両端部におけるコンタクトである、請求項8に記載の方法。
- 前記埋め込み拡散部及び前記エピタキシャル層は、N−型ドーパントでドープされ、前記回路素子は垂直型キャパシタであり、コンタクトを形成する前記ステップ(e)の前に、前記方法は、
e1)前記ドープされたエピタキシャル層上に誘電体層を形成するステップと、
e2)前記誘電体層上に導電層を形成するステップと、
を含む、請求項3に記載の方法。 - 少なくとも1つの前記回路素子は、前記エピタキシャル層内に複数のN−型層を形成することによって形成された垂直型抵抗器である、請求項3に記載の方法。
- 前記垂直型抵抗器は垂直型ピンチ抵抗器であり、コンタクトを形成する前記ステップ(e)は、
i)前記活性表面層及び前記エピタキシャル層内に浅いトレンチを形成するステップと、
ii)前記浅いトレンチの1つの外部の前記エピタキシャル層内にP−ウェルを形成するステップと、
iii)前記P−ウェル内にP−型拡散部を形成するステップと、
を含む、請求項16に記載の方法。 - バイポーラ・トランジスタが、前記エピタキシャル層内に形成され、前記エピタキシャル層を形成する前記ステップ(d)は、前記埋め込み拡散部と同じドーパント型及び前記半導体基板とは反対のドーパント型でドープされた、ドープされたエピタキシャル層を固有成長させるステップを含み、前記エピタキシャル層を固有成長させる前記ステップ(d)は、
i)前記エピタキシャル層の上面内にベース層を形成するステップと、
ii)前記上面にエミッタ層を形成するステップと、
を含む、請求項1に記載の方法。 - 前記埋め込み拡散部はN−型であり、前記半導体基板はP−型シリコンであり、前記エミッタ層は前記上面上に形成されたN−型ポリシリコンである、請求項18に記載の方法。
- 前記埋め込み拡散部はN−型であり、前記半導体基板はP−型シリコンであり、前記N−型エミッタ層は、前記上面における前記ベース層内に形成される、請求項18に記載の方法。
- 複数のチップ入力/出力(I/O)パッドに接続されたICを含むシリコン・オン・インシュレータ(SOI)集積回路(IC)チップであって、少なくとも1つのチップI/Oパッドが垂直型シリコン制御整流器(SCR)に接続され、前記垂直型SCRは、
前記SOI ICチップの半導体基板の表面内にあり、かつ、活性表面層及び絶縁体層を通って前記表面まで延びるシード孔内に配置された、第1のドーパント型の埋め込み拡散部と、
前記埋め込み拡散部から前記活性表面層まで上方に延び、前記埋め込み拡散部における第2のドーパント型の第2の型の領域と、前記第2の型の領域の上方にある前記第1のドーパント型の第1の型の領域とを含む、エピタキシャル層と、
前記第2の型でドープされている、前記エピタキシャル層上のポリシリコン層と、
を含むSOI ICチップ。 - 前記垂直型SCRは、前記エピタキシャル層内に複数の拡散部をさらに含み、前記複数の拡散部のうちの少なくとも1つは、前記第1の型の領域と接触状態にある第1の型の拡散部であり、前記複数の拡散部のうちの少なくとももう1つは、前記第2の型の領域と接触状態にある第2の型の拡散部である、請求項21に記載のSOI ICチップ。
- 前記垂直型SCRは、各拡散部及び前記埋め込み拡散部へのコンタクトをさらに含み、前記埋め込み拡散部へのコンタクトはコンタクト・ライナ内にある、請求項22に記載のSOI ICチップ。
- 前記請求項のいずれかの方法によって形成された集積回路チップ。
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