JP2014175337A - 選択エピタキシャル成長法および成膜装置 - Google Patents

選択エピタキシャル成長法および成膜装置 Download PDF

Info

Publication number
JP2014175337A
JP2014175337A JP2013043995A JP2013043995A JP2014175337A JP 2014175337 A JP2014175337 A JP 2014175337A JP 2013043995 A JP2013043995 A JP 2013043995A JP 2013043995 A JP2013043995 A JP 2013043995A JP 2014175337 A JP2014175337 A JP 2014175337A
Authority
JP
Japan
Prior art keywords
epitaxial layer
growth
epitaxial
epitaxial growth
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2013043995A
Other languages
English (en)
Other versions
JP5931780B2 (ja
Inventor
Daisuke Suzuki
大介 鈴木
Akinobu Kakimoto
明修 柿本
Satoshi Onodera
聡 小野寺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Priority to JP2013043995A priority Critical patent/JP5931780B2/ja
Priority to KR1020140024474A priority patent/KR20140109822A/ko
Priority to TW103107270A priority patent/TWI550691B/zh
Priority to US14/197,359 priority patent/US9797067B2/en
Publication of JP2014175337A publication Critical patent/JP2014175337A/ja
Application granted granted Critical
Publication of JP5931780B2 publication Critical patent/JP5931780B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/16—Controlling or regulating
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02—Elements
    • C30B29/06—Silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

【課題】 エピタキシャル層の結晶性やエピタキシャル層の表面の平坦性を悪化させることなく、処理時間の増大を抑制することが可能な選択エピタキシャル成長法を提供すること。
【解決手段】第１の処理圧力下で原料ガスを供給し、エピタキシャル成長領域上にエピタキシャル層を成長させる工程（ステップ４）と、ステップ４において成長抑制膜上に原料ガスの供給に起因して堆積した堆積物を除去する工程（ステップ５）と、第１の処理圧力よりも高い第２の処理圧力下で原料ガスを供給し、エピタキシャル成長領域上に成長したエピタキシャル層上に、新たなエピタキシャル層を成長させる工程（ステップ６）と、ステップ６において成長抑制膜上に原料ガスの供給に起因して堆積した堆積物を除去する工程（ステップ７）と、を含み、ステップ６、およびステップ７を、エピタキシャル層が設計された膜厚に達するまで繰り返す。
【選択図】図１

Description

この発明は、選択エピタキシャル成長法および成膜装置に関する。
単結晶基体、例えば、シリコン単結晶基体上に、シリコン酸化物膜などの成長抑制膜によってエピタキシャル成長領域を区画し、エピタキシャル成長領域上に、エピタキシャル層を選択的に成長させる選択エピタキシャル成長法（以下、ＳＥＧという）が知られている。典型的なＳＥＧの手法は、例えば、特許文献１に記載されている。
特許文献１にも記載されているように、ＳＥＧにおいては、例えば、シリコン原料ガスの供給と、エッチングガスの供給とを交互に繰り返す。つまり、シリコンのエピタキシャル成長と、成長抑制膜、例えば、シリコン酸化物膜からなる層間絶縁膜上に堆積した余分なシリコンのエッチングとを繰り返しながら、エピタキシャル成長領域上に、シリコンエピタキシャル層を選択的に成長させていく。
特開２００７−４２６７１号公報
ＳＥＧは、半導体集積回路装置の製造プロセスでは、例えば、ＭＯＳＦＥＴのソース・ドレイン領域上に選択的にシリコンを成長させる、いわゆるエレベーテッドソース／ドレイン構造のように、比較的広くて浅い領域（アスペクト比が“１”未満）に適用されてきた。ところが、近時、比較的狭くて深い領域（アスペクト比が“１”以上）、例えば、ホールパターンや、ラインアンドスペースパターンのうちスペースパターンの埋め込みにも、ＳＥＧを適用することが検討されている。
半導体集積回路装置の高集積化は、今なお進展し続けている。このため、ホールパターンやスペースパターンにおいては、平面方向の寸法はさらに狭まり、かつ、深さ方向の寸法はより深くなっていく傾向にある。いわゆる、ホールパターンやスペースパターンの高アスペクト比化である。
このような高アスペクト比化が進んだホールパターンやスペースパターンを、ＳＥＧを用いて埋め込む際には、長い処理時間が必要となってくる。シリコンのエピタキシャル成長と、余分なシリコンのエッチングとを繰り返す回数を増やさなければならないためである。このため、半導体集積回路装置の製造時のスループットの悪化が避けられない状況となっている。
スループットの悪化を解決する手段として、シリコンがエピタキシャル成長する際の成長レートを上げることが考えられる。成長レートを上げれば、高アスペクト比化が進んだホールパターンやスペースパターンの埋め込みであっても、処理時間の増大を抑制することが可能となる。
しかしながら、エピタキシャル成長時の処理圧力等の処理条件を、成長レートが上がるように変更すると、成長したシリコンエピタキシャル層の結晶性や、その表面の平坦性が悪化する、という現象が確認された。
この発明は、エピタキシャル層の結晶性やエピタキシャル層の表面の平坦性を悪化させることなく、処理時間の増大を抑制することが可能な選択エピタキシャル成長法、およびその選択エピタキシャル成長法を実行することが可能な成膜装置を提供する。
この発明の第１の態様に係る選択エピタキシャル成長法は、単結晶基体上に、成長抑制膜によってエピタキシャル成長領域を区画し、前記エピタキシャル成長領域上に、エピタキシャル層を選択的に成長させる選択エピタキシャル成長法であって、（１）前記成長抑制膜によって前記エピタキシャル成長領域が区画された前記単結晶基体を含む被処理体を準備する工程と、（２）前記被処理体上の前記エピタキシャル成長領域上に、設計された膜厚に達するまでエピタキシャル層を選択的に成長させる工程とを含み、前記（２）工程が、（３）第１の処理圧力下で、前記被処理体上に、前記単結晶基体を構成する元素と同じ元素を含む原料ガスを供給し、前記エピタキシャル成長領域上にエピタキシャル層を成長させる工程と、（４）前記（３）工程において、前記成長抑制膜上に、前記原料ガスの供給に起因して堆積した堆積物を除去する工程と、（５）前記第１の処理圧力よりも高い第２の処理圧力下で、前記被処理体上に前記原料ガスを供給し、前記エピタキシャル成長領域上に成長したエピタキシャル層上に、新たなエピタキシャル層を成長させる工程と、（６）前記（５）工程において、前記成長抑制膜上に、前記原料ガスの供給に起因して堆積した堆積物を除去する工程と、を含み、前記（５）工程、および前記（６）工程を、前記設計された膜厚に達するまで繰り返す。
この発明の第２の態様に係る成膜装置は、被処理体を収容し、収容した前記被処理体上のエピタキシャル成長領域上にエピタキシャル層を選択的に成長させる処理室と、前記処理室に、前記エピタキシャル層の原料ガスと、前記原料ガスに起因して前記エピタキシャル成長領域を区画する成長抑制膜上に堆積した堆積物を除去するエッチングガスとを供給する処理ガス供給機構と、前記処理室内を排気する排気機構と、前記ガス供給機構、および前記排気機構を制御する制御装置とを具備し、前記制御装置は、上記第１の態様に係る選択エピタキシャル成長法が実行されるように、前記ガス供給機構、および前記排気機構を制御する。
この発明によれば、エピタキシャル層の平坦性や、エピタキシャル層の結晶性を悪化させることなく、処理時間の増大を抑制することが可能な選択エピタキシャル成長法、およびその選択エピタキシャル成長法を実行することが可能な成膜装置を提供できる。
この発明の第１の実施形態に係る選択エピタキシャル成長法のシーケンスの一例を示す流れ図 シーケンス中の被処理体の状態を概略的に示す断面図 シーケンス中の被処理体の状態を概略的に示す断面図 シーケンス中の被処理体の状態を概略的に示す断面図 シーケンス中の被処理体の状態を概略的に示す断面図 シーケンス中の被処理体の状態を概略的に示す断面図 シーケンス中の被処理体の状態を概略的に示す断面図 シーケンス中の被処理体の状態を概略的に示す断面図 シーケンス中の被処理体の状態を概略的に示す断面図 シーケンス中の被処理体の状態を概略的に示す断面図 シーケンス中の被処理体の状態を概略的に示す断面図 シーケンス中の被処理体の状態を概略的に示す断面図 シーケンス中の被処理体の状態を概略的に示す断面図 エピタキシャル成長領域近傍を拡大して示した断面図 エピタキシャル成長領域近傍を拡大して示した断面図 エピタキシャル成長領域近傍を拡大して示した断面図 エピタキシャル成長領域近傍を拡大して示した断面図 エピタキシャル成長領域近傍を拡大して示した断面図 （Ａ）図は第１の参考例に従った処理時間と成長するエピタキシャル層の厚さとの関係を示すタイムチャート、（Ｂ）図は第２の参考例に従った処理時間と成長するエピタキシャル層の厚さとの関係を示すタイムチャート、（Ｃ）図は第１の実施形態に従った処理時間と成長するエピタキシャル層の厚さとの関係を示すタイムチャート （Ａ）図および（Ｂ）図は第１の参考例の結果を示す図面代用写真 （Ａ）図および（Ｂ）図は第１の実施形態の結果を示す図面代用写真 シリコン原料ガスおよびエッチングガスを１サイクル当たりに流す時間と、成長レートとの関係を示す図 この発明の第２の実施形態に係る選択エピタキシャル成長法のシーケンスの一例を示す流れ図 （Ａ）図はホールパターンの例を示す斜視図、（Ｂ）図は（Ａ）図中の９Ｂ−９Ｂ線に沿う断面を示した斜視図 （Ａ）図はラインアンドスペースパターンの例を示す斜視図、（Ｂ）図は（Ａ）図中の１０Ｂ−１０Ｂ線に沿う断面を示した斜視図 （Ａ）図〜（Ｄ）図はホールパターン又はスペースパターンの断面を示す斜視図 この発明の第３の実施形態に係る成膜装置の一例を概略的に示す断面図
以下、この発明の実施形態を、図面を参照して説明する。なお、全図にわたり、共通の部分には共通の参照符号を付す。
（第１の実施形態）
〔選択エピタキシャル成長法〕
図１は、この発明の第１の実施形態に係る選択エピタキシャル成長法のシーケンスの一例を示す流れ図、図２Ａ〜図２Ｌはシーケンス中の被処理体の状態を概略的に示す断面図である。
<被処理体準備>
まず、図１中のステップ１に示すように、選択エピタキシャル成長の種結晶となる単結晶基体を含み、成長抑制膜によってエピタキシャル成長領域が区画された被処理体を準備する。
本例では、被処理体の一例として、図２Ａに示すように、上記単結晶基体として単結晶シリコン基体（シリコンウエハ）１を選び、単結晶シリコン基体１上に成長抑制膜として層間絶縁膜２を形成したものを被処理体として準備した。層間絶縁膜２の材料は、例えば、シリコン酸化物膜やシリコン窒化物膜などである。層間絶縁膜２には単結晶シリコン基体１に達するホールパターン３が形成されている。ホールパターン３は、実際の半導体集積回路装置においては、例えば、コンタクトホールなどとして機能する開孔である。ホールパターン３が形成された層間絶縁膜２は、単結晶シリコン基体１上にエピタキシャル成長領域を区画する。即ち、本例では、ホールパターン３の底に露呈する単結晶シリコン基体１の部分がエピタキシャル成長領域となる。
<選択エピタキシャル成長前処理>
次に、選択エピタキシャル成長を開始する前に、選択エピタキシャル成長のための前処理を行う。この前処理は必要に応じて行われればよい。
図２Ａに示すように、例えば、エッチング装置を用いて層間絶縁膜２にホールパターン３を形成した後、単結晶シリコン基体１はエッチング装置から搬出される。搬出された単結晶シリコン基体１が大気雰囲気など、酸素を含む雰囲気に曝されると、ホールパターン３の底に露呈する単結晶シリコン基体１の表面、即ちエピタキシャル成長領域上には自然酸化膜４が成長する。
前処理においては、まず、第１段階として、図１中のステップ２に示すように、エピタキシャル成長領域上から自然酸化膜４を除去する。これにより、図２Ｂに示すように、エピタキシャル成長領域には、単結晶シリコン基体１が露出される。自然酸化膜４の除去方法としては、ドライ処理、ウェット処理の双方があり、前者の一例としては化学的酸化物除去（ＣＯＲ：Chemical Oxide Removal）処理を挙げることができ、後者の一例としては希フッ酸（ＤＨＦ：Dilute HydroFluoric acid）処理を挙げることができる。
次に、第２段階として、図１中のステップ３に示すように、エピタキシャル成長領域をリセスする。これにより、図２Ｃに示すように、エピタキシャル成長領域に対応した単結晶シリコン基体１の部分が浅くリセスされ、例えば、ホールパターン３の形成時に、ホールパターン３の底に露呈した単結晶シリコン基体１中に入ったダメージ（結晶欠陥）が除去される。
<選択エピタキシャル成長工程>
前処理が終了したら、選択エピタキシャル成長工程に入る。
選択エピタキシャル成長工程では、まず、図１中のステップ４に示すように、単結晶基体を構成する元素と同じ元素を含む原料ガスを供給し、エピタキシャル成長領域上にエピタキシャル層を成長させる。本例では単結晶シリコン基体１を構成するシリコンと同じシリコンを含むシリコン原料ガスを、単結晶シリコン基体１を収容した成膜装置の処理室内に供給し、処理室内において、図２Ｄ〜図２Ｆに示すように、エピタキシャル成長領域上にシリコンエピタキシャル層５を成長させる。シリコン原料ガスの一例は、モノシラン（ＳｉＨ４）ガスである。
ステップ４におけるエピタキシャル成長条件は、単結晶シリコン基体１上にシリコンエピタキシャル層５が成長しだす時間よりも、層間絶縁膜２上へのシリコンの堆積が始まる時間（遅れ時間）が大きく遅れだすような条件とする。このような条件の一例としては、処理圧力を低く抑えることが挙げられる。本例では、ステップ４における処理圧力は第１の処理圧力とする。第１の処理圧力および具体的な処理条件の一例としては、
モノシラン流量： ４０ｓｃｃｍ
処 理 時 間： ６０ｍｉｎ
処 理 温 度： ５５０℃
第１の処理圧力： ０．０３３２５Ｐａ（２．５×１０−４Ｔｏｒｒ：本明細書では１Ｔｏｒｒを１３３Ｐａとする）
である。
上記条件では、シリコンエピタキシャル層５が成長する成長レートは、上記第１の処理圧力を超える値とした場合に比較して遅くなる。しかし、層間絶縁膜２上へのシリコンの堆積が始まる時間については、大きく遅れさせることができる。
図２Ｄ〜図２Ｆにはシリコンエピタキシャル層５の成長過程が示されている。
図２Ｄには成長初期の段階が示されているが、単結晶シリコン基体１上には厚さｔ１のシリコンエピタキシャル層５が成長しているが、層間絶縁膜２上には堆積物、例えば、シリコンの堆積は生じていない。
続く図２Ｅには成長中期の段階が示されている。成長中期においては、シリコンエピタキシャル層５は、厚さｔ１よりも厚い、厚さｔ２に成長している。例えば、厚さｔ２に成長した段階で、層間絶縁膜２上には堆積物の核、例えは、シリコンの核６が発生しだす。
さらに、シリコンエピタキシャル層５の成長を続けていくと、図２Ｆに示すように、シリコンエピタキシャル層５は、厚さｔ２よりも厚い、厚さｔ３に成長する。これともに、層間絶縁膜２上に発生したシリコンの核６は、さらに大きくなるか、あるいは層状のシリコン膜７となるように堆積が始まる。
次に、図１中のステップ５に示すように、成長抑制膜上に堆積した堆積物を除去する。本例では層間絶縁膜２上に堆積した層状のシリコン膜７をエッチングするエッチングガスを処理室内に供給し、処理室内において、図２Ｇに示すように、層状のシリコン膜７をエッチングして除去する。エッチングガスの一例は、塩素（Ｃｌ２）ガスである。塩素ガスは、例えば、キャリアガスとして水素（Ｈ２）ガスを用い、水素ガスとともに処理室内に供給される。
ステップ５における具体的な処理条件の一例としては、
塩素ガス流量 ： ８０ｓｃｃｍ
水素ガス流量 ： １０００ｓｃｃｍ
処 理 時 間： ２０ｍｉｎ
処 理 温 度： ５５０℃
処 理 圧 力： ０．０３３２５Ｐａ（２．５×１０−４Ｔｏｒｒ）
である。
これにより、層間絶縁膜２上に堆積した層状のシリコン膜７は除去される。これとともに、シリコンエピタキシャル層５は、層状のシリコン膜７と同種のシリコンからなることから、シリコンエピタキシャル層５の表面もエッチングされて後退し、厚さｔ３よりも薄い厚さｔ４まで減じられる。この観点から、シリコンエピタキシャル層５の成長時間は、ステップ４においてステップ５の後にも残存するような厚さとなるように設定され、また、ステップ５における除去時間は、層間絶縁膜２上に堆積した層状のシリコン膜７が除去されるであろう時間程度に設定される。これにより、ステップ５の後においても、シリコンエピタキシャル層５は残存する。
このように、第１の実施形態は、選択エピタキシャル成長法であるにも関わらず、最初に成長されるシリコンエピタキシャル層５は、例えば、層間絶縁膜２上に、例えば、大きなシリコンの核が発生するまで、あるいは図２Ｆに示すように層状のシリコン膜７の堆積が始まるまで、厚く成長させる。この理由は、次の通りである。
図３Ａ〜図３Ｅは、エピタキシャル成長領域近傍を拡大して示した断面図である。
図３Ａに示すように、第１の実施形態においては、図２Ｃを参照して説明したように、ホールパターン３の底に露呈した単結晶シリコン基体１中に入ったダメージや結晶欠陥８を除去するために、単結晶シリコン基体１をリセスする。しかしながら、ダメージや結晶欠陥８は、完全に除去されているとは限らない。半導体集積回路装置の内部に、数千から数万のホールパターンが存在するが、どこか一箇所だけでもダメージや結晶欠陥８が残っている可能性もある。
このような単結晶シリコン基体１上にシリコンエピタキシャル層５を成長させると、エピタキシャル成長領域に存在する結晶欠陥８を引きずって、シリコンエピタキシャル層５の内部に結晶欠陥９が成長してくる。シリコンエピタキシャル層５の厚さが成長初期では、図３Ｂに示すように、シリコンエピタキシャル層５の内部に成長してきた結晶欠陥９は、その表面に達する。
しかし、さらにシリコンエピタキシャル層５の成長を続けていくと、図３Ｃに示すように、内部に成長してきた結晶欠陥９は徐々に消失していく。
さらにシリコンエピタキシャル層５の成長を続けていくと、図３Ｄに示すように、シリコンエピタキシャル層５の表面からは、結晶欠陥９が消失する。結晶欠陥９が消失してからも、その後のステップ５におけるシリコンエピタキシャル層５の後退量を考慮し、ステップ４においては、後退した後においても、図３Ｅに示すように、シリコンエピタキシャル層５が厚さｔ４残存し、かつ、後退したシリコンエピタキシャル層５の表面には結晶欠陥９が存在しないような厚さｔ３にシリコンエピタキシャル層５の厚さを設定する。
このように、第１の実施形態においては、最初に成長されるシリコンエピタキシャル層５の厚さを、エピタキシャル成長領域に存在する結晶欠陥８を引きずってシリコンエピタキシャル層５内に成長してくる結晶欠陥９を、ステップ５の後において得られるシリコンエピタキシャル層５の表面から消失させる厚さに設定する。これにより、引き続き成長が繰り返されるシリコンエピタキシャル層については、その内部に結晶欠陥がほとんど存在しない、品質の高いシリコンエピタキシャル層が得られるようになる。
次に、図１中のステップ６に示すように、上記原料ガスを供給し、エピタキシャル成長領域上に新たなエピタキシャル層を成長させる。本例では、ＳｉＨ４ガスを、単結晶シリコン基体１を収容した成膜装置の処理室内に供給し、処理室内において、図２Ｈに示すように、エピタキシャル成長領域上に新たなシリコンエピタキシャル層１０を成長させる。
ステップ６におけるエピタキシャル成長条件は、ステップ４に比較して、層間絶縁膜２上へのシリコンの堆積が始まる時間（遅れ時間）が小さくなるような条件としてよい。このような条件の一例としては、処理圧力を、ステップ４における処理圧力よりも高くすることが挙げられる。本例では、ステップ６における処理圧力は、第１の処理圧力よりも高い第２の処理圧力とする。第２の処理圧力および具体的な処理条件の一例としては、
モノシラン流量： ９０ｓｃｃｍ
処 理 時 間： １０ｍｉｎ
処 理 温 度： ５５０℃
第１の処理圧力： ０．０６６５Ｐａ（５×１０−４Ｔｏｒｒ）
である。
上記条件では、層間絶縁膜２上へのシリコンの堆積が、ステップ４に比較して早まるものの、新たなシリコンエピタキシャル層１０が成長する成長レートは、ステップ４におけるシリコンエピタキシャル層５が成長する成長レートに比較して速めることができる。
次に、図１中のステップ７に示すように、成長抑制膜上に堆積した堆積物を除去する。本例では層間絶縁膜２上に堆積した粒状のシリコン核１１をエッチングするエッチングガスを処理室内に供給し、処理室内において、図２Ｉに示すように、粒状のシリコン各１１をエッチングして除去する。エッチングガスの一例は、塩素（Ｃｌ２）ガスである。ステップ５と同様に、塩素ガスは、例えば、キャリアガスとして水素（Ｈ２）ガスを用い、水素ガスとともに処理室内に供給される。
ステップ７における具体的な処理条件の一例としては、
塩素ガス流量 ： ８０ｓｃｃｍ
水素ガス流量 ： １０００ｓｃｃｍ
処 理 時 間： １ｍｉｎ
処 理 温 度： ５５０℃
処 理 圧 力： ０．０６６５Ｐａ（５×１０−４Ｔｏｒｒ）
である。
これにより、層間絶縁膜２上に粒状のシリコン核１１は除去される。これとともに、新たなシリコンエピタキシャル層１０は、粒状のシリコン核１１と同種のシリコンからなることから、新たなシリコンエピタキシャル層１０の表面もエッチングされて後退する。この観点から、新たなシリコンエピタキシャル層１０の成長時間は、ステップ６においてステップ７の後にも残存するような厚さとなるように設定され、また、ステップ７における除去時間は、粒状のシリコン核１１が除去されるであろう時間程度に設定される。これにより、ステップ７の後においても、新たなシリコンエピタキシャル層１０は残存する。
次に、図１中のステップ８に示すように、設計された膜厚に達したかを判断する。本例では、シリコンエピタキシャル層５と、新たなシリコンエピタキシャル層１０との合計した膜厚が、設計された膜厚に達したかを判断する。
達していない（ＮＯ）と判断された場合には、ステップ６に戻り、新たなシリコンエピタキシャル層１０の成長と、ステップ７における層間絶縁膜２上に堆積した堆積物の除去、本例では粒状のシリコン核１１の除去とを行う（図２Ｊおよび図２Ｋ参照）。
また、達した（ＹＥＳ）と判断された場合には、第１の実施形態に係る選択エピタキシャル成長法に従った処理を終了する。
このように、ステップ６およびステップ７を、設計された膜厚に達するまで繰り返すことで、例えば、層間絶縁膜２に形成されたホールパターン３の内部には、図２Ｌに示すように、エピタキシャルシリコン層５および１０が、選択的に成長する。
図４は処理時間と成長するシリコンエピタキシャル層の厚さとの関係を示すタイムチャートであり、（Ａ）図は第１の参考例、（Ｂ）図は第２の参考例、（Ｃ）図は第１の実施形態を示している。なお、図４（Ａ）〜（Ｃ）には、エピタキシャル成長領域上に成長したシリコンエピタキシャル層の厚さと、成長抑制膜（層間絶縁膜２）上に堆積した堆積物（シリコン膜あるいはシリコン核）の厚さとが示されている。また、成長抑制膜（層間絶縁膜２）上へのシリコンの堆積が始まる時間（遅れ時間）についても図示している。
図４（Ａ）に示す第１の参考例は成長レートを重視した参考例であり、シリコンエピタキシャル層を成長させる処理条件は、第１の実施形態のステップ６、７の処理条件に従っており、これを繰り返す。
第１の参考例においては、シリコンエピタキシャル層の、単位処理時間当たりに成長する厚さｔｅｐｉは最も厚くなる。したがって、処理時間の増大の抑制と、スループットの向上には最も良い効果が得られる例である。しかしながら、第１の参考例においては、成長したシリコンエピタキシャル層の結晶性や、その表面の平坦性が悪化する、という現象が確認された。図５（Ａ）および図５（Ｂ）にその透過顕微鏡写真を示す。図５（Ａ）には断面が、図５（Ｂ）は断面と平面とが示されている。
図５（Ａ）および図５（Ｂ）にはホールパターンの内部に選択的に成長されたシリコンエピタキシャル層が示されているが、そのシリコンエピタキシャル層の高さにはバラツキが認められ、ホールパターンの上部までシリコンエピタキシャル層が成長しているものと、そうでないものとが生じている。これは、成長したシリコンエピタキシャル層の結晶性が悪化し、その結果、その表面の平坦性が悪化しているもの、と推測される。
第１の参考例を踏まえ、成長レートではなく、結晶性を重視した例が、図４（Ｂ）に示す第２の参考例である。シリコンエピタキシャル層を成長させる処理条件は、第１の実施形態のステップ４、５の処理条件に従っており、これを繰り返す。第２の参考例においては、シリコンエピタキシャル層の、単位処理時間当たりに成長する厚さｔｅｐｉは最も薄くなる。このため、処理時間の増大の抑制と、スループットの向上には、ほとんど貢献しないといってよい。しかしながら、第２の参考例においては、成長したシリコンエピタキシャル層の結晶性が良く、その表面の平坦性は悪化しなかった。
上記第１の参考例、および第２の参考例により得た知見からなされたものが、図４（Ｃ）に示す第１の実施形態である。第１の実施形態においては、シリコンエピタキシャル層の、単位処理時間当たりに成長する厚さｔｅｐｉは、第１の参考例には及ばないものの、第２の参考例に比較すれば格段に厚くなる。しかも、成長したシリコンエピタキシャル層の結晶性は第２の参考例と同様に良好なものであり、その表面の平坦性も悪化が認められなかった。図６（Ａ）および図６（Ｂ）にその透過顕微鏡写真を示す。図６（Ａ）には断面が、図６（Ｂ）は断面と平面とが示されている。
図６（Ａ）および図６（Ｂ）に示すように、ホールパターンの内部に選択的に成長されたシリコンエピタキシャル層の高さには、ほとんどバラツキが認められず、全てのホールパターンの上部までシリコンエピタキシャル層が成長している。これは、成長したシリコンエピタキシャル層の結晶性の悪化が抑制され、その結果、その表面の平坦性が良好になったもの、と推測される。
したがって、第１の実施形態に係る選択エピタキシャル成長法によれば、エピタキシャル層の平坦性や、エピタキシャル層の結晶性を悪化させることなく、処理時間の増大を抑制することが可能な選択エピタキシャル成長法を得ることができる。
〔成長時間と除去時間との関係〕
図４（Ｃ）に示すように、第１の実施形態においては、ステップ６におけるシリコンエピタキシャル層の成長時間ＴＧＡと、ステップ７における堆積物の除去時間ＴＥＢとの比ＴＧＡ／ＴＥＢは１０／１としている。また、ステップ４におけるエピタキシャル層の成長時間ＴＧＣと、ステップ５における堆積物の除去時間ＴＥＤとの比ＴＧＣ／ＴＥＤとの関係は、６０／２０＝３／１としている。
このように成長時間と除去時間との比率を、“ＴＧＡ／ＴＥＢ ＞ ＴＧＣ／ＴＥＤ”とすることにより、ステップをより多く繰り返すステップ６、７においては、ステップ４、５に比較して、除去時間をより少なく、かつ、堆積時間をより多く確保することができる。このため、ステップ７において除去されるシリコンエピタキシャル層の量が減り、より多くのシリコンエピタキシャル層を残存させることができる、という利点を得ることができる。ステップ７後において、より多くのシリコンエピタキシャル層を残存することで、ステップ６、７一回当たりのシリコンエピタキシャル層の成長レートを高めることができる。このため、第１の実施形態に係る選択エピタキシャル成長法を、半導体集積回路装置の製造方法に適用した場合には、半導体集積回路装置の生産性が高まる、という利点を得ることができる。
〔成長レートの飽和について〕
図７は、シリコン原料ガスおよびエッチングガスを１サイクル当たりに流す時間と、成長レートとの関係を示す図である。
本例の評価に際しては、処理温度を５５０℃、処理圧力を０．０６６５Ｐａ、シリコン原料ガスの流量をモノシラン（ＳｉＨ４）ガスで９０ｓｃｃｍ、エッチングガスの流量を塩素（Ｃｌ２）ガスで８０ｓｃｃｍ（これにキャリアガスとして水素（Ｈ２）ガスを１０００ｓｃｃｍ流す）として、シリコン原料ガスおよびエッチングガスを流す時間を変化させた。
（評価例１）
＜条件＞
シリコン原料ガス： ５ｍｉｎ（１サイクル当たり）
エッチングガス ： ０．５ｍｉｎ（１サイクル当たり）
評価例１のサイクル時間は５．５ｍｉｎ（＝５ｍｉｎ＋０．５ｍｉｎ）である。評価例１では、ホールパターン内に約０．４４ｎｍのシリコンエピタキシャル層が選択的に成長した（以下、ホールパターン内に選択的に成長したシリコン膜の量を“せり上げ量”という）。よって、成長レートは約０．０８ｎｍ／ｍｉｎ（＝０．４４ｎｍ／５．５ｍｉｎ）である。
（評価例２）
＜条件＞
シリコン原料ガス： １０ｍｉｎ（１サイクル当たり）
エッチングガス ： １ｍｉｎ（１サイクル当たり）
評価例２のサイクル時間は１１ｍｉｎ（＝１０ｍｉｎ＋１ｍｉｎ）である。評価例２では、せり上げ量は約１．８ｎｍであった。よって、成長レートは約０．１６３ｎｍ／ｍｉｎ（＝１．８ｎｍ／１１ｍｉｎ）である。
（評価例３）
＜条件＞
シリコン原料ガス： １５ｍｉｎ（１サイクル当たり）
エッチングガス ： ３ｍｉｎ（１サイクル当たり）
評価例３のサイクル時間は１８ｍｉｎ（＝１５ｍｉｎ＋３ｍｉｎ）である。評価例３では、せり上げ量は約３ｎｍであった。よって、成長レートは約０．１６７ｎｍ／ｍｉｎ（＝３ｎｍ／１８ｍｉｎ）である。
（評価例４）
＜条件＞
シリコン原料ガス： ３０ｍｉｎ（１サイクル当たり）
エッチングガス ： ２０ｍｉｎ（１サイクル当たり）
評価例４のサイクル時間は５０ｍｉｎ（＝３０ｍｉｎ＋２０ｍｉｎ）である。評価例４では、せり上げ量は約０．５ｎｍであった。よって、成長レートは約０．０１ｎｍ／ｍｉｎ（＝０．５ｎｍ／５０ｍｉｎ）である。
シリコン原料ガスを流す時間を増やせばシリコンエピタキシャル層はホールパターン内に厚く成長する。しかし、それに伴って層間絶縁膜（成長抑制膜）上にも成膜が進む。ホールパターン内への選択エピタキシャル成長を実現するには、層間絶縁膜上に堆積したシリコンをエッチングしなければならない。
シリコン原料ガスを流す時間が増えれば、当然層間絶縁膜上にはシリコンが厚く堆積される。このため、シリコン原料ガスを流す時間を増やせば、エッチングガスを流す時間も増やさなければならない。エッチングガスを流す時間を増やすと、ホールパターン内に成長したシリコンエピタキシャル層は大きくエッチングされる。このため、エッチング後に、ホールパターン内に残るシリコンエピタキシャル層の厚さは、ある段階を挟んで増加から減少に転ずる。即ち、シリコンがホールパターン内に選択的にエピタキシャル成長する際の成長レートは、ある段階で飽和する。これを示したのが評価例１〜４である。
評価例１〜４においては、シリコンがホールパターン内に選択的にエピタキシャル成長する際の成長レートは、約０．１６〜０．１７ｎｍ／ｍｉｎで飽和している。評価例１〜４に示されているように、実際の選択エピタキシャル成長は、成長レートが飽和する付近の条件にて行うことが好ましい。
なお、図７に示す例においては、ステップ６、７における成長レートの関係を示しているが、同様の傾向は、ステップ４、５においても存在することは言うまでもない。図７に示す例において、成長レートが飽和する付近の条件を述べるとするならば、シリコン原料ガスを流す時間は１サイクル当たり１０〜２０ｍｉｎ、エッチングガスを流す時間は１サイクル当たり１〜７ｍｉｎである（図中の範囲Ｉ）。
また、図７に示す結果においては、成長レートはシリコン原料ガスを流す時間が１サイクルあたり１５ｍｉｎ付近で飽和していることが見てとれる。本明細書では、これをピーク飽和レートとう。処理時間の短縮を図るためには、“シリコンエピタキシャル層の成長”および“堆積物のエッチング”を、より短いサイクルで終了させる方がよい。
この観点から、さらに好ましい条件としては、シリコン原料ガスを流す時間は１サイクル当たり１０〜１５ｍｉｎ、エッチングガスを流す時間は１サイクル当たり１〜３ｍｉｎである（図中の範囲II）。つまり、ピーク成長レートからみて、シリコンエピタキシャル層の成長時間、および堆積物の除去時間が短くなる条件が選択されることが好ましい。本例においては、“シリコンエピタキシャル層の成長”および“堆積物のエッチング”のサイクルは、最短１１ｍｉｎ以上最長１８ｍｉｎ以下で終了させることができる。
（第２の実施形態）
上記第１の実施形態においては、シリコンエピタキシャル層５の厚さを、ステップ５の後において得られるシリコンエピタキシャル層５の表面から、エピタキシャル成長領域に存在する結晶欠陥を引きずって前記エピタキシャル層内に成長してくる結晶欠陥を、消失させる厚さに設定した。
しかしながら、シリコンエピタキシャル層５の成長は、ステップ４とステップ５の１サイクルのみで終了させずに、ステップ４とステップ５を、数回、例えば、２〜３回繰り返すことも可能である。第２の実施形態は、ステップ４、５を複数回繰り返して、シリコンエピタキシャル層５を成長させる例である。
図８は、この発明の第２の実施形態に係る選択エピタキシャル成長法のシーケンスの一例を示す流れ図である。なお、図８においては、図１に示した流れ図のステップ３と、ステップ６との間に挿入されるステップ４、５、９のみを示している。
第２の実施形態においては、図８中のステップ９に示すように、第１の実施形態において説明したステップ５を終了したら、結晶欠陥が表面から消失する膜厚に達したかを判断する。
達していない（ＮＯ）と判断された場合には、ステップ４に戻り、シリコンエピタキシャル層５の成長と、ステップ５における層間絶縁膜２上に堆積した堆積物の除去、本例では層状のシリコン膜７の除去とを行う。
また、達した（ＹＥＳ）と判断された場合には、第１の実施形態において説明したステップ６へと進む。
このように、ステップ４、５を複数回繰り返して、シリコンエピタキシャル層５を成長させることも可能である。この場合の、シリコンエピタキシャル層５の成長の終了の判断は、シリコンエピタキシャル層５の表面から、エピタキシャル成長領域内に存在する結晶欠陥８を引きずった結晶欠陥９が消失する膜厚に達したかを判断すればよい。
つまり、ステップ５の後に残存するシリコンエピタキシャル層５の厚さが、ステップ５の後において得られるシリコンエピタキシャル層５の表面から、結晶欠陥８を引きずってシリコンエピタキシャル層５内に成長してくる結晶欠陥９が、消失される厚さとなるまで、ステップ４、５を繰り返せばよい。
このような第２の実施形態においても、第１の実施形態と同様な利点を得ることができる。また、第１の実施形態に比較して、シリコンエピタキシャル層５を２サイクル以上で成長させることにより、１サイクルでは消失しきれなかった結晶欠陥９があった場合でも、シリコンエピタキシャル層５の表面から消失させることが可能となる。このため、結晶性がよく、より高品質なシリコンエピタキシャル層を、ホールパターン内に選択的にエピタキシャル成長させることができる、という利点を、さらに得ることができる。
〔適用可能なパターンについて〕
図９（Ａ）はホールパターンの例を示す斜視図、図９（Ｂ）は図９（Ａ）中の９Ｂ−９Ｂ線に沿う断面を示した斜視図である。
上記第１、第２の実施形態においては、図９（Ａ）および（Ｂ）に示すように、層間絶縁膜２に形成されたホールパターン３の内部に、シリコンエピタキシャル層５、１０を選択的にエピタキシャル成長させる例を説明した。しかしながら、上記第１、第２の実施形態はホールパターン３に限って適用されるものではない。
図１０（Ａ）はラインアンドスペースパターンの例を示す斜視図、図１０（Ｂ）は図１０（Ａ）中の１０Ｂ−１０Ｂ線に沿う断面を示した斜視図である。
上記第１、第２の実施形態は、図１０（Ａ）および（Ｂ）に示すように、層間絶縁膜２にはラインアンドスペースパターンが形成されている。層間絶縁膜２は、単結晶シリコン基体１上にエピタキシャル成長領域をラインアンドスペースパターン状に区画する。ラインアンドスペースパターンのうち、スペースパターン２０は、その短軸方向に沿った断面が、ホールパターン３と一致する。このため、上記第１、第２の実施形態は、ラインアンドスペースパターンのうち、スペースパターン２０の内部に、シリコンエピタキシャル層５、１０の選択的なエピタキシャル成長させる場合にも適用することが可能である。
〔パターンのアスペクト比について〕
図１１（Ａ）〜図１１（Ｄ）は、ホールパターン又はスペースパターンの断面を示す斜視図である。
第１、第２の実施形態に係る選択エピタキシャル成長法は、ホールパターン又はスペースパターン内に、短い処理時間で厚いシリコンエピタキシャル層５、１０を選択的に成長させることができる。このため、第１、第２の実施形態に係る選択エピタキシャル成長法は、埋め込みに相応の時間が必要となる、高アスペクト比のホールパターン又はスペースパターンの埋め込みに、特に有効である。高アスペクト比とは、本明細書においてはアスペクト比が“１”以上のものを指すことにする。
図１１（Ａ）には、アスペクト比が“１”のホールパターン又はラインパターンの一例が示されている。アスペクト比は、“深さ方向の寸法ａ／平面方向の寸法ｂ”にて定義される。アスペクト比が“１”のホールパターン又はラインパターンは、深さ方向の寸法“ａ”と、平面方向の寸法“ｂ”との関係が“ａ＝ｂ”となる。
図１１（Ｂ）には、アスペクト比が“２”のホールパターン又はラインパターンの一例が示されている。アスペクト比が“２”のホールパターン又はラインパターンでは、深さ方向の寸法が“２ａ”で、平面方向の寸法が“ｂ”となる。
図１１（Ｃ）には、アスペクト比が“４”のホールパターン又はラインパターンの一例が示されている。アスペクト比が“４”のホールパターン又はラインパターンでは、深さ方向の寸法が“４ａ”で、平面方向の寸法が“ｂ”となる。図５、および図６に示した図面代用写真に示されているホールパターンのアスペクト比は、ほぼ“４”である。
図１１（Ｄ）には、アスペクト比が“１０”のホールパターン又はラインパターンの一例が示されている。アスペクト比が“１０”となったホールパターン又はラインパターンは、深さ方向の寸法が“５ａ”と深くなり、かつ、例えば、平面方向の微細化が進み、平面方向の寸法が“ｂ／２”に縮小された場合などに見ることができる。このようなパターンは、例えば、多層配線構造を持つ半導体集積回路装置のスルーホールなどに使用される。
第１、第２の実施形態に係る選択エピタキシャル成長法は、アスペクト比が“１”未満のホールパターン又はラインパターンの埋め込みにも適用することができるが、例えば、図１１（Ａ）〜図１１（Ｄ）に示されるように、アスペクト比が“１”以上の高アスペクト比のホールパターン又はラインパターンの埋め込みにも適用することができる。
しかも、第１、第２の実施形態に係る選択エピタキシャル成長法は、高アスペクト比のホールパターン又はラインパターンを、シリコンエピタキシャル層の平坦性や、シリコンエピタキシャル層の結晶性を悪化させることなく埋め込むことができ、しかも、処理時間の増大を抑制しつつ、シリコンエピタキシャル層を、高アスペクト比のホールパターン又はラインパターンの内部に、選択的に成長させることが可能である。
したがって、第１、第２の実施形態に係る選択エピタキシャル成長法は、高アスペクト比のホールパターン又はラインパターンの埋め込みに、特に有用である。高アスペクト比のホールパターン又はラインパターンのアスペクト比の範囲としては、実用的な観点から“１以上１０以下”が最適であろう。中でも、処理時間の増大の影響が顕著に現れだすアスペクト比が“４以上１０以下”において、特に有効である。
（第３の実施形態）
次に、この発明の第１、第２の実施形態に係る選択エピタキシャル成長法を実施することが可能な成膜装置の例を、この発明の第３の実施形態として説明する。
〔成膜装置〕
図１２はこの発明の第３の実施形態に係る成膜装置の一例を概略的に示す断面図である。
図１２に示すように、成膜装置１００は、下端が開口された有天井の円筒体状の処理室１０１を有している。処理室１０１の全体は、例えば、石英により形成されている。処理室１０１内の天井には、石英製の天井板１０２が設けられている。処理室１０１の下端開口部には、例えば、ステンレススチールにより円筒体状に成形されたマニホールド１０３がＯリング等のシール部材１０４を介して連結されている。
マニホールド１０３は処理室１０１の下端を支持している。マニホールド１０３の下方からは、被処理体として複数枚、例えば、５０〜１００枚の単結晶シリコン基体（シリコンウエハ）１を多段に載置可能な石英製のウエハボート１０５が処理室１０１内に挿入可能となっている。これにより、処理室１０１内に単結晶シリコン基体１が収容される。ウエハボート１０５は複数本の支柱１０６を有し、支柱１０６に形成された溝により複数枚の単結晶シリコン基体（シリコンウエハ）１が支持されるようになっている。
ウエハボート１０５は、石英製の保温筒１０７を介してテーブル１０８上に載置されている。テーブル１０８は、マニホールド１０３の下端開口部を開閉する、例えば、ステンレススチール製の蓋部１０９を貫通する回転軸１１０上に支持される。回転軸１１０の貫通部には、例えば、磁性流体シール１１１が設けられ、回転軸１１０を気密にシールしつつ回転可能に支持している。蓋部１０９の周辺部とマニホールド１０３の下端部との間には、例えば、Ｏリングよりなるシール部材１１２が介設されている。これにより処理室１０１内のシール性が保持されている。回転軸１１０は、例えば、ボートエレベータ等の昇降機構（図示せず）に支持されたアーム１１３の先端に取り付けられている。これにより、ウエハボート１０５および蓋部１０９等は、一体的に昇降されて処理室１０１内に対して挿脱される。
成膜装置１００は、処理室１０１内に、処理に使用するガスを供給する処理ガス供給機構１１４、及び処理室１０１内に、不活性ガスを供給する不活性ガス供給機構１１５を有している。
本例の処理ガス供給機構１１４は、エピタキシャル層の原料ガスとなる原料ガス供給源１１７ａ、および堆積物をエッチングするエッチングガス供給源１１７ｂを含んでいる。また、不活性ガス供給機構１１５は、不活性ガス供給源１２０を含んでいる。
原料ガスの一例は、シリコンを選択的にエピタキシャル成長させる場合にはモノシランガスである。また、エッチングガスの一例はシリコンを選択的にエピタキシャル成長させる場合には、堆積物はシリコンとなるから塩素ガスである（キャリアガスとして水素ガスを使用する）。不活性ガスの一例は窒素ガスである。不活性ガスはパージガス等に利用される。
原料ガス供給源１１７ａは、流量制御器１２１ａおよび開閉弁１２２ａを介して、分散ノズル１２３ａに接続されている。同様に、エッチングガス供給源１１７ｂは、流量制御器１２１ｂおよび開閉弁１２２ｂを介して分散ノズル１２３ｂに接続されている。
分散ノズル１２３ａ、１２３ｂは石英管よりなり、マニホールド１０３の側壁を内側へ貫通して上方向へ屈曲されて垂直に延びる。分散ノズル１２３ａ、１２３ｂの垂直部分には、複数のガス吐出孔１２４が所定の間隔を隔てて形成されている。これにより、各ガスは、ガス吐出孔１２４から水平方向に処理室１０１内に向けて略均一に吐出される。
不活性ガス供給源１２０は、流量制御器１２１ｃおよび開閉弁１２２ｃを介して、ノズル１２８に接続されている。ノズル１２８は、マニホールド１０３の側壁を貫通し、その先端から不活性ガスを、水平方向に処理室１０１内に向けて吐出させる。
処理室１０１内の、分散ノズル１２３ａ、１２３ｂに対して反対側の部分には、処理室１０１内を排気するための排気口１２９が設けられている。排気口１２９は処理室１０１の側壁を上下方向へ削りとることによって細長く形成されている。処理室１０１の排気口１２９に対応する部分には、排気口１２９を覆うように断面がコの字状に成形された排気口カバー部材１３０が溶接により取り付けられている。排気口カバー部材１３０は、処理室１０１の側壁に沿って上方に延びており、処理室１０１の上方にガス出口１３１を規定している。ガス出口１３１には、真空ポンプ等を含む排気機構１３２が接続される。排気機構１３２は、処理室１０１内を排気することで処理に使用した処理ガスの排気、及び処理室１０１内の圧力を処理に応じた処理圧力とする。
処理室１０１の外周には筒体状の加熱装置１３３が設けられている。加熱装置１３３は、処理室１０１内に供給されたガスを活性化するとともに、処理室１０１内に収容された被処理体、本例では単結晶シリコン基体１を加熱する。
成膜装置１００の各部の制御は、例えばマイクロプロセッサ（コンピュータ）からなるコントローラ１５０により行われる。コントローラ１５０には、オペレータが成膜装置１００を管理するためにコマンドの入力操作等を行うタッチパネルや、成膜装置１００の稼働状況を可視化して表示するディスプレイ等からなるユーザーインターフェース１５１が接続されている。
コントローラ１５０には記憶部１５２が接続されている。記憶部１５２は、成膜装置１００で実行される各種処理をコントローラ１５０の制御にて実現するための制御プログラムや、処理条件に応じて成膜装置１００の各構成部に処理を実行させるためのプログラムすなわちレシピが格納される。レシピは、例えば、記憶部１５２の中の記憶媒体に記憶される。記憶媒体は、ハードディスクや半導体メモリであってもよいし、ＣＤ-ＲＯＭ、ＤＶＤ、フラッシュメモリ等の可搬性のものであってもよい。また、他の装置から、例えば専用回線を介してレシピを適宜伝送させるようにしてもよい。レシピは、必要に応じて、ユーザーインターフェース１５１からの指示等にて記憶部１５２から読み出され、読み出されたレシピに従った処理をコントローラ１５０が実行することで、成膜装置１００は、コントローラ１５０の制御のもと、所望の処理が実施される。
本例では、コントローラ１５０の制御のもと、上記第１、第２の実施形態に係る選択エピタキシャル成長法にしたがった成膜処理が順次実施される。
上記第１、第２の実施形態に係る選択エピタキシャル成長法は、図１２に示すような成膜装置１００を用いることによって、１台の成膜装置で実施することができる。
また、成膜装置１００のエッチングガス供給源１１７ｂは、シリコンをエッチング可能なエッチングガスを供給する。単結晶基体が単結晶シリコン基体１であり、シリコンを選択的にエピタキシャル成長させる場合には、図１に示したステップ３（リセス処理工程）についても成膜装置１００で行うことができる。
また、成膜装置としては図１２に示すようなバッチ式に限らず、枚葉式の成膜装置であっても良い。
以上、この発明を実施形態に従って説明したが、この発明は、上記実施形態に限定されることは無く、種々変形可能である。
例えば、上記実施形態においては、処理条件を具体的に例示したが、処理条件は、上記具体的な例示に限られるものではない。処理条件については適宜マッチングさせながら変更することができる。
例えば、上記実施形態においては、シリコンエピタキシャル層を成長させる際の処理温度を５５０℃としたが、処理温度は５５０℃に限られるものではない。シリコンエピタキシャル層を成長させる際の処理温度は、５００℃以上７００℃以下の範囲を選択することができる。下限温度５００℃の根拠は、処理温度が５００℃未満となると、シリコンのエピタキシャル成長が開始されないことによる。また、上限温度７００℃の根拠は、処理温度が７００℃を超えると、シリコンのエピタキシャル成長に比較してシリコンの気相堆積反応の傾向が強まってくるため、成長したシリコンエピタキシャル層の均一性が悪化し始めるためである。
また、原料ガスや、エッチングガスについても、上記実施形態において例示したものに限られることもない。選択的にエピタキシャル成長させるものが、シリコンであった場合には、原料ガスとしてはシリコンを成長させることが可能なガスであれば使用することができる。エッチングガスも同様であり、選択的にエピタキシャル成長させるものが、シリコンであった場合には、エッチングガスとしてはシリコンをエッチングすることが可能なガスであれば使用することができる。
また、上記実施形態に記載した選択エピタキシャル成長法は、高アスペクト比のホールパターンやスペースパターンの内部への選択的なエピタキシャル層の成長を、その結晶性を損なうことなく、かつ、処理時間の増大を抑制しつつ可能とするものである。このため、上記実施形態は、微細化の進展が進んでいる電子製品の製造方法、例えば、半導体集積回路装置の製造プロセスや、フラットパネルディスプレイの製造プロセスに好適に用いることができる。
その他、この発明はその要旨を逸脱しない範囲で様々に変形することができる。
１…単結晶シリコン基体（シリコンウエハ）、２…層間絶縁膜（成長抑制膜）、３…ホールパターン、５、１０…シリコンエピタキシャル層。

Claims (15)

  1. 単結晶基体上に、成長抑制膜によってエピタキシャル成長領域を区画し、前記エピタキシャル成長領域上に、エピタキシャル層を選択的に成長させる選択エピタキシャル成長法であって、
    （１） 前記成長抑制膜によって前記エピタキシャル成長領域が区画された前記単結晶基体を含む被処理体を準備する工程と、
    （２） 前記被処理体上の前記エピタキシャル成長領域上に、設計された膜厚に達するまでエピタキシャル層を選択的に成長させる工程とを含み、
    前記（２）工程が、
    （３） 第１の処理圧力下で、前記被処理体上に、前記単結晶基体を構成する元素と同じ元素を含む原料ガスを供給し、前記エピタキシャル成長領域上にエピタキシャル層を成長させる工程と、
    （４） 前記（３）工程において、前記成長抑制膜上に、前記原料ガスの供給に起因して堆積した堆積物を除去する工程と、
    （５） 前記第１の処理圧力よりも高い第２の処理圧力下で、前記被処理体上に前記原料ガスを供給し、前記エピタキシャル成長領域上に成長したエピタキシャル層上に、新たなエピタキシャル層を成長させる工程と、
    （６） 前記（５）工程において、前記成長抑制膜上に、前記原料ガスの供給に起因して堆積した堆積物を除去する工程と、を含み、
    前記（５）工程、および前記（６）工程を、前記設計された膜厚に達するまで繰り返すことを特徴とする選択エピタキシャル成長法。
  2. 前記（４）工程後に残存する前記エピタキシャル層の厚さを、
    前記エピタキシャル成長領域に存在する結晶欠陥を引きずって前記エピタキシャル層内に成長してくる結晶欠陥を、前記（４）工程後において得られる前記エピタキシャル層の表面から消失させる厚さに設定することを特徴とする請求項１に記載の選択エピタキシャル成長法。
  3. 前記（４）工程後に残存する前記エピタキシャル層の厚さが、
    前記エピタキシャル成長領域に存在する結晶欠陥を引きずって前記エピタキシャル層内に成長してくる結晶欠陥が、前記（４）工程後において得られる前記エピタキシャル層の表面から消失される厚さとなるまで、前記（３）工程、および前記（４）工程を繰り返すことを特徴とする請求項１又は請求項２に記載の選択エピタキシャル成長法。
  4. 前記（５）工程におけるエピタキシャル層の成長時間は、
    前記（３）工程におけるエピタキシャル層の成長時間よりも短く設定されることを特徴とする請求項１から請求項３のいずれか一項に記載の選択エピタキシャル成長法。
  5. 前記（４）工程における前記堆積物の除去時間、および前記（６）工程における前記堆積物の除去時間はそれぞれ、前記成長抑制膜上に堆積した前記堆積物が除去される時間に設定され、
    前記（３）工程において成長された前記エピタキシャル層、および前記（５）工程において成長された前記エピタキシャル層を、前記（４）工程後、および前記（６）工程後においてそれぞれ残存させることを特徴とする請求項１から請求項４のいずれか一項に記載の選択エピタキシャル成長法。
  6. 前記（３）工程におけるエピタキシャル層の成長条件、および前記（４）工程における前記堆積物の除去条件が、前記（４）工程後における前記エピタキシャル層の成長レートが、飽和成長レート領域の範囲内に収まるように設定され、
    前記（５）工程におけるエピタキシャル層の成長条件、および前記（６）工程における前記堆積物の除去条件が、前記（６）工程後における前記エピタキシャル層の成長レートが、飽和成長レート領域の範囲内に収まるように設定されることを特徴とする請求項５に記載の選択エピタキシャル成長法。
  7. 前記飽和成長レート領域は、前記エピタキシャル層の成長レートが最大となるピーク成長レートを含み、
    前記（３）工程におけるエピタキシャル層の成長条件および前記（４）工程における前記堆積物の除去条件、並びに前記（５）工程におけるエピタキシャル層の成長条件および前記（６）工程における前記堆積物の除去条件がそれぞれ、
    前記ピーク成長レートからみて、前記エピタキシャル層の成長時間、および前記堆積物の除去時間が短くなる条件が選択されることを特徴とする請求項６に記載の選択エピタキシャル成長法。
  8. 前記（５）工程におけるエピタキシャル層の成長時間ＴＧＡと前記（６）工程における前記堆積物の除去時間ＴＥＢとの比ＴＧＡ／ＴＥＢと、
    前記（３）工程におけるエピタキシャル層の成長時間ＴＧＣと前記（４）工程における前記堆積物の除去時間ＴＥＤとの比ＴＧＣ／ＴＥＤとの関係を、
    ＴＧＡ／ＴＥＢ ＞ ＴＧＣ／ＴＥＤ
    に設定することを特徴とする請求項１から請求項７のいずれか一項に記載の選択エピタキシャル成長法。
  9. 前記（５）工程における前記エピタキシャル層の成長レートを、前記（３）工程における前記エピタキシャル層の成長レートよりも高くなるように、前記エピタキシャル層の成長条件を設定することを特徴とする請求項１から請求項８のいずれか一項に記載の選択エピタキシャル成長法。
  10. 前記成長抑制膜は、前記単結晶基体上に前記エピタキシャル成長領域を、ホールパターン、又はラインアンドスペースパターン状に区画し、
    前記ホールパターンのアスペクト比、又は前記ラインアンドスペースパターンのうちの前記スペースパターンの短軸方向に沿ったアスペクト比が、１以上１０以下に設定されていることを特徴とする請求項１から請求項９に記載の選択エピタキシャル成長法。
  11. 前記アスペクト比が４以上１０以下に設定されていることを特徴とする請求項１０に記載の選択エピタキシャル成長法。
  12. 前記単結晶基体はシリコンであり、前記エピタキシャル層はシリコンであることを特徴とする請求項１から請求項１１のいずれか一項に記載の選択エピタキシャル成長法。
  13. 前記（２）工程の前に、
    （７） 前記エピタキシャル成長領域をリセスするリセス処理工程
    を具備することを特徴とする請求項１から請求項１２のいずれか一項に記載の選択エピタキシャル成長法。
  14. 被処理体を収容し、収容した前記被処理体上のエピタキシャル成長領域上にエピタキシャル層を選択的に成長させる処理室と、
    前記処理室に、前記エピタキシャル層の原料ガスと、前記原料ガスに起因して前記エピタキシャル成長領域を区画する成長抑制膜上に堆積した堆積物を除去するエッチングガスとを供給する処理ガス供給機構と、
    前記処理室内を排気する排気機構と、
    前記ガス供給機構、および前記排気機構を制御する制御装置とを具備し、
    前記制御装置は、請求項１から請求項１３のいずれか一項に記載の選択エピタキシャル成長法が実行されるように、前記ガス供給機構、および前記排気機構を制御することを特徴とする成膜装置。
  15. 前記（２）工程の前に、
    （７） 前記エピタキシャル成長領域をリセスするリセス処理工程を実行するとき、前記エピタキシャル成長領域のリセスに、前記エッチングガスを使用することを特徴とする請求項１４に記載の成膜装置。
JP2013043995A 2013-03-06 2013-03-06 選択エピタキシャル成長法および成膜装置 Active JP5931780B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2013043995A JP5931780B2 (ja) 2013-03-06 2013-03-06 選択エピタキシャル成長法および成膜装置
KR1020140024474A KR20140109822A (ko) 2013-03-06 2014-02-28 선택 에피택셜 성장법 및 성막 장치
TW103107270A TWI550691B (zh) 2013-03-06 2014-03-04 選擇式磊晶成長法及成膜裝置
US14/197,359 US9797067B2 (en) 2013-03-06 2014-03-05 Selective epitaxial growth method and film forming apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013043995A JP5931780B2 (ja) 2013-03-06 2013-03-06 選択エピタキシャル成長法および成膜装置

Publications (2)

Publication Number Publication Date
JP2014175337A true JP2014175337A (ja) 2014-09-22
JP5931780B2 JP5931780B2 (ja) 2016-06-08

Family

ID=51486223

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013043995A Active JP5931780B2 (ja) 2013-03-06 2013-03-06 選択エピタキシャル成長法および成膜装置

Country Status (4)

Country Link
US (1) US9797067B2 (ja)
JP (1) JP5931780B2 (ja)
KR (1) KR20140109822A (ja)
TW (1) TWI550691B (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160052329A (ko) 2014-10-29 2016-05-12 도쿄엘렉트론가부시키가이샤 선택 성장 방법 및 기판 처리 장치
JP2018515904A (ja) * 2015-05-22 2018-06-14 ストレイティオ， インコーポレイテッドＳｔｒａｔｉｏ， Ｉｎｃ． エピタキシャル成長中に形成された核を除去するための方法
KR20180111537A (ko) 2017-03-30 2018-10-11 도쿄엘렉트론가부시키가이샤 선택 성장 방법
JP2021192446A (ja) * 2015-11-13 2021-12-16 アプライド マテリアルズ インコーポレイテッドApplied Materials, Inc. 選択的表面改質を利用する構造の充填技術

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6529780B2 (ja) * 2015-02-25 2019-06-12 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置およびプログラム
US10249493B2 (en) * 2015-12-30 2019-04-02 Siltronic Ag Method for depositing a layer on a semiconductor wafer by vapor deposition in a process chamber
JP6541591B2 (ja) * 2016-03-07 2019-07-10 東京エレクトロン株式会社 凹部内の結晶成長方法および処理装置
JP6372709B2 (ja) * 2016-04-20 2018-08-15 信越半導体株式会社 エピタキシャルウェーハの製造方法
US10504723B2 (en) * 2017-01-05 2019-12-10 Applied Materials, Inc. Method and apparatus for selective epitaxy
KR20210035449A (ko) 2019-09-24 2021-04-01 삼성전자주식회사 반도체 소자 및 이의 제조 방법

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000114190A (ja) * 1998-10-08 2000-04-21 Sony Corp 気相成長方法および半導体装置の製造方法
JP2007042671A (ja) * 2005-07-29 2007-02-15 Hitachi Kokusai Electric Inc 基板処理装置
JP2007096137A (ja) * 2005-09-29 2007-04-12 Denso Corp 半導体基板の製造方法およびエピタキシャル成長装置
US20080026549A1 (en) * 2006-07-31 2008-01-31 Applied Materials, Inc. Methods of controlling morphology during epitaxial layer formation
JP2008166396A (ja) * 2006-12-27 2008-07-17 Nec Corp 半導体装置及びその製造方法
JP2010171101A (ja) * 2009-01-21 2010-08-05 Hitachi Kokusai Electric Inc 半導体装置の製造方法及び基板処理装置
WO2011078240A1 (ja) * 2009-12-22 2011-06-30 キヤノンアネルバ株式会社 ドープエピタキシャル膜の選択成長方法及びドープエピタキシャル膜の選択成長装置
JP2012031012A (ja) * 2010-07-30 2012-02-16 Seiko Epson Corp 立方晶炭化珪素膜の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4490760B2 (ja) 2004-08-17 2010-06-30 株式会社日立国際電気 半導体装置の製造方法及び基板処理装置
US7682940B2 (en) * 2004-12-01 2010-03-23 Applied Materials, Inc. Use of Cl2 and/or HCl during silicon epitaxial film formation
JP2007305730A (ja) 2006-05-10 2007-11-22 Hitachi Kokusai Electric Inc 半導体装置の製造方法
US8278176B2 (en) * 2006-06-07 2012-10-02 Asm America, Inc. Selective epitaxial formation of semiconductor films
JP2008060383A (ja) * 2006-08-31 2008-03-13 Fujitsu Ltd 半導体装置の製造方法
JP4809175B2 (ja) 2006-09-28 2011-11-09 株式会社日立国際電気 半導体装置の製造方法
US7842982B2 (en) * 2008-01-29 2010-11-30 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
JP5023004B2 (ja) 2008-06-30 2012-09-12 株式会社日立国際電気 基板処理方法及び基板処理装置
US8367528B2 (en) * 2009-11-17 2013-02-05 Asm America, Inc. Cyclical epitaxial deposition and etch

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000114190A (ja) * 1998-10-08 2000-04-21 Sony Corp 気相成長方法および半導体装置の製造方法
JP2007042671A (ja) * 2005-07-29 2007-02-15 Hitachi Kokusai Electric Inc 基板処理装置
JP2007096137A (ja) * 2005-09-29 2007-04-12 Denso Corp 半導体基板の製造方法およびエピタキシャル成長装置
US20080026549A1 (en) * 2006-07-31 2008-01-31 Applied Materials, Inc. Methods of controlling morphology during epitaxial layer formation
JP2008166396A (ja) * 2006-12-27 2008-07-17 Nec Corp 半導体装置及びその製造方法
JP2010171101A (ja) * 2009-01-21 2010-08-05 Hitachi Kokusai Electric Inc 半導体装置の製造方法及び基板処理装置
WO2011078240A1 (ja) * 2009-12-22 2011-06-30 キヤノンアネルバ株式会社 ドープエピタキシャル膜の選択成長方法及びドープエピタキシャル膜の選択成長装置
JP2012031012A (ja) * 2010-07-30 2012-02-16 Seiko Epson Corp 立方晶炭化珪素膜の製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160052329A (ko) 2014-10-29 2016-05-12 도쿄엘렉트론가부시키가이샤 선택 성장 방법 및 기판 처리 장치
US9512541B2 (en) 2014-10-29 2016-12-06 Tokyo Electron Limited Selective growth method and substrate processing apparatus
JP2018515904A (ja) * 2015-05-22 2018-06-14 ストレイティオ， インコーポレイテッドＳｔｒａｔｉｏ， Ｉｎｃ． エピタキシャル成長中に形成された核を除去するための方法
JP2021192446A (ja) * 2015-11-13 2021-12-16 アプライド マテリアルズ インコーポレイテッドApplied Materials, Inc. 選択的表面改質を利用する構造の充填技術
JP7168741B2 (ja) 2015-11-13 2022-11-09 アプライド マテリアルズ インコーポレイテッド 選択的表面改質を利用する構造の充填技術
KR20180111537A (ko) 2017-03-30 2018-10-11 도쿄엘렉트론가부시키가이샤 선택 성장 방법
US10546741B2 (en) 2017-03-30 2020-01-28 Tokyo Electron Limited Selective growth method

Also Published As

Publication number Publication date
US9797067B2 (en) 2017-10-24
US20140251203A1 (en) 2014-09-11
KR20140109822A (ko) 2014-09-16
JP5931780B2 (ja) 2016-06-08
TW201447982A (zh) 2014-12-16
TWI550691B (zh) 2016-09-21

Similar Documents

Publication Publication Date Title
JP5931780B2 (ja) 選択エピタキシャル成長法および成膜装置
JP5544343B2 (ja) 成膜装置
JP5689398B2 (ja) 窒化シリコン膜の成膜方法及び成膜装置
JP5661523B2 (ja) 成膜方法及び成膜装置
JP6267080B2 (ja) シリコン窒化物膜の成膜方法および成膜装置
JP5411171B2 (ja) アモルファスカーボン膜を含む積層構造を形成する方法
JP2015088562A (ja) シリコン酸炭窒化物膜、シリコン酸炭化物膜、シリコン酸窒化物膜の成膜方法および成膜装置
JP2016225437A (ja) エッチング方法
JP2012138500A (ja) タングステン膜又は酸化タングステン膜上への酸化シリコン膜の成膜方法及び成膜装置
JP2015045082A (ja) シリコン膜の成膜方法、薄膜の成膜方法および断面形状制御方法
TWI555086B (zh) Deposit removal method
CN107464749B (zh) 蚀刻方法和蚀刻系统
JP7208318B2 (ja) 処理装置
KR20130135233A (ko) 기판 처리 방법 및 기판 처리 장치
JP5758829B2 (ja) ボロン含有シリコン酸炭窒化膜の形成方法およびシリコン酸炭窒化膜の形成方法
JP6340251B2 (ja) ＳｉＣＮ膜の成膜方法
JP6076615B2 (ja) 不純物拡散方法、基板処理装置及び半導体装置の製造方法
JP6267374B2 (ja) シリコン膜の成膜方法
US20150064925A1 (en) Deposit removing method and gas processing apparatus
JP5864668B2 (ja) 凹状部分を有した被処理体上へのシリコン膜の成膜方法
JP6247181B2 (ja) シリコン又はゲルマニウム又はシリコンゲルマニウム膜の成膜方法および成膜装置
JP6452787B2 (ja) シリコン酸炭窒化物膜の成膜方法および成膜装置
JP6211941B2 (ja) 成膜方法および成膜装置
KR102581739B1 (ko) 기판 처리 방법 및 기판 처리 장치
JP6345136B2 (ja) 炭素含有シリコン窒化物膜の成膜方法および成膜装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150717

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160129

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160209

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160406

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160426

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160427

R150 Certificate of patent or registration of utility model

Ref document number: 5931780

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250