JP4441026B2

JP4441026B2 - キャパシタの製造方法

Info

Publication number: JP4441026B2
Application number: JP35726699A
Authority: JP
Inventors: 福 ▲猿▼ 趙; 乗載崔; 栄一千
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 1998-12-23
Filing date: 1999-12-16
Publication date: 2010-03-31
Anticipated expiration: 2019-12-16
Also published as: US20030183865A1; US6781183B2; JP2000196042A; US6566221B1; KR20000041871A; KR100277909B1

Description

【０００１】
【発明の属する技術分野】
本発明はＤＲＡＭのキャパシタに関し、特にノード間のブリッジ(bridge)現象を抑えることのできるキャパシタの下部電極の構造及び製造方法に関する。
【０００２】
【従来の技術】
一般に、メガ級の半導体メモリ素子からギガ級の半導体メモリ素子への発展に伴い半導体メモリ素子を高集積化するに際して、セル内の制限された領域においてキャパシタの有効面積を増大させるために下記の方法を用いている。
【０００３】
１．トレンチ形やシリンダ形等のように、貯蔵電極を３次元化してキャパシタの有効面積を増加させる方法。
２．キャパシタの下部電極として用いられる貯蔵電極の表面を平坦構造(smooth morphology)とするのでなく凹凸表面構造にすることでキャパシタの有効面積を増加させる、いわばＨＳＧ−Ｓｉ(Hemispherical Grain-Silicon)を用いた下部電極形成方法。
【０００４】
３．メモリ素子を一層高集積化しながら、下部電極の３次元化とＨＳＧ−Ｓｉを結合した技術を用いて極めて制限されたセル領域内でキャパシタの有効面積を増加させる方法。
【０００５】
以下、第３の方法を用いた従来のキャパシタの製造方法を添付図面を参照して説明する。
図１ａ、図１ｂ、図２ａ、図２ｂは従来のシリンダ形の構造にＨＳＧ−Ｓｉを結合したキャパシタの下部電極を示す断面図である。
【０００６】
図１ａに示すように、不純物領域２の形成された半導体基板１上に層間絶縁膜３を蒸着により形成し、不純物領域２の上側の層間絶縁膜３の一部を選択的に取り除いてキャパシタ貯蔵電極のコンタクトホールを形成する。そして、基板の全面に非晶質シリコン層４を蒸着により形成する。この際、非晶質シリコン層４は、リンがほぼ２．０Ｅ２０atoms/cm²程度ドーピングされた非晶質シリコンを用いる。
【０００７】
図１ｂに示すように、基板の全面に酸化膜５を蒸着により形成し、写真食刻工程でコンタクトホールの周辺部分にのみ残るように酸化膜５の一部を選択的に取り除き、パターニングされた酸化膜５をマスクとして用いて非晶質シリコン層４の一部を選択的に取り除く。そして、基板の全面に再び非晶質シリコン層を蒸着により形成し、異方性食刻を行って、酸化膜５の側面に側壁非晶質シリコン層６を形成する。この際、側壁非晶質シリコン層６と非晶質シリコン層４とは電気的に接続される。
【０００８】
図２ａに示すように、酸化膜５を全て取り除いてシリンダ構造のキャパシタ下部電極７を形成する。
次に、図２ｂに示すように、ＨＳＧ−Ｓｉ形成装置で約５７０〜６２０℃でシーディングガス(seeding gas)（Ｓｉ₂Ｈ₆またはＳｉＨ₄）を用いて下部電極７の表面にシリコンシード(silicon seed)を形成した後、アニーリング過程を経て凹凸表面構造を有するＨＳＧ−Ｓｉ８を形成する。こうすると、シリンダ状の下部電極７の表面に茸状のＨＳＧ−Ｓｉが形成される。その後、図示はしないが、下部電極７上に誘電体膜及び上部電極を順次形成してキャパシタを完成する。
【０００９】
次に、従来のボックス形のキャパシタの製造方法について説明する。
図３ａ、図３ｂ、図４ａ、図４ｂは従来のボックス形のキャパシタの工程断面図である。
【００１０】
図３ａに示すように、不純物領域２の形成された半導体基板１上に層間絶縁膜３を蒸着により形成し、不純物領域２の上側の層間絶縁膜３の一部を選択的に取り除いてキャパシタ貯蔵電極のコンタクトホールを形成する。そして、基板の全面に非晶質シリコン層４を蒸着により形成する。この際、非晶質シリコン層４は、リンがほぼ２．０Ｅ２０atoms/cm²程度ドーピングされた非晶質シリコンを用いる。
【００１１】
図３ｂに示すように、基板の全面に酸化膜５を蒸着により形成する。
図４ａに示すように、写真食刻工程を用いてコンタクトホールの周辺部にのみ残るように酸化膜５及び非晶質シリコン層４の一部を選択的に取り除き、続いて酸化膜５をすべて取り除いてボックス形のキャパシタ下部電極７を形成する。
【００１２】
図４ｂに示すように、ＨＳＧ−Ｓｉ形成装置で約５７０〜６２０℃でシーディングガス（Ｓｉ₂Ｈ₆またはＳｉＨ₄）を用いて下部電極の表面にシリコンシードを形成した後、アニーリング過程を経て凹凸表面構造を有するＨＳＧ−Ｓｉ８を形成する。こうすると、ボックス状の下部電極７の表面に茸状のＨＳＧ−Ｓｉが形成される。その後、図示はしないが、下部電極７上に誘電体膜及び上部電極を順次形成してキャパシタを完成する。
【００１３】
【発明が解決しようとする課題】
以上説明したような従来のＤＲＡＭのキャパシタの製造方法及び構造においては下記のような問題点があった。
【００１４】
（１）半導体メモリ素子の高集積化により、メモリキャパシタの下部電極と下部電極との間の空間が約０．２μｍ以下と小さくなり、シリンダ構造等の３次元的構造にＨＳＧ−Ｓｉが形成された場合、付着力の弱い部分からＨＳＧ−Ｓｉが離脱する。この離脱したＨＳＧ−Ｓｉは以後の洗浄工程でも除去されず、セルのノードとノードとの間に挟まり、ノード間を電気的にショートさせるブリッジが生じる。すなわち、下部電極の頂点部（シリンダ状の下部電極の略先端部）に形成されたＨＳＧ−Ｓｉが離脱して、隣接のセルキャパシタを連結する。
【００１５】
すなわち、下部電極の頂点部は、非晶質シリコンの厚さが極めて薄いことから、ＨＳＧ−Ｓｉの形成に必要な非晶質シリコンの量が足りない。このため、頂点部では茸状のＨＳＧ−Ｓｉのネック部分が弱く連結されているため、以後の洗浄工程や高温工程により相対的に弱く連結されているノードの頂点部のＨＳＧ−Ｓｉが離脱又は垂下して、隣接のノード間にブリッジが引き起こされる。
【００１６】
（２）ボックス形のキャパシタでも、エッジ部分よりＨＳＧ−Ｓｉが離脱し、セルのノードとノードとの間に挟まるため、ノード間を電気的にショットさせるブリッジが生じる。
【００１７】
本発明は上記の問題点を解決するためになされたものであり、その目的は、ノード間のブリッジ現象を抑えることが可能なキャパシタの構造及びその製造方法を提供することにある。
【００１８】
【課題を解決するための手段】
上記目的を達成するため請求項１に記載のキャパシタの構造は、第１下部電極と、前記第１下部電極の両側に第１下部電極に電気的に連結され、前記第１下部電極よりも高く形成される第２下部電極と、前記第２下部電極の頂点部を除いた第１及び第２下部電極の表面に形成されるＨＳＧ−Ｓｉとを備えることを特徴とする。
【００１９】
請求項２に記載のキャパシタの構造は、不純物領域の形成された半導体基板と、前記不純物領域に対応するコンタクトホールを有し、前記半導体基板上に形成される層間絶縁膜と、前記コンタクトホール内に形成されるプラグと、前記プラグに電気的に接続され、前記プラグと前記層間絶縁膜上に形成される下部電極と、前記下部電極のエッジ部分を除いた下部電極の側面に形成されるＨＳＧ−Ｓｉとを備えることを要旨とする。
【００２０】
請求項３に記載のキャパシタの製造方法は、半導体基板上に層間絶縁膜を形成し、当該層間絶縁膜に前記キャパシタ形成領域を定義し、キャパシタ形成領域の層間絶縁膜を取り除く段階と、半導体基板の全面に半導体層を形成し、前記半導体層上に平坦化用の絶縁膜を形成し、前記層間絶縁膜の表面が露出するまで前記平坦化用の絶縁膜及び半導体層を除去してシリンダ構造のキャパシタ下部電極を形成する段階と、前記下部電極の露出された頂点部に不純物イオンを注入する段階と、前記平坦化用の絶縁膜及び層間絶縁膜を全て取り除く段階と、前記頂点部を除いた下部電極の表面にＨＳＧ−Ｓｉを形成する段階とを備えることを要旨とする。
【００２１】
請求項４に記載のキャパシタの製造方法は、前記ＨＳＧ−Ｓｉを含む下部電極上に誘電体膜と上部電極を順次形成する段階を更に備えることを要旨とする。
請求項５に記載のキャパシタの製造方法は、前記不純物イオンの注入は、前記頂点部に高電流イオン注入方法でＮ型不純物を１×１０¹⁵atoms/cm²以上注入することを要旨とする。
【００２２】
請求項６に記載のキャパシタの製造方法は、前記半導体層には、リンが２．０Ｅ２０atoms/cm²以下にドーピングされた非晶質シリコンが用いられることを要旨とする。
【００２３】
請求項７に記載のキャパシタの製造方法は、半導体基板上に層間絶縁膜を形成し、当該層間絶縁膜にキャパシタ形成領域を定義し、前記キャパシタ形成領域の層間絶縁膜を取り除く段階と、半導体基板の前記層間絶縁膜の除去された部分にボックス形のキャパシタの下部電極を形成する段階と、前記下部電極の露出された部分に不純物イオンを注入する段階と、前記層間絶縁膜を全て取り除く段階と、前記下部電極のエッジ部分を除いた下部電極の表面にＨＳＧ−Ｓｉを形成する段階とを備えることを要旨とする。
【００２４】
請求項８に記載の発明は、前記不純物イオンの注入に代わって、前記下部電極の露出された頂点部をプラズマを用いて低温でドーピングすることを要旨とする。
【００２５】
【発明の実施の形態】
以下、本発明の第１実施形態のキャパシタの構造及びその製造方法を添付図面を参照して詳細に説明する。
【００２６】
図５ａ、図５ｂ、図６ａ、図６ｂ及び図６ｃは本発明の第１実施形態のキャパシタの下部電極の形成工程断面図である。
図５ａに示すように、不純物領域１２の形成された半導体基板１１上に第１層間絶縁膜１３を蒸着により形成し、不純物領域１２の上側の第１層間絶縁膜１３の一部を選択的に取り除いてキャパシタ貯蔵電極のコンタクトホールを形成する。そして、コンタクトホール内にプラグ１４を形成した後、基板の全面に第２層間絶縁膜１５を形成し、その第２層間絶縁膜１５にキャパシタ形成領域を定義し、そのキャパシタ形成領域の第２層間絶縁膜１５を選択的に取り除く。
【００２７】
図５ｂに示すように、基板の全面に５００〜１０００Å（５×１０^-8ｍ〜１０×１０^-8ｍ）の厚さに非晶質シリコン層１６を蒸着により薄く形成し、非晶質シリコン層１６上にＳＯＧ(Silicon On Glass)等の平坦化用の絶縁膜１７を蒸着により形成する。この際、非晶質シリコン層１６は、リンがほぼ２．０Ｅ２０atoms/cm²程度ドーピングされた非晶質シリコンを用いる。
【００２８】
図６ａに示すように、第２層間絶縁膜１５の表面が露出するまで平坦化用の絶縁膜１７及び非晶質シリコン層１６をエッチバックして、シリンダ構造のキャパシタ下部電極を形成する。そして、第２層間絶縁膜１５及び平坦化用の絶縁膜１７をマスクとして用いて高電流イオン注入方法によりリン（Ｐ）或いはヒ素（Ａｓ）などのＮ型ドープ剤を下部電極の露出された部分（頂点部）に１×１０¹⁵atoms/cm²以上イオン注入する。
【００２９】
この際、他の方法として、図６ａでドープ剤をイオン注入せず、第２層間絶縁膜１５及び平坦化用の絶縁膜１７をマスクとして用いて下部電極の非晶質シリコン層１６の露出された部分を選択的に結晶化してもよい。このようにすると、結晶化された頂点部ではＨＳＧ−Ｓｉが形成されない。
【００３０】
図６ｂに示すように、平坦化用の絶縁膜１７及び第２層間絶縁膜１５を全て取り除く。
続いて、図６ｃに示すように、ＨＳＧ−Ｓｉ形成装置で約５７０〜６２０℃でシーディングガス（Ｓｉ₂Ｈ₆またはＳｉＨ₄）を用いて下部電極の表面にシリコンシードを形成した後、アニーリング過程を経て非晶質シリコン層１６の表面に凹凸表面構造を有するＨＳＧ−Ｓｉ１８を形成する。この際、下部電極の頂点部分にはドープ剤がイオン注入、或いはドーピングされているため、頂点部ではＨＳＧ−Ｓｉが形成されず、頂点以外の部分にのみ形成される。その後、図示はしないが、下部電極上に誘電体膜、上部電極を順次に形成してキャパシタを完成する。
【００３１】
上記したように第１実施形態では、非晶質シリコン層１６の頂点部にＮ型ドープ剤をイオン注入するようにしたので、その頂点部にはＨＳＧ−Ｓｉが形成されない。従って、頂点部からＨＳＧ−Ｓｉが離脱することがなく、隣接のノード間にブリッジが引き起こされるのを回避することができる。
【００３２】
次に、本発明の第２実施形態のボックス形のキャパシタの製造方法について説明する。
図７ａ、図７ｂ、図８ａ、図８ｂ及び図８ｃは本発明の第２実施形態のボックス形のキャパシタ下部電極の形成工程断面図である。
【００３３】
図７ａに示すように、不純物領域１２の形成された半導体基板１１上に第１層間絶縁膜１３を蒸着により形成し、不純物領域１２の上側の第１層間絶縁膜１３の一部を選択的に取り除いてキャパシタ貯蔵電極のコンタクトホールを形成する。そして、コンタクトホール内にプラグ１４を形成した後、基板の全面に第２層間絶縁膜１５を形成し、その第２層間絶縁膜１５にキャパシタ形成領域を定義し、そのキャパシタ形成領域の第２層間絶縁膜１５を選択的に取り除く。
【００３４】
図７ｂに示すように、基板の全面に非晶質シリコン層１６を蒸着により厚く形成する。この際、非晶質シリコン層１６は、リンがほぼ２．０Ｅ２０atoms/cm²程度ドーピングされた非晶質シリコンを用いる。
【００３５】
図８ｃに示すように、第２層間絶縁膜１５の表面が露出するまで非晶質シリコン層１６をエッチバックして、ボックス形のキャパシタ下部電極を形成する。そして、第２層間絶縁膜１５をマスクとして用いて高電流イオン注入方法でリン（Ｐ）或いはヒ素（Ａｓ）などのＮ型ドープ剤を１×１０¹⁵atoms/cm²以上下部電極の露出された上面にイオン注入する。
【００３６】
この際、他の方法として、図８ａでドープ剤をイオン注入せず、第２層間絶縁膜１５をマスクとして用いて、下部電極の非晶質シリコン層１６を結晶化しない温度（６００℃以下）即ち低温でプラズマを用いて下部電極の露出された表面にリン（Ｐ）をドーピングしてもよい。
【００３７】
続いて、図８ｂに示すように、第２層間絶縁膜１５を全て取り除く。
図８ｃに示すように、ＨＳＧ−Ｓｉ形成装置で約５７０〜６２０℃でシーディングガス（Ｓｉ₂Ｈ₆またはＳｉＨ₄）を用いて下部電極の表面にシリコンシードを形成した後、アニーリング過程を経て凹凸表面構造を有するＨＳＧ−Ｓｉ１８を形成する。この際、下部電極の上面へのドープ剤のイオン注入或いはドーピング時に、その下部電極のエッジ部分にイオンが更に多くドーピングされるため、エッジ部ではＨＳＧ−Ｓｉ１８が形成されず、エッジ部以外の部分のみに形成される。ここで、下部電極の上面ではＨＳＧ−Ｓｉ１８が若干形成されることもある。そして、図示はしないが、下部電極上に誘電体膜、上部電極を順次形成してキャパシタを完成する。
【００３８】
上記したように第２実施形態では、非晶質シリコン層１６の上面にＮ型ドープ剤をイオン注入するようにしたので、その上面、特にエッジ部にはＨＳＧ−Ｓｉが形成されない。従って、エッジ部からＨＳＧ−Ｓｉが離脱することがなく、隣接のノード間にブリッジが引き起こされるのを回避することができる。
【００３９】
図９は本発明の第１実施形態のキャパシタ下部電極の構造断面図であり、図１０は本発明の第２実施形態のキャパシタ下部電極の構造断面図である。
本発明の第１実施形態の製造方法により製造されるキャパシタの下部電極の構造は以下の通りである。図９に示すように、不純物領域１２の形成された半導体基板１１上に、不純物領域１２に対応するコンタクトホールを有する層間絶縁膜１３が形成されており、コンタクトホール内にはプラグ１４が形成されている。プラグ１４に電気的に接続されるようにプラグ１４を含む層間絶縁膜１３上に第１下部電極１６ａが形成され、第１下部電極１６ａの両側に第１下部電極１６ａに電気的に接続され、第１下部電極１６ａよりも高い第２下部電極１６ｂ、１６ｃが形成される。そして、第２下部電極１６ｂ、１６ｃの頂点部には不純物イオンが注入されるか、不純物イオンがドーピングされる。そして、第２下部電極１６ｂ、１６ｃの頂点部を除いた第１、第２下部電極１６ａ、１６ｂ、１６ｃの表面にＨＳＧ−Ｓｉ１８が形成されている。
【００４０】
また、本発明の第２実施形態のキャパシタの製造方法によるキャパシタ下部電極の構造は以下の通りである。図１０に示すように、不純物領域１２の形成された半導体基板１１上に、不純物領域１２に対応するコンタクトホールを有する層間絶縁膜１３が形成され、コンタクトホール内にはプラグ１４が形成される。プラグ１４に電気的に接続されるように、プラグ１４を含む層間絶縁膜１３上に下部電極１６が形成される。そして、下部電極１６の上面には不純物イオンが注入されるか、或いは不純物イオンがドーピングされる。下部電極１６のエッジ部分を含む上面を除いた下部電極１６の側面にＨＳＧ−Ｓｉ１８が形成される。
【００４１】
【発明の効果】
以上説明したような本発明のキャパシタの製造方法及び構造においては下記のような効果がある。
【００４２】
（１）シリンダ構造の下部電極における頂点部にはＨＳＧ−Ｓｉが形成されないので、ＨＳＧ−Ｓｉの離脱によってノード間にブリッジが形成されるのを防止することができる。よって、ＤＲＡＭセルの収率を向上させることができる。
【００４３】
（２）ボックス形の下部電極における少なくともエッジ部分にはＨＳＧ−Ｓｉが形成されないので、ＨＳＧ−Ｓｉの離脱によってノード間にブリッジが形成されることを防止することができる。よって、ＤＲＡＭセルの収率を向上させることができる。
【図面の簡単な説明】
【図１】ａ、ｂは従来のシリンダ形のキャパシタの工程断面図。
【図２】ａ、ｂは従来のシリンダ形のキャパシタの工程断面図。
【図３】ａ、ｂは従来のボックス形のキャパシタの工程断面図。
【図４】ａ、ｂは従来のボックス形のキャパシタの工程断面図。
【図５】ａ、ｂは本発明の第１実施形態のシリンダ形のキャパシタの工程断面図。
【図６】ａ、ｂ、ｃは本発明の第１実施形態のシリンダ形のキャパシタの工程断面図。
【図７】ａ、ｂは本発明の第２実施形態のボックス形のキャパシタの工程断面図。
【図８】ａ、ｂ、ｃは本発明の第２実施形態のボックス形のキャパシタの工程断面図。
【図９】本発明の第１実施形態のキャパシタの下部電極の構造断面図。
【図１０】本発明の第２実施形態のキャパシタの下部電極の構造断面図。
【符号の説明】
１１半導体基板
１２不純物領域
１３第１層間絶縁膜
１４プラグ
１５第２層間絶縁膜
１６非晶質シリコン層
１７絶縁膜
１８ＨＳＧ−Ｓｉ

Claims

半導体基板上に層間絶縁膜を形成し、当該層間絶縁膜に前記キャパシタ形成領域を定義し、キャパシタ形成領域の層間絶縁膜を取り除く段階と、
前記層間絶縁膜の除去された部分を含む半導体基板の全面に半導体層を形成し、前記半導体層上に平坦化用の絶縁膜を形成し、前記層間絶縁膜の表面が露出するまで前記平坦化用の絶縁膜及び半導体層を除去して露出された頂点部を有するシリンダ構造のキャパシタ下部電極を形成する段階と、
前記層間絶縁膜及び平坦化用の絶縁膜をマスクとして用いて前記下部電極の露出された頂点部に不純物イオンを注入する段階と、
前記平坦化用の絶縁膜及び層間絶縁膜を全て取り除く段階と、
前記頂点部を除いた下部電極の表面にＨＳＧ−Ｓｉを形成する段階と
を備えることを特徴とするキャパシタの製造方法。
前記ＨＳＧ−Ｓｉを含む下部電極上に誘電体膜と上部電極を順次形成する段階を更に備えることを特徴とする請求項１記載のキャパシタの製造方法。
前記不純物イオンの注入は、前記頂点部に高電流イオン注入方法でＮ型不純物を１×１０¹⁵atoms/cm²以上注入することを特徴とする請求項１記載のキャパシタの製造方法。
前記半導体層には、リンが２×１０²⁰atoms/cm²以下にドーピングされた非晶質シリコンが用いられることを特徴とする請求項３記載のキャパシタの製造方法。
半導体基板上に層間絶縁膜を形成し、当該層間絶縁膜にキャパシタ形成領域を定義し、前記キャパシタ形成領域の層間絶縁膜を取り除く段階と、
前記層間絶縁膜をマスクとして用いて半導体基板の前記層間絶縁膜の除去された部分にボックス形のキャパシタの下部電極を形成する段階と、
前記下部電極の露出された上面に不純物イオンを注入する段階と、
前記層間絶縁膜を全て取り除く段階と、
前記下部電極の前記上面を除いた下部電極の表面にＨＳＧ−Ｓｉを形成する段階と
を備えることを特徴とするキャパシタの製造方法。
前記不純物イオンの注入に代わって、前記下部電極の露出された前記上面をプラズマを用いて低温でドーピングすることを特徴とする請求項５記載のキャパシタの製造方法。