KR100824623B1 - 반도체 소자 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 기판에 질화막 및 저유전율막을 형성한 후 다마신 공정을 수행하여 비아 홀 또는 트렌치를 형성하는 단계와, 상기 비아 홀 또는 트렌치를 포함하는 상기 반도체 기판 전면에 산화막을 형성하는 단계와, 상기 산화막에 대해 세정공정을 수행하는 단계와, 상기 비아 홀 또는 트렌치를 포함하는 상기 반도체 기판 전면에 금속막을 형성한 후 평탄화하여 금속배선을 형성하는 단계를 포함하는 반도체 소자 형성 방법에 관한 것이다.
임계치수

Description

반도체 소자 형성 방법{Method for Forming Semiconductor Device}
도 1a 내지 도 1d는 본 발명에 따른 반도체 소자 형성 방법을 설명하기 위한 단면도.
*** 도면의 주요 부분에 대한 부호의 설명 ***
100 : 반도체 기판 102a : 질화막 패턴
104a:저유전율막 패턴 108 : 금속배선
본 발명은 반도체소자 형성 방법에 관한 것으로, 특히, 반도체 기판에 비아 홀 또는 트렌치를 형성한 후 반도체 기판 전면에 산화막을 형성하여 세정 공정시 저유전율(low-k)막 패턴 및 질화막 패턴을 유기 화합물의 세정액으로부터 보호하는 반도체 소자 형성방법에 관한 것이다.
반도체 기판 상면에 질화막 및 저유전율(low-k)막을 형성하고 듀얼 다마신 공정을 수행하여 저유전율(low-k)막 및 질화막을 선택적으로 식각하여 비아 홀 또는 트렌치를 형성한다.
이 후, 잔류물을 제거하기 위하여 유기 화합물의 세정액을 이용하여 세정공 정을 수행한다.
그러나, 유기 화합물을 이용하는 세정공정에서 저유전율막 패턴 및 질화막 패턴이 어택(attack)되어 비아 홀 또는 트렌치의 임계치수(CD:Critical Demension)가 커지는 문제점이 발생한다.
본 발명은 상술한 바와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 반도체 기판에 비아 홀 또는 트렌치를 형성한 후 반도체 기판 전면에 산화막을 형성하여 세정 공정시 저유전율막 패턴 및 질화막 패턴을 유기 화합물의 세정액으로부터 보호하는 반도체 소자 형성방법을 제공하는 데 목적이 있다.
전술한 목적을 달성하기 위한 본 발명의 특징은 반도체 기판에 질화막 및 저유전율막을 형성한 후 다마신 공정을 수행하여 비아 홀 또는 트렌치를 형성하는 단계와, 상기 비아 홀 또는 트렌치를 포함하는 상기 반도체 기판 전면에 산화막을 형성하는 단계와, 상기 산화막에 대해 세정공정을 수행하는 단계와, 상기 비아 홀 또는 트렌치를 포함하는 상기 반도체 기판 전면에 금속막을 형성한 후 평탄화하여 금속배선을 형성하는 단계를 포함하는 반도체 소자 형성 방법에 관한 것이다.
본 발명에서 상기 산화막은, 배드 타입(Bath Type)의 수조장치에서 600~1200sec의 시간 동안에 O3에 의해 상기 반도체 소자의 주 표면을 산화하는 것에 의해 5~6Å의 두께로 형성하는 것을 특징으로 한다.
본 발명에서 상기 산화막은, 싱글 타입(Sigle Type)의 수조장치에서 60~120sec의 시간 동안에 O3에 의해 상기 반도체 소자의 주 표면을 산화하는 것에 의해 5~6Å의 두께로 형성하는 것을 특징으로 한다.
이하에서 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자 형성방법에 대해서 상세히 설명한다.
도 1a 내지 도 1d는 본 발명에 따른 반도체 소자 형성방법을 설명하기 위한 단면도들이다.
먼저, 도 1a에서 나타낸 바와 같이, 반도체 기판(100) 상면에 질화막(102) 및 저유전율(low-k)막(104)을 순차적으로 형성한다.
도 1b에서 나타낸 바와 같이, 다마신 공정 예컨대, 듀얼 다마신 공정을 수행하여 저유전율막(104) 및 질화막(102)을 선택적으로 식각하여 비아 홀(103) 또는 트렌치(105)를 형성한다.
도 1c에서 나타낸 바와 같이, 트렌치(105) 및 비아 홀(105)이 형성된 반도체 소자(100)를 배드 타입(Bath type)의 수조장치에서 600~1200sec의 시간 동안 반도체 기판(100) 전면에 5~6Å의 두께를 갖는 산화막(106)을 형성한다.
또한, 트렌치(105) 또는 비아 홀(103)이 형성된 반도체 소자(100)를 싱글 타입(Single Type)의 수조장치에서 60~120sec 시간 동안 반도체 기판(100) 전면에 5~6Å의 두께를 갖는 산화막(106)을 형성할 수도 있다.
여기서, 산화막(106)은 반도체 소자의 주 표면을 산화하는 것에 의해 형성하고 비아 홀(103) 또는 트렌치(105)를 포함하는 반도체 기판(100) 전면에 형성한다.
상기한 바와 같이, 비아 홀(103) 및 트렌치(105)를 포함하는 반도체 기판 전면에 산화막(106)을 형성함으로써, 질화막 패턴(102a) 및 저유전율막 패턴(104a)이 잔류물 세정 공정시 유기화합물의 세정액으로부터 보호되어 임계치수(CD)가 커지는 것을 방지할 수 있다.
도 1d에서 나타낸 바와 같이, 세정공정을 수행하여 산화막(106) 및 잔류물을 제거하고 비아 홀(103) 및 트렌치(105)의 듀얼 다마신 구조를 포함한 반도체 기판(100) 전면에 금속물질을 도포한 후 평탄화를 수행하여 금속배선(108)을 형성한다.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것이 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면, 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐만 아니라 이 특허 청구범위와 균등한 것들에 의해 정해져야 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자 형성방법에서 비아 홀 및 트렌치를 포함하는 반도체 기판 전면에 산화막을 형성함으로써, 잔류물을 제거하는 세정 공정시 유기 화합물로부터 비아 홀 또는 트렌치의 임계치수(CD)가 커지는 것을 방지할 수 있는 효과가 있다.

Claims (3)

  1. 반도체 기판에 질화막 및 저유전율막을 형성한 후 다마신 공정을 수행하여 비아 홀 또는 트렌치를 형성하는 단계와,
    상기 비아 홀 또는 트렌치를 포함하는 상기 반도체 기판 전면에 산화막을 형성하는 단계와,
    상기 산화막에 대해 세정공정을 수행하는 단계와,
    상기 비아 홀 또는 트렌치를 포함하는 상기 반도체 기판 전면에 금속막을 형성한 후 평탄화하여 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
  2. 제1항에 있어서,
    상기 산화막은,
    배드 타입(Bath Type)의 수조장치에서 600~1200sec의 시간 동안에 O3에 의해 상기 반도체 소자의 주 표면을 산화하는 것에 의해 5~6Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자 형성 방법.
  3. 제1항에 있어서,
    상기 산화막은,
    싱글 타입(Sigle Type)의 수조장치에서 60~120sec의 시간 동안에 O3에 의해 상기 반도체 소자의 주 표면을 산화하는 것에 의해 5~6Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자 형성 방법.
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