KR100824853B1 - 반도체 장치 형성 방법 - Google Patents

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Abstract

본 발명은 금속식각 단계에서 발생하는 폴리머 제거 방법에 관한 것으로, 보다 상세하게는 금속식각 단계 중 하드마스크를 식각하는 단계와 금속층을 식각하는 단계에서 발생하는 옥사이드성 폴리머와 금속성 폴리머의 제거방법에 관한 것으로, 금속식각 단계에서 발생할 수 있는 금속성 폴리머와 옥사이드성 폴리머를 C30T02 케미컬 또는 N396 케미컬로 2단계에 걸쳐 습식제거하여 폴리머 잔존으로 인한 IMD 산화막 증착과정에서 발생할 수 있는 보이드를 제거할 수 있어서 IMD 산화막질을 개선할 수 있는 효과가 있다.
금속식각, 옥사이드성 폴리머, 금속성 폴리머, 보이드

Description

반도체 장치 형성 방법{Method of making semiconductor device}
도 1은 종래기술에 따른 습식 폴리머 제거 단계 후 잔존하는 폴리머를 도시하는 도면.
도 2는 도 1에 도시된 폴리머가 유발하는 보이드를 도시하는 도면.
도 3a 내지 3c는 본 발명에 따른 하드마스크를 포함하는 금속층의 식각과정을 도시하는 도면.
도 4는 본 발명에 따른 금속식각 단계에서 발생되는 폴리머가 제거된 금속층을 도시하는 도면.
본 발명은 반도체 장치 형성 방법에 관한 것으로, 금속식각 단계에서 발생하는 폴리머 제거 방법에 관한 것이다.
현대사회에는 컴퓨터나 텔레비젼과 같은 각종 전자 제품이 매우 다양하게 사용되는데, 상기 전자제품에는 필수적으로 다이오드나 트랜지스터와 같은 반도체 소자가 집적된 회로기판이 포함된다. 위와 같은 반도체 제조를 위한 공정은, 고순도의 실리콘을 단결정으로 성장시켜 반도체 기판을 만들고 이로부터 불순물이 주입된 전기적 활성영역을 형성하는 공정과 상기 활성영역 간에 금속배선을 형성하여 이들을 전기적으로 연결시키는 공정으로 구분되며, 본 발명은 후자의 금속배선 공정과 관련된다.
일반적으로 금속배선형성의 개략적인 공정은 다음과 같다. 반도체기판의 콘택이나 비아가 형성된 층간절연막의 상면으로 금속막을 적층한다. 상기 층간절연막은 배선 패턴 설계상의 자유도가 낮은 단층의 배선 대신 다층의 배선 구조가 활용됨에 따라 상층과 하층의 금속배선을 절연시키는 역할을 수행하며, 여기서 콘택과 비아를 통하여 상층과 하층의 필요한 부분이 통하게 된다. 상기 금속막은 상층의 금속배선을 위한 것으로 텅스텐이나 알루미늄이 주로 사용되고 스퍼터링을 이용하여 증착된다.
적층된 금속막에 포토레지스트를 도포한 후 포토공정으로 특정부분을 감광시키고 이를 제거함으로써 포토레지스트 패턴을 형성한다. 포토레지스트 패턴을 마스크로 금속막을 식각함으로써 금속라인으로 이루어진 금속배선이 형성된다. 여기서 식각공정은 Cl2, BCl3, N2, Ar 등의 가스를 사용한 플라즈마 건식방법이 주로 사용된다.
위와 같은 금속막 식각을 진행하는 도중에는 반도체 기판 상에 존재하는 포토레지스트와 같은 각종 물질이 상호 반응하여 중합체인 폴리머를 형성하여, 금속배선을 구성하는 개개의 금속라인의 상면이나 측벽에 잔존하게 되고, 이들은 반도체 소자의 주요한 불량 원인이 되므로 제거할 필요성이 있다.
상기 문제점을 해결하기 위한 본 발명의 목적은 금속식각 단계 중 하드마스크를 식각하는 단계와 금속층을 식각하는 단계에서 발생하는 옥사이드성 폴리머와 금속성 폴리머의 제거방법을 제공한다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 장치 형성 방법은,
공정 기판 위에 금속층을 형성하는 단계;
상기 금속층 상부에 하드마스크층을 형성시키고 상기 하드마스크층 상부에 포토레지스트 패턴을 형성하는 단계;
상기 포토레지스트 패턴을 이용하여 상기 하드마스크층을 식각하여 하드마스크를 형성하는 단계;
상기 하드 마스크를 이용하여 상기 금속층을 식각하여 금속 패턴을 형성하는 금속식각 단계;
상기 하드마스크를 형성하는 단계에서 발생하는 옥사이드성 폴리머를 습식제거하는 단계; 및
상기 금속식각 단계에서 발생하는 금속성 폴리머를 습식 제거하는 단계로 이루어지는 것을 특징으로 한다.
본 발명의 금속식각 단계에서 사용된 하드마스크는 실리콘 산화막으로 이루어질 수 있으며, 10 ~ 20 sccm CF4/Cl2 또는 10 ~ 20 sccm CHF3/Cl2 혼합가스를 사용하여 식각될 수 있다.
본 발명의 금속식각 단계에서 금속층 주된 금속으로 알루미늄을 사용할 수 있으며, 주된 금속층 상,하로 베리어층 혹은 접착층으로 티타늄/티타늄 질화막을 사용할 수 있고, 100 ~ 150 sccm BCl3/Cl2 혼합가스를 사용하여 식각될 수 있다.
또한 본 발명에서 옥사이드성 폴리머는 히드록시아민을 포함하는 N396 케미컬을 사용하여 제거할 수 있다.
또한 본 발명에서 금속성 폴리머는 플루오르 계열인 C30T02 케미컬을 사용하여 제거할 수 있다.
도 1은 본 발명과 관련되는 종래기술에 따른 습식 폴리머 제거단계 후 잔존하는 폴리머를 도시하고, 도 2는 도 1에 도시된 폴리머가 유발하는 보이드를 도시하고, 도 3a 내지 3c는 본 발명에 따른 하드마스크를 포함하는 금속층의 식각과정을 도시하고, 도 4는 본 발명에 따른 금속식각 단계에서 발생되는 폴리머가 제거된 금속층을 도시한다.
이하 도 3a 내지 도 3c를 참조하면서 일 실시예를 통해 본 발명을 보다 상세히 설명하기로 한다.
실시예 1
하부 공정을 마친 공정 기판의 하지막에 티타늄나이트라이드/티타늄(10)을 증착하고 그 상부에 알루미늄을 증착하고, 상기 알루미늄(20) 상부에 티타늄/티타늄나이트라이드(10)를 다시 증착시켜 배선 금속층을 형성한다. 하고, 상기 금속층 상부에 실리콘 산화막 재질의 하드마스크층(30) 화학기상증착을 통해 형성시킨다.
상기 하드마스크층(30) 상부에 포토레지스트를 코팅하고 노광 공정을 통해 포토레지스트층(40)을 패터닝하여 포토레지스트 패턴을 형성한다. 포토레지스트 패턴을 식각 마스크로 15 sccm CF4/Cl2(1:10) 혼합가스를 사용하여 상기 하드마스크층(30)을 식각하고 120 sccm BCl3/Cl2(2:3) 혼합가스를 사용하여 금속층을 식각한다. 이때, 금속 패턴에는 하드마스크층(30)을 식각하는 단계에서 발생하는 옥사이드성 폴리머(50)와 금속층 식각 단계에서 발생하는 금속성 폴리머가 측벽에 부착된 상태가 된다. 먼저 옥사이드성 폴리머(50)를 히드록시아민을 주성분으로 하는 N396 케미컬로 습식제거한 후 세정하고, 금속층을 식각하는 단계에서 발생하는 금속성 폴리머(60)를 C30T02 케미컬로 습식 제거한 후 세정하고, 다시한번 금속성 폴리머 내측에 부착된 옥사이드성 폴리머를 N396 케미컬로 습식 제거한 후 건조시킨다.
실시예 2
소정의 반도체 기판 위에 티타늄나이트라이드/티타늄(10)을 증착하고 그 상부에 알루미늄을 증착하고, 상기 알루미늄(20) 상부에 티타늄나이트라이드/티타늄(10)을 다시 증착시켜 금속층을 형성한다. 상기 금속층 상부에 하드마스크층(30)을 형성시키고 상기 하드마스크층(30) 상부에 포토레지스트층(40)으로 포토레지스트 패턴을 형성시킨다. 포토레지스트 패턴을 식각 마스크로 이용하여 15 sccm CF4/Cl2(1:10) 혼합가스를 사용하여 상기 하드마스크층(30)을 식각하고 동일 장비에서 식각 조건을 바꾸어 120 sccm BCl3/Cl2(2:3) 혼합가스를 사용하여 금속층을 인시 튜(IN SITU) 식각하였다. 금속 식각을 통해 형성되는 금속 패턴에는 옥사이드성 폴리머와 금속성 폴리머가 부착되어 있다. 상기 금속층을 식각하는 단계에서 발생하는 금속성 폴리머(60)를 C30T02 케미컬로 먼저 습식 제거한 후 세정하고, N396 케미컬로 옥사이드성 폴리머(50)를 습식 제거한 후 건조시켜 금속 패턴에 부착된 폴리머를 제거한다.
실시예 3
상기 실시예 1의 금속식각 단계에서 하드마스크(30)를 15 sccm CHF3/Cl2(1:10) 혼합가스를 사용하여 식각되는 것을 제외하고는 실시예 1과 동일하게 실시하였다.
실시예 4
상기 실시예 2의 금속식각 단계에서 하드마스크(30)를 15 sccm CHF3/Cl2(1:10) 혼합가스를 사용하여 식각되는 것을 제외하고는 실시예 2와 동일하게 실시하였다
본 발명에 따라 실시된 실시예 1 내지 4에 의한 결과를 도시하는 도 4와 종래기술에 따른 폴리머가 잔존하여 유발된 보이드를 도시하는 도 1 및 2를 비교하여 볼 때, 도 4는 금속식각 단계에서 발생하는 금속성 폴리머와 옥사이드성 폴리머를 2개의 습식단계로 처리하여 폴리머 잔존으로 인한 보이드를 제거할 수 있음을 알 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당분야에서의 통상의 지식을 가진 자에 의하여 실시 가능함은 명백한 것이다.
상기에서 상세히 설명한 바와 같이, 본 발명에 따르면 금속식각 단계에서 발생할 수 있는 금속성 폴리머와 옥사이드성 폴리머를 C30T02 케미컬 또는 N396 케미컬로 2단계에 걸쳐 습식제거하여 폴리머 잔존으로 인한 IMD 산화막 증착과정에서 발생할 수 있는 보이드를 제거할 수 있어서 IMD 산화막질을 개선할 수 있는 효과가 있다.

Claims (5)

  1. 공정 기판 위에 금속층을 형성하는 단계;
    상기 금속층 상부에 하드마스크층을 형성시키고 상기 하드마스크층 상부에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 이용하여 10 ~ 20 sccm CF4/Cl2 또는 10 ~ 20 sccm CHF3/Cl2 혼합가스로 상기 하드마스크층을 식각하여 하드마스크를 형성하는 단계;
    상기 하드 마스크를 이용하여 100 ~ 150 sccm BCl3/Cl2 혼합가스로 상기 금속층을 식각하여 금속 패턴을 형성하는 금속식각 단계;
    상기 하드마스크를 형성하는 단계에서 발생하는 옥사이드성 폴리머를 습식제거하는 단계; 및
    상기 금속식각 단계에서 발생하는 금속성 폴리머를 습식 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체 장치 형성 방법.
  2. 제 1항에 있어서, 상기 금속식각 단계에서 발생하는 금속성 폴리머를 습식 제거하는 단계가 상기 하드마스크를 형성하는 단계에서 발생하는 옥사이드성 폴리머를 습식제거하는 단계보다 먼저 이루어지는 것을 특징으로 하는 반도체 장치 형성 방법.
  3. 제 2항에 있어서,
    상기 금속성 폴리머를 습식 제거하는 단계 전에 옥사이드성 폴리머를 습식제거하는 단계가 더 구비되는 것을 특징으로 하는 반도체 장치 형성 방법.
  4. 제 1항에 있어서, 상기 금속성 폴리머는 플루오르 계열인 C30T02 케미컬을 사용하여 습식제거하고, 상기 옥사이드성 폴리머는 히드록시 아민을 주성분으로 하는 N396 케미컬로 습식제거하는 것을 특징으로 하는 반도체 장치 형성 방법.
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Citations (2)

* Cited by examiner, † Cited by third party
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KR100202664B1 (ko) * 1996-07-23 1999-06-15 구본준 금속배선 형성방법
KR20040059982A (ko) * 2002-12-30 2004-07-06 주식회사 하이닉스반도체 반도체소자의 전도 패턴 형성 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100202664B1 (ko) * 1996-07-23 1999-06-15 구본준 금속배선 형성방법
KR20040059982A (ko) * 2002-12-30 2004-07-06 주식회사 하이닉스반도체 반도체소자의 전도 패턴 형성 방법

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