KR101027554B1 - 반도체 소자의 금속배선 형성방법 - Google Patents

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Abstract

본 발명은 고온의 열처리 과정에서 층간절연막의 아웃가스에 의하여 발생되는 메탈리프트를 방지할 수 있는 반도체 소자의 금속배선 형성방법에 관한 것이다.
본 발명의 반도체 소자의 금속배선 형성방법은 층간절연막 상에 패터닝된 하부 금속배선이 형성된 반도체 기판상에 1차 층간절연막을 증착하는 제1 단계; 2차 층간절연막을 증착시키고나서 화학적기계적 연마 공정을 진행하여 상기 2차 층간절연막의 표면을 평탄화시키는 제2 단계; 버퍼 산화막을 증착시키는 제3 단계; 사진/식각 공정을 수행하여 비아컨택홀을 패터닝하는 제4 단계; 화학기상증착방식에 의하여 텅스텐을 증착한 후 화학적기계적 연마 공정 또는 에치백 공정을 수행하여 텅스텐 플러그 형성하는 제5 단계; 그리고 금속막을 증착하고나서 사진/식각 공정을 수행하여 상부 금속배선을 패터닝한 후 열처리 공정을 수행하는 제6 단계;를 포함하여 이루어진 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 금속배선 형성방법에 의하면 고온의 열처리 과정에서 층간절연막의 아웃가스에 의하여 발생되는 메탈리프트를 방지할 수 있는 효과가 있다.
금속배선, 층간절연막, 아웃가스. 메탈 리프트, 버퍼 산화막

Description

반도체 소자의 금속배선 형성방법{Metallization method for semiconductor device}
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 더욱 상세하게는 고온의 열처리 과정에서 층간절연막의 아웃가스에 의하여 발생되는 메탈리프트를 방지할 수 있는 반도체 소자의 금속배선 형성방법에 관한 것이다.
일반적으로 반도체 소자의 배선 방법은 반도체 소자의 속도, 수율 및 신뢰성을 결정하는 요인이 되기 때문에 반도체 제조공정 중 가장 중요한 위치를 점유하고 있다.
한편, 반도체 소자가 고집적화 되고 그 내부 회로가 복잡해짐에 따라 반도체 소자는 단일금속배선에서 다층금속배선을 필요로 하게 되었고, 다층 구조로 금속배선을 형성할 경우, 상하 도전층을 전기적으로 분리시키기 위하여 상하 도전층 사이에 층간 절연막(inter metal dielectric)을 형성한다.
최근에는 반도체 소자의 집적도가 VLSI에서 ULSI로 높아짐에 따라 상기 도전층 사이에 기생용량이 발생하고, 이러한 기생용량은 도전층에 흐르는 전기 신호의 속도 지연을 초래한다.
따라서 속도를 높이기 위해서는 기생용량을 줄여야 하며, 기생용량을 줄이는 방법으로서 도전층간 절연막의 유전율을 낮추고자 저유전율을 갖는 절연막(low-K dielectric)의 적용이 점점 증가하고 있다.
도 1a 내지 도 1e는 종래의 반도체 소자의 금속배선 형성방법을 설명하기 위한 단면도이다.
첨부된 도 1a 내지 도 1b를 참조하면, 층간절연막(10) 상에 패터닝된 하부 금속배선(20)이 형성된 반도체 기판상에 1차 층간절연막(31)을 증착시킨다. 이때 상기 1차 층간절연막(31)으로서 USG(Undoped Silicate Glass)막 또는 FSG(Fluorinated Silicate Glass)막을 사용하는 것이 일반적이다.
첨부된 도 1c 내지 도 1d를 참조하면, 이후 2차 층간절연막(32)을 증착시키고나서 화학적기계적 연마(chemical mechanical polish, 이하 'CMP'라 한다) 공정을 진행하여 상기 2차 층간절연막(32)의 표면을 평탄화시킨다.
첨부된 도 1e를 참조하면, 이후 비아컨택홀 패터닝 및 텅스텐 플러그(40) 형성 공정을 순차적으로 수행한 후 상부 금속배선 형성을 위한 금속막을 증착하고나서 상부 금속배선(50)을 패터닝하게 된다.
그러나 후속되는 고온의 열처리 공정, 예를 들어 450℃ 이상의 소결(sinter) 공정 적용시 상기 1차 층간절연막으로서 USG막 또는 FSG막에서 발생하는 아웃가스(outgas, 이하 '아웃가스'라 한다)에 의하여 상기 상부 금속이 들뜨는 현상(metal lifting, 이하 '메탈 리프팅'이라 한다)이 일어나는 문제점이 있다.
첨부된 도 2에 도시한 바와 같이, 이러한 메탈 리프팅은 넓은 패턴 면적의 하부 금속배선(wide metal, 이하 '와이드 메탈'이라 한다)을 가지는 구조에서 더욱 심하게 발생하는 것을 보여주고 있다.
따라서 본 발명은 상술한 제반 문제점을 해결하고자 안출된 것으로, 고온의 열처리 과정에서 층간 절연막의 아웃가스에 의하여 발생하는 메탈리프트를 방지할 수 있는 반도체 소자의 금속배선 형성방법을 제공함에 그 목적이 있다.
상술한 바와 같은 목적을 구현하기 위한 본 발명의 반도체 소자의 금속배선 형성방법은 층간절연막 상에 패터닝된 하부 금속배선이 형성된 반도체 기판상에 1차 층간절연막을 증착하는 제1 단계; 2차 층간절연막을 증착시키고나서 화학적기계적 연마 공정을 진행하여 상기 2차 층간절연막의 표면을 평탄화시키는 제2 단계; 버퍼 산화막을 증착시키는 제3 단계; 사진/식각 공정을 수행하여 비아컨택홀을 패터닝하는 제4 단계; 화학기상증착방식에 의하여 텅스텐을 증착한 후 화학적기계적 연마 공정 또는 에치백 공정을 수행하여 텅스텐 플러그 형성하는 제5 단계; 그리고 금속막을 증착하고나서 사진/식각 공정을 수행하여 상부 금속배선을 패터닝한 후 열처리 공정을 수행하는 제6 단계;를 포함하여 이루어진 것을 특징으로 한다.
또한, 제1 단계는 상기 1차 층간절연막으로서 5000 ~ 6000Å 두께의 USG막 또는 FSG막을 사용하는 것을 특징으로 한다.
또한, 제3 단계는 상기 버퍼 산화막으로서 1000 ~ 1500Å 두께의 TEOS막을 사용하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 금속배선 형성방법에 의하면 고온의 열처리 과정에서 층간절연막의 아웃가스에 의하여 발생되는 메탈리프트를 방지할 수 있는 효과가 있다.
도 3a 내지 도 3f는 본 발명의 일실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 단면도이다.
본 발명의 일실시예에 따른 반도체 소자의 금속배선 형성방법은 제1 단계 내지 제6 단계를 포함하여 이루어져 있다.
첨부된 도 3a 내지 도 3b를 참조하면, 상기 제1 단계는 층간절연막(10) 상에 패터닝된 하부 금속배선(20)이 형성된 반도체 기판상에 1차 층간절연막(31)을 증착하는 단계이다.
여기서 상기 1차 층간절연막(31)으로서 갭필(gap fill) 특성이 양호한 고밀도 플라즈마(high density plasma) 증착방식을 사용하여 5000 ~ 6000Å 두께의 USG막 또는 FSG막을 사용하는 것이 바람직하다.
첨부된 도 3c 내지 도 3d를 참조하면, 상기 제2 단계는 2차 층간절연막(32)을 증착시키고나서 화학적기계적 연마 공정을 진행하여 상기 2차 층간절연막(32)의 표면을 평탄화시키는 단계이다.
여기서 상기 2차 층간절연막(32)으로서 12000 ~ 16000Å 두께의 TEOS(Tetra-Ethyl-Ortho-Silicate, 이하 'TEOS'라 한다)막을 사용하는 것이 일반적이고, 또한 화학적기계적 연마 공정은 대략 10000Å 두께의 상기 TEOS막의 표면을 제거하면서 평탄화하는 것이 일반적이다. 여기서 상기 1차 층간절연막의 최상부까지 평탄화하는 것이 바람직하다.
첨부된 도 3e를 참조하면, 상기 제3 단계는 버퍼 산화막(buffer oxide)(60)을 증착시키는 단계이다. 여기서 상기 버퍼 산화막(60)으로서 1000 ~ 1500Å 두께의 TEOS막을 사용하는 것이 바람직하다. 여기서 버퍼 산화막(60)은 와이드 메탈 부분에서 CMP 연마속도가 증가함에 따라 상기 1차 층간절연막(31)이 노출되는 부위를 덮어주는 역할을 한다.
첨부된 도 3f를 참조하면, 상기 제4 단계는 사진/식각 공정을 수행하여 비아컨택홀을 패터닝하는 단계이고, 상기 제5 단계는 화학기상증착(chemical vapor deposition) 방식에 의하여 텅스텐을 증착한 후 CMP 공정 또는 에치백(etch back) 공정을 수행하여 텅스텐 플러그(tungsten plug)(40)를 형성하는 단계이다.
상기 제6 단계는 금속막을 증착하고나서 사진/식각 공정을 수행하여 상부 금속배선(50)을 패터닝한 후 열처리 공정을 수행하는 단계이다. 이때 열처리 공정은 대략 450℃의 온도에서 30분 내지 60분 동안 진행하는 것이 일반적이다.
따라서 본 발명에 따른 반도체 소자의 금속배선 형성방법에 의하면, 2차 층간절연막 증착 및 CMP 공정 진행후 버퍼 산화막 증착 공정을 추가함으로써 고온의 열처리 과정에서 층간절연막의 아웃가스에 의하여 발생하는 메탈리프트를 방지할 수 있는 것이다.
이 경우 상기 버퍼 산화막으로서 1000 ~ 1500Å 두께의 TEOS막을 사용하고, 특히 와이드 메탈 부분에서 노출된 1차 층간절연막 부위를 덮어주게된다.
따라서 고온의 열처리 과정을 수행하는 경우 상기 TEOS막은 주상 구조(columnar sturcture)로 이루어진 것으로서 상기 1차 층간절연막에서 발생하는 아웃가스를 포집하는 기능을 수행하게 된다.
본 발명은 전술한 실시 예에 한정되지 아니하고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정·변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어서 자명한 것이다.
도 1a 내지 도 1e는 종래의 반도체 소자의 금속배선 형성방법을 설명하기 위한 단면도,
도 2는 와이드 메탈 부위에 발생한 메탈 리프팅을 보여주는 주사전자현미경 사진,
도 3a 내지 도 3f는 본 발명의 일실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 단면도.
*도면의 주요부분에 대한 부호의 설명*
10 : 층간절연막 20 : 하부 금속배선
31 : 1차 층간절연막 32 : 2차 층간절연막
40 : 텅스텐 플러그 50 : 상부 금속배선
60 : 버퍼 산화막

Claims (3)

  1. 층간절연막 상에 패터닝된 하부 금속배선이 형성된 반도체 기판상에 1차 층간절연막을 증착하는 제1 단계; 상기 1차 층간절연막의 상부에 2차 층간절연막을 증착시키고나서 화학적기계적 연마 공정을 진행하여 상기 1차 층간절연막의 최상부가 노출될때까지 상기 2차 층간절연막의 표면을 평탄화시키는 제2 단계; 상기 2차 층간절연막의 상부에 버퍼 산화막을 증착시키는 제3 단계; 사진/식각 공정을 수행하여 상기 하부 금속배선과 연결되도록 비아컨택홀을 패터닝하는 제4 단계; 화학기상증착방식에 의하여 상기 비아컨택홀에 텅스텐을 증착한 후 화학적기계적 연마 공정 또는 에치백 공정을 수행하여 텅스텐 플러그 형성하는 제5 단계; 그리고 상기 텅스텐 플러그가 형성된 반도체 기판 상부에 금속막을 증착하고나서 사진/식각 공정을 수행하여 상부 금속배선을 패터닝한 후 열처리 공정을 수행하는 제6 단계;를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  2. 제1항에 있어서, 제1 단계는 상기 1차 층간절연막으로서 5000 ~ 6000Å 두께의 USG막 또는 FSG막을 사용하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  3. 제1항에 있어서, 제3 단계는 상기 버퍼 산화막으로서 1000 ~ 1500Å 두께의 TEOS막을 사용하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
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