JPH07326671A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07326671A JPH07326671A JP11866094A JP11866094A JPH07326671A JP H07326671 A JPH07326671 A JP H07326671A JP 11866094 A JP11866094 A JP 11866094A JP 11866094 A JP11866094 A JP 11866094A JP H07326671 A JPH07326671 A JP H07326671A
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- metal
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Abstract
(57)【要約】
【目的】 半導体装置に形成された配線間の容量を低減
し、半導体装置の高速動作を可能とする。 【構成】 半導体装置の配線間の静電容量を減少させる
ため、微細配線間の側面又は底面に空隙を形成する工程
と、該配線間の空隙にＳＯＧやポリイミド等の熱収縮性
の絶縁体を充填する工程と、該絶縁体を加熱し熱収縮さ
せる工程を含む。
し、半導体装置の高速動作を可能とする。 【構成】 半導体装置の配線間の静電容量を減少させる
ため、微細配線間の側面又は底面に空隙を形成する工程
と、該配線間の空隙にＳＯＧやポリイミド等の熱収縮性
の絶縁体を充填する工程と、該絶縁体を加熱し熱収縮さ
せる工程を含む。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に、配線間の静電容量が小さい多層配線を有
する半導体装置の製造方法に適用して有効な技術に関す
るものである。
に関し、特に、配線間の静電容量が小さい多層配線を有
する半導体装置の製造方法に適用して有効な技術に関す
るものである。
【０００２】
【従来の技術】例えば、従来の金属配線の状態を図１５
に示す。単結晶シリコン基板２１上に酸化シリコン膜２
２を形成し、その上に下層金属配線２０をパターニング
をして、層間絶縁膜２３，２４及び平坦化膜２５を上部
金属層との間の絶縁材料として用いている例が多い。従
来の半導体装置の高集積化に伴って多層配線の徴細化が
進んでいるが、多層配線に関する公知刊行物としては、
例えば、特開平５−２１８０２８号が知られている。
に示す。単結晶シリコン基板２１上に酸化シリコン膜２
２を形成し、その上に下層金属配線２０をパターニング
をして、層間絶縁膜２３，２４及び平坦化膜２５を上部
金属層との間の絶縁材料として用いている例が多い。従
来の半導体装置の高集積化に伴って多層配線の徴細化が
進んでいるが、多層配線に関する公知刊行物としては、
例えば、特開平５−２１８０２８号が知られている。
【０００３】
【発明が解決しようとする課題】この多層配線の構造の
多くは、酸化シリコン膜２３の比誘電率が約４程度なの
で、高集積化に伴う下層金属配線２０の間隔が１ミクロ
ン以下となる最近の半導体装置において配線間の容量が
増大するため、特に、電気信号の伝搬速度を遅延させる
等、半導体集積回路装置の電気的特性に悪影響を及ぼし
始めている。
多くは、酸化シリコン膜２３の比誘電率が約４程度なの
で、高集積化に伴う下層金属配線２０の間隔が１ミクロ
ン以下となる最近の半導体装置において配線間の容量が
増大するため、特に、電気信号の伝搬速度を遅延させる
等、半導体集積回路装置の電気的特性に悪影響を及ぼし
始めている。
【０００４】然るに、上記従来技術においては、層間絶
縁膜の膜厚や材料を決定する際、アルファ線や平坦性等
に考慮しているが、隣接する金属配線間の配線容量を低
減させるための対策については十分な対策が施されてい
なかった。
縁膜の膜厚や材料を決定する際、アルファ線や平坦性等
に考慮しているが、隣接する金属配線間の配線容量を低
減させるための対策については十分な対策が施されてい
なかった。
【０００５】つまり、配線容量は、隣接配線間の誘電率
×（隣接配線の対抗面積÷隣接配線間隔）で表され、隣
接配線の対抗面全体に通常の比誘電率４の絶縁物質を充
填し、隣接配線間隔を狭くするためである。
×（隣接配線の対抗面積÷隣接配線間隔）で表され、隣
接配線の対抗面全体に通常の比誘電率４の絶縁物質を充
填し、隣接配線間隔を狭くするためである。
【０００６】また、電気信号の伝搬速度の遅延を避ける
ため、所定配線間の許容間隔やＭＯＳトランジスタの閾
値電圧の許容範囲等が狭小となる結果、半導体集積回路
の製造プロセスに一定の限界が生じるに至っている。
ため、所定配線間の許容間隔やＭＯＳトランジスタの閾
値電圧の許容範囲等が狭小となる結果、半導体集積回路
の製造プロセスに一定の限界が生じるに至っている。
【０００７】本発明は、上記課題に着目してなされたも
のであり、その目的は、金属若しくは単結晶シリコン・
ストリップからなる配線間の配線容量を有効に低減する
ことができる技術を提供することにある。
のであり、その目的は、金属若しくは単結晶シリコン・
ストリップからなる配線間の配線容量を有効に低減する
ことができる技術を提供することにある。
【０００８】本発明の他の目的は、半導体集積回路装置
の動作速度を向上させることができる技術を提供するこ
とである。本発明の他の目的は、半導体集積回路装置の
製造プロセスの制約を緩和することができる技術を提供
することにある。本発明の新規な構成及び効果は、明細
書の記載及び添付図面から明らかになるであろう。
の動作速度を向上させることができる技術を提供するこ
とである。本発明の他の目的は、半導体集積回路装置の
製造プロセスの制約を緩和することができる技術を提供
することにある。本発明の新規な構成及び効果は、明細
書の記載及び添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を説明すれば、以下の
如くである。
発明のうち、代表的なものの概要を説明すれば、以下の
如くである。
【００１０】本発明の半導体装置の製造方法は、徴細化
する金属配線の間に比誘電率が約１と非常に小さい空隙
を形成することによって、この金属配線の間の静電容量
を減少させ回路の特性を向上させるものである。具体的
には、半導体装置の配線工程において、徴細な金属配線
を形成し、前記金属配線の間の溝の間に、熱収縮性の材
料を充填し、更に、加熱する事によって空隙を形成す
る。この熱収縮性材料は絶縁膜であることが望ましく、
さらにこの絶縁膜の比誘電率がシリコン酸化膜の比誘電
率よりも低ければさらに前記金属配線間の静電容量を減
らすことができる。また、この絶縁膜は、比誘電率が酸
化シリコンよりも低いスピンオンガラス（ＳＯＧ）、ポ
リイミド、テフロン等を構成要素として含むことで有効
に配線容量を低減することが可能である。
する金属配線の間に比誘電率が約１と非常に小さい空隙
を形成することによって、この金属配線の間の静電容量
を減少させ回路の特性を向上させるものである。具体的
には、半導体装置の配線工程において、徴細な金属配線
を形成し、前記金属配線の間の溝の間に、熱収縮性の材
料を充填し、更に、加熱する事によって空隙を形成す
る。この熱収縮性材料は絶縁膜であることが望ましく、
さらにこの絶縁膜の比誘電率がシリコン酸化膜の比誘電
率よりも低ければさらに前記金属配線間の静電容量を減
らすことができる。また、この絶縁膜は、比誘電率が酸
化シリコンよりも低いスピンオンガラス（ＳＯＧ）、ポ
リイミド、テフロン等を構成要素として含むことで有効
に配線容量を低減することが可能である。
【００１１】
【作用】上記発明によれば、隣接する配線相互間に熱収
縮材料を充填した後、加熱工程により低誘電率の空隙を
形成することにより、当該配線相互間の誘電率を有効に
低減させることが可能となる。更に、該空隙の上に形成
される回路及び配線層の信頼性を低下させることなく半
導体装置を集積化して、歩留まりを向上させることも可
能となる。この結果、電気信号が金属配線を充電若しく
は放電する際の時間を、従来に比して短縮することがで
きるので、電気信号の伝搬速度を高速にすることができ
る。
縮材料を充填した後、加熱工程により低誘電率の空隙を
形成することにより、当該配線相互間の誘電率を有効に
低減させることが可能となる。更に、該空隙の上に形成
される回路及び配線層の信頼性を低下させることなく半
導体装置を集積化して、歩留まりを向上させることも可
能となる。この結果、電気信号が金属配線を充電若しく
は放電する際の時間を、従来に比して短縮することがで
きるので、電気信号の伝搬速度を高速にすることができ
る。
【００１２】
【実施例】図１乃至図４は、本発明の第１の実施例であ
る半導体装置の工程図である。絶縁膜基板上に金属配線
２を形成する。図２は、熱収縮性のポリイミド４の前駆
体をスピナーを用いて回転速度１０００〜５０００ｒｐ
ｍでウエハ全面にコートした断面図を示す。その後、溶
剤を蒸発させるため、１００〜１５０℃でベークして２
００〜２５０℃でイミド化し、最後に３００〜４００℃
でファイナルキュアを行う。図３は、熱収縮性のポリイ
ミドが収縮して空隙３が生じた状態を示す。このとき、
比誘電率が約１の空隙３を形成することによって隣接配
線間の容量を低減することができる。図４は、下部金属
配線２と上部金属配線５とを接続するためのコンタクト
穴（図示せず。）を形成した後に、金属配線５を形成し
た断面図である。また、上記の収縮性のポリイミドが低
誘電率のものであれば金属配線２と５の配線容量も低減
できる。
る半導体装置の工程図である。絶縁膜基板上に金属配線
２を形成する。図２は、熱収縮性のポリイミド４の前駆
体をスピナーを用いて回転速度１０００〜５０００ｒｐ
ｍでウエハ全面にコートした断面図を示す。その後、溶
剤を蒸発させるため、１００〜１５０℃でベークして２
００〜２５０℃でイミド化し、最後に３００〜４００℃
でファイナルキュアを行う。図３は、熱収縮性のポリイ
ミドが収縮して空隙３が生じた状態を示す。このとき、
比誘電率が約１の空隙３を形成することによって隣接配
線間の容量を低減することができる。図４は、下部金属
配線２と上部金属配線５とを接続するためのコンタクト
穴（図示せず。）を形成した後に、金属配線５を形成し
た断面図である。また、上記の収縮性のポリイミドが低
誘電率のものであれば金属配線２と５の配線容量も低減
できる。
【００１３】図５は、本発明の第２の実施例である半導
体装置の出発製造工程を示す。図６は、絶縁膜基板１の
上に金属配線２を形成した後、熱収縮性のＳＯＧ６の前
駆体をスピナーをもちいて回転速度１０００〜５０００
ｒｐｍでウエハ全面にコートした断面図を示す。図７
は、その後、溶剤を蒸発させるため、１００〜２００℃
（溶剤の沸点によって異なる。）でベークした後に、３
５０〜４５０℃でファイナルキュアを行った半導体装置
の断面図を示す。この際に、熱収縮性のＳＯＧ６が収縮
して空隙３を生じる。この比誘電率が約１の空隙３を形
成することによって隣接配線２間の容量を低減すること
ができる。図８は、金属配線２と金属配線を接続するた
めのコンタクト穴（図示せず。）を形成し、金属配線５
を形成した断面図を示す。また、上記の収縮性のＳＯＧ
６が低誘電率のものであれば金属配線２と金属配線５と
の配線容量も低減できる。
体装置の出発製造工程を示す。図６は、絶縁膜基板１の
上に金属配線２を形成した後、熱収縮性のＳＯＧ６の前
駆体をスピナーをもちいて回転速度１０００〜５０００
ｒｐｍでウエハ全面にコートした断面図を示す。図７
は、その後、溶剤を蒸発させるため、１００〜２００℃
（溶剤の沸点によって異なる。）でベークした後に、３
５０〜４５０℃でファイナルキュアを行った半導体装置
の断面図を示す。この際に、熱収縮性のＳＯＧ６が収縮
して空隙３を生じる。この比誘電率が約１の空隙３を形
成することによって隣接配線２間の容量を低減すること
ができる。図８は、金属配線２と金属配線を接続するた
めのコンタクト穴（図示せず。）を形成し、金属配線５
を形成した断面図を示す。また、上記の収縮性のＳＯＧ
６が低誘電率のものであれば金属配線２と金属配線５と
の配線容量も低減できる。
【００１４】図９は、本発明の第３の実施例である半導
体装置の出発製造工程を示す。図１０は、絶縁膜基板上
に金属配線を形成した後、熱収縮性のポリテトラフルオ
ロエチレン（ＰＴＦＥ）を含む溶剤７をスピナーをもち
いて回転速度１０００〜５０００ｒｐｍでウエハ全面に
コートした断面図を示す。図１１は、その後、溶剤を蒸
発させるため、１００〜２００℃（溶剤の沸点によって
異なる。）でベークした後、３００〜４００℃でファイ
ナルキュアを行った断面図である。この際に、熱収縮性
のポリテトラフルオロエチレン（ＰＴＦＥ）７が収縮し
て空隙３を生じる。このとき比誘電率が約１の空隙を形
成することによって隣接配線間の容量を低減することが
できる。図１２は、この後、金属配線２と金属配線５と
を接続するためのコンタクト穴（図示せず。）を形成し
た後、金属配線５を形成した断面図である。また、上記
の収縮性のポリテトラフルオロエチレン（ＰＴＦＥ）は
低誘電率であるので金属配線２と金属配線５との配線容
量も低減できる。
体装置の出発製造工程を示す。図１０は、絶縁膜基板上
に金属配線を形成した後、熱収縮性のポリテトラフルオ
ロエチレン（ＰＴＦＥ）を含む溶剤７をスピナーをもち
いて回転速度１０００〜５０００ｒｐｍでウエハ全面に
コートした断面図を示す。図１１は、その後、溶剤を蒸
発させるため、１００〜２００℃（溶剤の沸点によって
異なる。）でベークした後、３００〜４００℃でファイ
ナルキュアを行った断面図である。この際に、熱収縮性
のポリテトラフルオロエチレン（ＰＴＦＥ）７が収縮し
て空隙３を生じる。このとき比誘電率が約１の空隙を形
成することによって隣接配線間の容量を低減することが
できる。図１２は、この後、金属配線２と金属配線５と
を接続するためのコンタクト穴（図示せず。）を形成し
た後、金属配線５を形成した断面図である。また、上記
の収縮性のポリテトラフルオロエチレン（ＰＴＦＥ）は
低誘電率であるので金属配線２と金属配線５との配線容
量も低減できる。
【００１５】上記実施例の半導体装置の金属配線は、微
細加工されたＤＲＡＭ、ＭＰＵ、マスクＲＯＭ、ゲート
・アレイ等に応用することができる。特に、金属配線の
間隔が、０．０４μｍである６４ＭＤＲＡＭや次世代の
２５６ＭＤＲＡＭの０．０２５μｍでパターニングする
場合有効である。更に、ＤＲＡＭの場合、メモリ・セル
・プレート電極と金属配線との容量も層間絶縁膜によっ
て低減することができるのは言うまでもなく、空隙部３
には、材料に含有されるアルファ線を放射する放射性物
質が存在し得ないため、ＤＲＡＭキャパシタの電荷蓄積
ノードに対する悪影響も生じる虞がない点で有利であ
る。
細加工されたＤＲＡＭ、ＭＰＵ、マスクＲＯＭ、ゲート
・アレイ等に応用することができる。特に、金属配線の
間隔が、０．０４μｍである６４ＭＤＲＡＭや次世代の
２５６ＭＤＲＡＭの０．０２５μｍでパターニングする
場合有効である。更に、ＤＲＡＭの場合、メモリ・セル
・プレート電極と金属配線との容量も層間絶縁膜によっ
て低減することができるのは言うまでもなく、空隙部３
には、材料に含有されるアルファ線を放射する放射性物
質が存在し得ないため、ＤＲＡＭキャパシタの電荷蓄積
ノードに対する悪影響も生じる虞がない点で有利であ
る。
【００１６】以上に説明では、主としてＤＲＡＭの金属
配線に適用した場合について説明したが、これに限定さ
れず、例えば、ＳＲＡＭ、ＥＥＰＲＯＭ、ＥＰＲＯＭ、
マイクロプロセッサ等の多層配線を有する半導体集積回
路装置に適用することも可能である。
配線に適用した場合について説明したが、これに限定さ
れず、例えば、ＳＲＡＭ、ＥＥＰＲＯＭ、ＥＰＲＯＭ、
マイクロプロセッサ等の多層配線を有する半導体集積回
路装置に適用することも可能である。
【００１７】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
次の通りである。
表的なものによって得られる効果を簡単に説明すれば、
次の通りである。
【００１８】以上説明したように本発明は、微細化する
金属配線の間に非常に小さい比誘電率（約１）の空隙を
形成することによって、この金属配線の間に静電容量を
減少することが可能である。具体的には、金属配線の間
の溝の間に、熱収縮性の材料を充填し、加熱する事によ
って空隙を形成したものである。これにより、半導体装
置の配線間の静電容量を減らすことが可能となり、回路
の動作速度等の特性が向上できるという効果を有する。
また、熱収縮性の材料が低誘電率の膜であれば更に、配
線間の容量を低減することができ、また、上部の金属配
線との容量も同時に低減できる。
金属配線の間に非常に小さい比誘電率（約１）の空隙を
形成することによって、この金属配線の間に静電容量を
減少することが可能である。具体的には、金属配線の間
の溝の間に、熱収縮性の材料を充填し、加熱する事によ
って空隙を形成したものである。これにより、半導体装
置の配線間の静電容量を減らすことが可能となり、回路
の動作速度等の特性が向上できるという効果を有する。
また、熱収縮性の材料が低誘電率の膜であれば更に、配
線間の容量を低減することができ、また、上部の金属配
線との容量も同時に低減できる。
【図１】本発明の第１の実施例である絶縁物層上に配線
を形成した断面図である。
を形成した断面図である。
【図２】本発明の第１の実施例である配線層上に絶縁物
を形成した断面図である。
を形成した断面図である。
【図３】本発明の第１の実施例である絶縁物を熱収縮さ
せた空隙部の断面図である。
せた空隙部の断面図である。
【図４】本発明の第１の実施例である半導体集積回路用
の上部および下部配線の要部断面図である。
の上部および下部配線の要部断面図である。
【図５】本発明の第２の実施例である配線を絶縁物層上
に形成した断面図である。
に形成した断面図である。
【図６】本発明の第２の実施例である配線層上に絶縁物
を形成した断面図である。
を形成した断面図である。
【図７】本発明の第２の実施例である配線間の空隙部の
断面図である。
断面図である。
【図８】本発明の第２の実施例である絶縁物を熱収縮さ
せた空隙部の断面図の要部断面図である。
せた空隙部の断面図の要部断面図である。
【図９】本発明の第３の実施例である配線を絶縁物層上
に形成した断面図である。
に形成した断面図である。
【図１０】本発明の第３の実施例である配線層上に絶縁
物を形成した断面図である。
物を形成した断面図である。
【図１１】本発明の第３の実施例である配線間の空隙部
の断面図である。
の断面図である。
【図１２】本発明の第３の実施例である絶縁物を熱収縮
させた空隙部の断面図の要部断面図である。
させた空隙部の断面図の要部断面図である。
【図１３】本発明の実施例であるファイナルキュア後の
断面ＳＥＭ写真の輪郭図である。
断面ＳＥＭ写真の輪郭図である。
【図１４】ファイナル・キュア後の半導体装置の要部断
面図である。
面図である。
【図１５】従来の多層配線の断面図である。
１ 絶縁膜基板 ２ 第１レベルの金属配線 ３ 空隙 ４ 熱収縮性のポリイミド ５ 第２レベルの金属配線 ６ 熱収縮性のＳＯＧ ７ 熱収縮性のポリテトラフルオロエチレン（ＰＴＦ
Ｅ） ２０ 下層金属配線 ２１ 単結晶シリコン ２２ 酸化シリコン ２３ 酸化シリコン ２４ 酸化シリコン ２５ ＳＯＧ膜 ２９ 上層金属配線
Ｅ） ２０ 下層金属配線 ２１ 単結晶シリコン ２２ 酸化シリコン ２３ 酸化シリコン ２４ 酸化シリコン ２５ ＳＯＧ膜 ２９ 上層金属配線
Claims (4)
- 【請求項１】 半導体装置の配線工程であって、徴細な
金属配線を形成し、前記金属配線の間の溝に、熱収縮性
の材料を充填し、加熱する事によって空隙を形成するこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】 前記熱収縮性材料は、絶縁膜である特許
請求の範囲第１項の半導体装置の製造法。 - 【請求項３】 前記絶縁膜の比誘電率はシリコン酸化膜
の比誘電率よりも低い特許請求の範囲第１項の半導体装
置の製造方法。 - 【請求項４】 前記絶縁膜は、スピンオンガラス（ＳＯ
Ｇ）、ポリイミド、テフロン等の熱収縮材料から選ばれ
た一つ、或は、これら材料を含む特許請求の範囲第１項
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11866094A JPH07326671A (ja) | 1994-05-31 | 1994-05-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11866094A JPH07326671A (ja) | 1994-05-31 | 1994-05-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07326671A true JPH07326671A (ja) | 1995-12-12 |
Family
ID=14742070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11866094A Pending JPH07326671A (ja) | 1994-05-31 | 1994-05-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07326671A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6414394B1 (en) | 1999-03-19 | 2002-07-02 | Kabushiki Kaisha Toshiba | Semiconductor device |
-
1994
- 1994-05-31 JP JP11866094A patent/JPH07326671A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6414394B1 (en) | 1999-03-19 | 2002-07-02 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US6580171B2 (en) | 1999-03-19 | 2003-06-17 | Kabushiki Kaisha Toshiba | Semiconductor wiring device |
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