JPH11251428A - 半導体デバイスの配線構造及び形成方法 - Google Patents
半導体デバイスの配線構造及び形成方法Info
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- JPH11251428A JPH11251428A JP10373267A JP37326798A JPH11251428A JP H11251428 A JPH11251428 A JP H11251428A JP 10373267 A JP10373267 A JP 10373267A JP 37326798 A JP37326798 A JP 37326798A JP H11251428 A JPH11251428 A JP H11251428A
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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Abstract
(57)【要約】
【課題】 導電層パターン間の寄生キャパシタンスを減
少させてデバイスの動作特性を安定化させた半導体デバ
イスを提供する。 【解決手段】 本発明は、メモリのビットラインを構成
する導電性パターンの間を絶縁する絶縁物質内部に空気
が入り込んだボイドを形成させ、隣接する導電パターン
の間に発生する寄生容量を減少させる。
少させてデバイスの動作特性を安定化させた半導体デバ
イスを提供する。 【解決手段】 本発明は、メモリのビットラインを構成
する導電性パターンの間を絶縁する絶縁物質内部に空気
が入り込んだボイドを形成させ、隣接する導電パターン
の間に発生する寄生容量を減少させる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体デバイスに関
し、特に導電層パターンの間の寄生キャパシタンスを減
少させてデバイスの動作特性を安定化させることができ
る半導体デバイスの配線構造及びその形成方法に関す
る。
し、特に導電層パターンの間の寄生キャパシタンスを減
少させてデバイスの動作特性を安定化させることができ
る半導体デバイスの配線構造及びその形成方法に関す
る。
【０００２】
【従来の技術】ＭＯＳデバイスにおける電極配線技術
は、主にアルミニウム配線で行われていた。スケーリン
グの原則では、デバイス寸法や電源電圧の１／Ｋ（Ｋ：
スケーリングファクタ）の縮小化により電極配線特性が
影響を受ける。ゲート電極では、抵抗がＫ倍に増加す
る。それによって信号伝達遅延時間が増加してデバイス
の動作速度が低下する。そして、コンタクトでは抵抗が
Ｋ2 倍に増加し、電流密度がＫ倍に増加した結果、配線
としての信頼性が低下する。又、配線ではＫ倍の抵抗増
加及びＫ倍の電流密度増加をもたらしエレクトロマイグ
レーションによる配線の信頼性の低下を誘発する。特
に、デザインルールがサブミクロン化するに従って、微
細化による配線抵抗Ｒの増加と配線ピッチの縮小による
キャパシタンスが増加し、ＲＣの伝達遅延の問題が発生
する。
は、主にアルミニウム配線で行われていた。スケーリン
グの原則では、デバイス寸法や電源電圧の１／Ｋ（Ｋ：
スケーリングファクタ）の縮小化により電極配線特性が
影響を受ける。ゲート電極では、抵抗がＫ倍に増加す
る。それによって信号伝達遅延時間が増加してデバイス
の動作速度が低下する。そして、コンタクトでは抵抗が
Ｋ2 倍に増加し、電流密度がＫ倍に増加した結果、配線
としての信頼性が低下する。又、配線ではＫ倍の抵抗増
加及びＫ倍の電流密度増加をもたらしエレクトロマイグ
レーションによる配線の信頼性の低下を誘発する。特
に、デザインルールがサブミクロン化するに従って、微
細化による配線抵抗Ｒの増加と配線ピッチの縮小による
キャパシタンスが増加し、ＲＣの伝達遅延の問題が発生
する。
【０００３】以下、添付図面に基づいて従来技術の半導
体デバイスの金属配線について説明する。図１は従来技
術の半導体デバイスの構造断面図であり、図２〜図３は
従来技術の半導体デバイスの工程断面図である。そし
て、図４は半導体デバイスの読取り動作時の等価回路図
である。半導体メモリデバイス、特にＤＲＡＭの場合に
は、セルトランジスタに駆動信号を印加するワードライ
ン（ゲート電極）と、セルキャパシタにデータ信号を印
加するビットラインとが、集積度に対して有利なように
交差して構成される。
体デバイスの金属配線について説明する。図１は従来技
術の半導体デバイスの構造断面図であり、図２〜図３は
従来技術の半導体デバイスの工程断面図である。そし
て、図４は半導体デバイスの読取り動作時の等価回路図
である。半導体メモリデバイス、特にＤＲＡＭの場合に
は、セルトランジスタに駆動信号を印加するワードライ
ン（ゲート電極）と、セルキャパシタにデータ信号を印
加するビットラインとが、集積度に対して有利なように
交差して構成される。
【０００４】かかる従来技術の半導体デバイスの構造を
導電層パターン（ビットライン）を中心として説明す
る。図１に示すように、セルトランジスタ等の形成され
た半導体基板１０上に、セルトランジスタのソース／ド
レイン又は他の導電層に連結されて形成される導電層パ
ターン１２と、導電層パターン１２を含む全面に導電層
パターンと基板に沿って薄く形成される第１絶縁膜１３
と、第１絶縁膜１３が形成された導電層パターン１２の
間にそれらと同じ高さに平坦化されて形成される第２絶
縁膜１４とから構成される。導電層パターン１２の下側
には導電層パターン１２と基板との間の絶縁のために酸
化膜等の絶縁層１１が形成される。
導電層パターン（ビットライン）を中心として説明す
る。図１に示すように、セルトランジスタ等の形成され
た半導体基板１０上に、セルトランジスタのソース／ド
レイン又は他の導電層に連結されて形成される導電層パ
ターン１２と、導電層パターン１２を含む全面に導電層
パターンと基板に沿って薄く形成される第１絶縁膜１３
と、第１絶縁膜１３が形成された導電層パターン１２の
間にそれらと同じ高さに平坦化されて形成される第２絶
縁膜１４とから構成される。導電層パターン１２の下側
には導電層パターン１２と基板との間の絶縁のために酸
化膜等の絶縁層１１が形成される。
【０００５】上記構造を有する従来技術の半導体デバイ
スの製造工程は以下の通りである。まず、図２ａに示す
ように、セルトランジスタまたは他の導電層の形成され
た半導体基板１０の全面に絶縁物質層１１ａを形成す
る。次いで、絶縁物質層１１ａ上に金属ラインを形成す
るための導電性物質層１２ａを形成する。図２ｂに示す
ように、導電性物質層１２ａ及び絶縁物質層１１ａを選
択的にエッチングすることにより、導電層パターン１
２、第１絶縁膜１１を形成する。次いで、図２ｃに示す
ように、導電層パターン１２及びその下側の第１絶縁膜
１１が形成された半導体基板１０の全面に、酸化膜等の
物質を用いて第２絶縁膜１３を形成する。
スの製造工程は以下の通りである。まず、図２ａに示す
ように、セルトランジスタまたは他の導電層の形成され
た半導体基板１０の全面に絶縁物質層１１ａを形成す
る。次いで、絶縁物質層１１ａ上に金属ラインを形成す
るための導電性物質層１２ａを形成する。図２ｂに示す
ように、導電性物質層１２ａ及び絶縁物質層１１ａを選
択的にエッチングすることにより、導電層パターン１
２、第１絶縁膜１１を形成する。次いで、図２ｃに示す
ように、導電層パターン１２及びその下側の第１絶縁膜
１１が形成された半導体基板１０の全面に、酸化膜等の
物質を用いて第２絶縁膜１３を形成する。
【０００６】図３ｄに示すように、第２絶縁膜１３の形
成された導電層パターン１２の間を完全に埋め込むこと
ができる厚さに、全面に絶縁特性及び流動性に優れた物
質例えばＳＯＧ(Spin On Glass)層１４ａを形成する。
図３ｅに示すように、第２絶縁膜１３の上部表面が露出
されるようにＳＯＧ層１４ａを異方性エッチングするこ
とにより、導電層パターン１２とそれに隣接する導電層
パターン１２との間を埋め込む第３絶縁膜１４を形成
し、同時に平坦化させる。このような工程により形成さ
れた半導体デバイスは、動作時に、導電層パターン１２
と導電層パターン１２との間に第２、第３絶縁膜１３、
１４による寄生キャパシタンスＣｂが発生して導電層パ
ターン１２間に影響を与える。第２、第３絶縁膜１３、
１４を酸化膜により形成した場合の誘電率は３．８５で
ある。
成された導電層パターン１２の間を完全に埋め込むこと
ができる厚さに、全面に絶縁特性及び流動性に優れた物
質例えばＳＯＧ(Spin On Glass)層１４ａを形成する。
図３ｅに示すように、第２絶縁膜１３の上部表面が露出
されるようにＳＯＧ層１４ａを異方性エッチングするこ
とにより、導電層パターン１２とそれに隣接する導電層
パターン１２との間を埋め込む第３絶縁膜１４を形成
し、同時に平坦化させる。このような工程により形成さ
れた半導体デバイスは、動作時に、導電層パターン１２
と導電層パターン１２との間に第２、第３絶縁膜１３、
１４による寄生キャパシタンスＣｂが発生して導電層パ
ターン１２間に影響を与える。第２、第３絶縁膜１３、
１４を酸化膜により形成した場合の誘電率は３．８５で
ある。
【０００７】このような従来技術の半導体デバイスのデ
ータを読み取る動作について図４に基づいて説明する。
ＤＲＡＭでの単位セルの構成は、１つのセルトランジス
タＴ１と、一方の電極は接地端子に連結され他方の電極
はセルトランジスタＴ１のソース／ドレインの何れか一
方の電極に連結されるセルキャパシタＣｓと、セルトラ
ンジスタＴ１のソース／ドレインの何れか他方の電極に
連結されるビットラインＢＬを介してメモりセルに格納
されたデータをセンシング／増幅してその値を外部に連
結させるセンスアンプ（Ｓ／Ａ）とから構成される。こ
のように単位セルが構成される半導体デバイスのデータ
読取り動作時の等価回路を見ると、セルトランジスタＴ
１の一方の側とセンスアンプＳ／Ａとの間には第２、第
３絶縁膜１３、１４による寄生キャパシタンス（Ｃｂ；
ビットライン寄生キャパシタンス）が存する。
ータを読み取る動作について図４に基づいて説明する。
ＤＲＡＭでの単位セルの構成は、１つのセルトランジス
タＴ１と、一方の電極は接地端子に連結され他方の電極
はセルトランジスタＴ１のソース／ドレインの何れか一
方の電極に連結されるセルキャパシタＣｓと、セルトラ
ンジスタＴ１のソース／ドレインの何れか他方の電極に
連結されるビットラインＢＬを介してメモりセルに格納
されたデータをセンシング／増幅してその値を外部に連
結させるセンスアンプ（Ｓ／Ａ）とから構成される。こ
のように単位セルが構成される半導体デバイスのデータ
読取り動作時の等価回路を見ると、セルトランジスタＴ
１の一方の側とセンスアンプＳ／Ａとの間には第２、第
３絶縁膜１３、１４による寄生キャパシタンス（Ｃｂ；
ビットライン寄生キャパシタンス）が存する。
【０００８】このようなＤＲＡＭのデータ読取り動作
は、まず、ビットラインＢ／ＬにＶｄ／２値をプリチャ
ージさせた後、ワードラインＷ／Ｌ（セルトランジスタ
Ｔ１のゲート）に電圧を印加すると、寄生キャパシタン
スのＣｂにもＶｄ／２の電圧が印加される。ワードライ
ンＷ／Ｌへ電圧が印加されてセルトランジスタＴ１がタ
ーンオンすると、セルキャパシタＣｓに蓄積された電荷
が、ビットラインＢ／Ｌの電位をＶｓ＝（Ｖｄ／２）／
（１＋Ｃｂ／Ｃｓ）だけ変化させる。センスアンプＳ／
ＡではビットラインＢ／Ｌの電位値とビットバーライン
（／）Ｂ／Ｌの値とを比較した後、その値を増幅して外
部に出力させる。この際、Ｖｄは電源電圧、Ｃｂはビッ
トラインの寄生キャパシタンス、Ｃｓはセルキャパシタ
のキャパシタンスである。
は、まず、ビットラインＢ／ＬにＶｄ／２値をプリチャ
ージさせた後、ワードラインＷ／Ｌ（セルトランジスタ
Ｔ１のゲート）に電圧を印加すると、寄生キャパシタン
スのＣｂにもＶｄ／２の電圧が印加される。ワードライ
ンＷ／Ｌへ電圧が印加されてセルトランジスタＴ１がタ
ーンオンすると、セルキャパシタＣｓに蓄積された電荷
が、ビットラインＢ／Ｌの電位をＶｓ＝（Ｖｄ／２）／
（１＋Ｃｂ／Ｃｓ）だけ変化させる。センスアンプＳ／
ＡではビットラインＢ／Ｌの電位値とビットバーライン
（／）Ｂ／Ｌの値とを比較した後、その値を増幅して外
部に出力させる。この際、Ｖｄは電源電圧、Ｃｂはビッ
トラインの寄生キャパシタンス、Ｃｓはセルキャパシタ
のキャパシタンスである。
【０００９】ここで、Ｖｓは１００ｍＶ以上であること
要求されるが、それのためにはＶｄ値とＣｓ値を増加さ
せ、Ｃｂを減少させなければならない。しかし、トラン
ジスタの微細化／低消費電力の要請により、電源電圧Ｖ
ｄを増加させるには限界があった。ゆえに、データセン
シング能力を向上させるためにはＣｂの値を減少させる
のが効果的であることが判る。寄生キャパシタンス値Ｃ
ｂはεＳ／ｄとして表現できる。ここで、εは酸化膜の
誘電率、Ｓはビットラインの面積、ｄはビットライン間
の距離である。導電層パターン１２（ビットライン）の
間にある酸化膜から構成される第２、第３絶縁膜１３、
１４の誘電率が３．８５である場合、寄生キャパシタン
ス値は、Ｃｂ＝（３．８５×Ｓ）／ｄとして示される。
要求されるが、それのためにはＶｄ値とＣｓ値を増加さ
せ、Ｃｂを減少させなければならない。しかし、トラン
ジスタの微細化／低消費電力の要請により、電源電圧Ｖ
ｄを増加させるには限界があった。ゆえに、データセン
シング能力を向上させるためにはＣｂの値を減少させる
のが効果的であることが判る。寄生キャパシタンス値Ｃ
ｂはεＳ／ｄとして表現できる。ここで、εは酸化膜の
誘電率、Ｓはビットラインの面積、ｄはビットライン間
の距離である。導電層パターン１２（ビットライン）の
間にある酸化膜から構成される第２、第３絶縁膜１３、
１４の誘電率が３．８５である場合、寄生キャパシタン
ス値は、Ｃｂ＝（３．８５×Ｓ）／ｄとして示される。
【００１０】
【発明が解決しようとする課題】このような従来技術の
半導体デバイスの配線構造においては、ビットラインの
間に形成された酸化膜によって寄生キャパシタンスが発
生してデバイスのデータセンシング能力が低下する。こ
れは、酸化膜自体の誘電率に起因して発生する問題であ
り、これを解決するためには寄生キャパシタンスＣｂ値
を減少させ、且つ電源電圧Ｖｄ値及びセルキャパシタＣ
ｓのキャパシタンスを増加させることが好ましい。しか
しながら、電源電圧Ｖｄ値の増加には微細化／低消費電
力の要請による限界があり、セルのキャパシタンスの増
加はデバイスの高集積化による構造の複雑性及び工程上
の難しさ等で困難である。また、寄生キャパシタンスＣ
ｂの値を減少させるのはビットラインの間に構成される
酸化膜自体の誘電率のために難しい。
半導体デバイスの配線構造においては、ビットラインの
間に形成された酸化膜によって寄生キャパシタンスが発
生してデバイスのデータセンシング能力が低下する。こ
れは、酸化膜自体の誘電率に起因して発生する問題であ
り、これを解決するためには寄生キャパシタンスＣｂ値
を減少させ、且つ電源電圧Ｖｄ値及びセルキャパシタＣ
ｓのキャパシタンスを増加させることが好ましい。しか
しながら、電源電圧Ｖｄ値の増加には微細化／低消費電
力の要請による限界があり、セルのキャパシタンスの増
加はデバイスの高集積化による構造の複雑性及び工程上
の難しさ等で困難である。また、寄生キャパシタンスＣ
ｂの値を減少させるのはビットラインの間に構成される
酸化膜自体の誘電率のために難しい。
【００１１】本発明は上記した従来の半導体デバイス及
びその製造方法の問題点を解決するためになされたもの
であり、その目的は、導電層パターン間の寄生キャパシ
タンスを減少させてデバイスの動作特性を安定化させる
にことができる半導体デバイスの配線構造及び形成方法
を提供することにある。
びその製造方法の問題点を解決するためになされたもの
であり、その目的は、導電層パターン間の寄生キャパシ
タンスを減少させてデバイスの動作特性を安定化させる
にことができる半導体デバイスの配線構造及び形成方法
を提供することにある。
【００１２】
【課題を解決するための手段】本発明の半導体デバイス
の配線構造は、半導体基板と、半導体基板上に形成され
た複数の導電層パターンと、半導体基板と導電層パター
ンの上に形成させた絶縁膜と、導電層パターン間の絶縁
膜内に形成された１つ以上のボイドとを備えることを特
徴とする。
の配線構造は、半導体基板と、半導体基板上に形成され
た複数の導電層パターンと、半導体基板と導電層パター
ンの上に形成させた絶縁膜と、導電層パターン間の絶縁
膜内に形成された１つ以上のボイドとを備えることを特
徴とする。
【００１３】本発明の半導体デバイスの配線形成方法
は、半導体基板上に複数の導電層パターンを形成する工
程と、半導体基板及び導電層パターンの上に、導電層パ
ターンと導電層パターンとの間の絶縁膜内に１つ以上の
ボイドを有する絶縁膜を形成する工程とを備えることを
特徴とする。
は、半導体基板上に複数の導電層パターンを形成する工
程と、半導体基板及び導電層パターンの上に、導電層パ
ターンと導電層パターンとの間の絶縁膜内に１つ以上の
ボイドを有する絶縁膜を形成する工程とを備えることを
特徴とする。
【００１４】
【発明の実施の形態】以下、添付図面に基づいて本発明
実施形態の半導体デバイスの配線構造及び形成方法につ
いて詳細に説明する。図５は本発明の第１実施形態によ
る半導体デバイスの構造断面図であり、図６〜図７は本
発明の第１実施形態による半導体デバイスの工程断面図
である。本発明の半導体デバイスの配線構造は、互いに
分離されて構成される導電性ラインの間に形成される絶
縁膜による寄生キャパシタンスの発生を抑制するための
ものである。すなわち、導電性パターンの間を絶縁膜で
埋め込む場合よりも誘電率を低くして寄生キャパシタン
スの発生を抑制するものである。
実施形態の半導体デバイスの配線構造及び形成方法につ
いて詳細に説明する。図５は本発明の第１実施形態によ
る半導体デバイスの構造断面図であり、図６〜図７は本
発明の第１実施形態による半導体デバイスの工程断面図
である。本発明の半導体デバイスの配線構造は、互いに
分離されて構成される導電性ラインの間に形成される絶
縁膜による寄生キャパシタンスの発生を抑制するための
ものである。すなわち、導電性パターンの間を絶縁膜で
埋め込む場合よりも誘電率を低くして寄生キャパシタン
スの発生を抑制するものである。
【００１５】本発明の第１実施形態の場合、その構成は
以下の通りである。図５に示すように、セルトランジス
タ等の形成された半導体基板４０上には第１絶縁膜４１
を介して多数の導電層パターン４２が平行に配列してい
る。これらの導電層パターン間には第２絶縁層が埋め込
まれるが、本実施形態ではその埋め込まれる第２絶縁層
にボイド４４が形成されている。図示のように、この実
施形態の第２絶縁層４１は導電層パターン４２の上側縁
部から隣接する導電層パターンに向けて張り出したオー
バハングが形成されており、その隣接するオーバハング
の先端部どうしがほぼ接するようになり、その結果、そ
の下側にボイド４４が形成される。この第２絶縁膜４３
のオーバハングの先端がほぼ接している箇所の上に平坦
化用の第３絶縁膜４５が形成されている。オーバーハン
グ構造の第２絶縁膜４３により、導電層パターン４２間
の第２絶縁膜４３の内部に形成されるボイド４４には空
気が満たされている。
以下の通りである。図５に示すように、セルトランジス
タ等の形成された半導体基板４０上には第１絶縁膜４１
を介して多数の導電層パターン４２が平行に配列してい
る。これらの導電層パターン間には第２絶縁層が埋め込
まれるが、本実施形態ではその埋め込まれる第２絶縁層
にボイド４４が形成されている。図示のように、この実
施形態の第２絶縁層４１は導電層パターン４２の上側縁
部から隣接する導電層パターンに向けて張り出したオー
バハングが形成されており、その隣接するオーバハング
の先端部どうしがほぼ接するようになり、その結果、そ
の下側にボイド４４が形成される。この第２絶縁膜４３
のオーバハングの先端がほぼ接している箇所の上に平坦
化用の第３絶縁膜４５が形成されている。オーバーハン
グ構造の第２絶縁膜４３により、導電層パターン４２間
の第２絶縁膜４３の内部に形成されるボイド４４には空
気が満たされている。
【００１６】次に、かかる配線構造を有する本発明の第
１実施形態による半導体デバイスの配線形成工程につい
て説明する。まず、図６ａに示すように、セルトランジ
スタまたは他の導電層の形成された半導体基板４０の全
面に絶縁物質層４１ａを形成する。次いで、絶縁物質層
４１ａ上に金属ラインを形成するための導電性物質層４
２ａ（ＤＲＡＭ等におけるビットライン）を形成する。
図６ｂに示すように、導電性物質層４２ａ及び絶縁物質
層４１ａを選択的にエッチングすることにより、導電層
パターン４２、第１絶縁膜４１を形成する。
１実施形態による半導体デバイスの配線形成工程につい
て説明する。まず、図６ａに示すように、セルトランジ
スタまたは他の導電層の形成された半導体基板４０の全
面に絶縁物質層４１ａを形成する。次いで、絶縁物質層
４１ａ上に金属ラインを形成するための導電性物質層４
２ａ（ＤＲＡＭ等におけるビットライン）を形成する。
図６ｂに示すように、導電性物質層４２ａ及び絶縁物質
層４１ａを選択的にエッチングすることにより、導電層
パターン４２、第１絶縁膜４１を形成する。
【００１７】次いで、図６ｃに示すように、導電層パタ
ーン４２及びその下側の第１絶縁膜４１が形成された半
導体基板４０の全面に、酸化膜等の物質を用いて第２絶
縁膜４３を形成する。このとき、第２絶縁膜４３は、導
電層パターン４２とそれに隣接する導電層パターン４２
との間にボイドが発生するように、導線層パターンの上
縁部分が隣の導電層パターンに向けて張り出したオーバ
ーハングに形成する。その結果、そのオーバハングの下
側にはボイド４４ができ、ここに空気が満たされる。こ
の第２絶縁膜４３の形成においては、酸化膜を用いたデ
ルタ−Ｎ2Ｏ 工程で側面の被覆性が悪くなるように工程
を進める。デルタ−Ｎ2Ｏ 工程は、０．３５μｍ以下の
デバイスにおいて層間絶縁膜の平坦性を改善させるため
の工程であり、金属配線の側面の被覆性が悪くなるよう
にオーバーハング状に絶縁膜を形成した後、ＳＯＧのよ
うに流動性に優れた物質で金属配線間の空間を埋めるこ
とである。これは、金属配線ライン間の間隙が広い場
合、金属配線間の中間部分に形成されるＳＯＧ層の凹現
象を防止して平坦性を向上させるのに主に用いられる。
このようなデルタ−Ｎ2Ｏ 工程は、一般に配線ライン上
の酸化膜形成工程に用いるＴＥＯＳ(Tetra-Ethyl-Ortho
-Silicate)／Ｏ2でなくＴＥＯＳ／Ｏ2／Ｎ2Ｏ を用いて
熱分解工程で酸化膜を形成する工程である。このよう
に、ＴＥＯＳ／Ｏ2／Ｎ2Ｏ を用いて熱分解工程で酸化
膜を形成すると、Ｎ2Ｏガスのために側面の被覆性が悪
くなり、ホールや溝の上側面ではオーバーハングが発生
し易いが、本発明ではこの現象を積極的に利用する。導
電層パターン間の溝の上側縁でオーバーハングが発生す
るため、第２絶縁膜４３の内部にボイド４４ができる。
このボイド４４には誘電率が１である空気が存する。
ーン４２及びその下側の第１絶縁膜４１が形成された半
導体基板４０の全面に、酸化膜等の物質を用いて第２絶
縁膜４３を形成する。このとき、第２絶縁膜４３は、導
電層パターン４２とそれに隣接する導電層パターン４２
との間にボイドが発生するように、導線層パターンの上
縁部分が隣の導電層パターンに向けて張り出したオーバ
ーハングに形成する。その結果、そのオーバハングの下
側にはボイド４４ができ、ここに空気が満たされる。こ
の第２絶縁膜４３の形成においては、酸化膜を用いたデ
ルタ−Ｎ2Ｏ 工程で側面の被覆性が悪くなるように工程
を進める。デルタ−Ｎ2Ｏ 工程は、０．３５μｍ以下の
デバイスにおいて層間絶縁膜の平坦性を改善させるため
の工程であり、金属配線の側面の被覆性が悪くなるよう
にオーバーハング状に絶縁膜を形成した後、ＳＯＧのよ
うに流動性に優れた物質で金属配線間の空間を埋めるこ
とである。これは、金属配線ライン間の間隙が広い場
合、金属配線間の中間部分に形成されるＳＯＧ層の凹現
象を防止して平坦性を向上させるのに主に用いられる。
このようなデルタ−Ｎ2Ｏ 工程は、一般に配線ライン上
の酸化膜形成工程に用いるＴＥＯＳ(Tetra-Ethyl-Ortho
-Silicate)／Ｏ2でなくＴＥＯＳ／Ｏ2／Ｎ2Ｏ を用いて
熱分解工程で酸化膜を形成する工程である。このよう
に、ＴＥＯＳ／Ｏ2／Ｎ2Ｏ を用いて熱分解工程で酸化
膜を形成すると、Ｎ2Ｏガスのために側面の被覆性が悪
くなり、ホールや溝の上側面ではオーバーハングが発生
し易いが、本発明ではこの現象を積極的に利用する。導
電層パターン間の溝の上側縁でオーバーハングが発生す
るため、第２絶縁膜４３の内部にボイド４４ができる。
このボイド４４には誘電率が１である空気が存する。
【００１８】このような工程により内部にボイド４４を
有する第２絶縁膜４３を形成した後、図７ｄに示すよう
に全面に第３絶縁物質層４５ａを導電性ライン４２の間
を十分に埋めることのできる厚さに形成する。そして、
図７ｅに示すように、第３絶縁物質層４５ａを異方性エ
ッチングすることにより、第３絶縁物質層４５ａが第２
絶縁膜４３のオーバハングの先端部の凹部にのみ残るよ
うに平坦化して第３絶縁膜４５を形成する。かかる工程
で第２絶縁膜４３を形成する際、デルタ−Ｎ2Ｏ 工程に
代えて傾斜堆積法を用いて形成してもよい。
有する第２絶縁膜４３を形成した後、図７ｄに示すよう
に全面に第３絶縁物質層４５ａを導電性ライン４２の間
を十分に埋めることのできる厚さに形成する。そして、
図７ｅに示すように、第３絶縁物質層４５ａを異方性エ
ッチングすることにより、第３絶縁物質層４５ａが第２
絶縁膜４３のオーバハングの先端部の凹部にのみ残るよ
うに平坦化して第３絶縁膜４５を形成する。かかる工程
で第２絶縁膜４３を形成する際、デルタ−Ｎ2Ｏ 工程に
代えて傾斜堆積法を用いて形成してもよい。
【００１９】以下、本発明による半導体デバイスの第２
実施形態について説明する。図８は本発明の第２実施形
態による半導体デバイスの構造断面図であり、図９〜図
１０は本発明の第２実施形態による半導体デバイスの工
程断面図である。本発明の第２実施形態による半導体デ
バイスは、ＨＳＧ(Hemi Spherical Grain)工程を用いて
導電層パターン間の絶縁膜内に空気の満たされたボイド
を形成したものである。その構造は次の通りである。図
８に示すように、セルトランジスタ等の形成された半導
体基板６０上に形成される第１酸化膜６２ａと、第１酸
化膜６２ａ上に形成される導電層パターン６１と、導電
層パターン６１を含む全面に形成される第２酸化膜６２
ｂ、窒化膜６３と、窒化膜６３の形成された導電層パタ
ーン６１の間に垂直貫通する複数のボイド６５を形成さ
せて埋め込まれた第３酸化膜６２ｃと、第３酸化膜６２
ｃを含む全面に形成される平坦化用の第４酸化膜６２ｄ
とから構成される。
実施形態について説明する。図８は本発明の第２実施形
態による半導体デバイスの構造断面図であり、図９〜図
１０は本発明の第２実施形態による半導体デバイスの工
程断面図である。本発明の第２実施形態による半導体デ
バイスは、ＨＳＧ(Hemi Spherical Grain)工程を用いて
導電層パターン間の絶縁膜内に空気の満たされたボイド
を形成したものである。その構造は次の通りである。図
８に示すように、セルトランジスタ等の形成された半導
体基板６０上に形成される第１酸化膜６２ａと、第１酸
化膜６２ａ上に形成される導電層パターン６１と、導電
層パターン６１を含む全面に形成される第２酸化膜６２
ｂ、窒化膜６３と、窒化膜６３の形成された導電層パタ
ーン６１の間に垂直貫通する複数のボイド６５を形成さ
せて埋め込まれた第３酸化膜６２ｃと、第３酸化膜６２
ｃを含む全面に形成される平坦化用の第４酸化膜６２ｄ
とから構成される。
【００２０】第３酸化膜６２ｃには位置及びサイズが不
規則な垂直貫通孔が形成され、垂直貫通孔の下部入口は
窒化膜６３により密閉され、上部入口は第４酸化膜６２
ｄにより密閉され、内部には空気が満たされる。このよ
うにして構成されるボイド６５の幅（直径）は２５０〜
１０００Å程度である。
規則な垂直貫通孔が形成され、垂直貫通孔の下部入口は
窒化膜６３により密閉され、上部入口は第４酸化膜６２
ｄにより密閉され、内部には空気が満たされる。このよ
うにして構成されるボイド６５の幅（直径）は２５０〜
１０００Å程度である。
【００２１】このような構造を有する本発明の第２実施
形態による半導体デバイスの製造方法は以下の通りであ
る。まず、図９ａに示すように、セルトランジスタまた
は他の導電層の形成された半導体基板６０の全面に第１
酸化膜６２ａを形成する。次いで、第１酸化膜６２ａ上
に導電ラインを形成するための導電性物質層（ＤＲＡＭ
等におけるビットライン）を形成する。導電層物質層及
び第１酸化膜６２ａを選択的にエッチングして導電層パ
ターン６１を形成する。図９ｂに示すように、導電層パ
ターン６１及びその下側の第１酸化膜６２ａが形成され
た半導体基板６０の全面に、第２酸化膜６２ｂ、窒化膜
６３を順次形成する。これらは図示のように、薄く導電
層パターン６１と基板６０の露出されている面に沿うよ
うに形成される。
形態による半導体デバイスの製造方法は以下の通りであ
る。まず、図９ａに示すように、セルトランジスタまた
は他の導電層の形成された半導体基板６０の全面に第１
酸化膜６２ａを形成する。次いで、第１酸化膜６２ａ上
に導電ラインを形成するための導電性物質層（ＤＲＡＭ
等におけるビットライン）を形成する。導電層物質層及
び第１酸化膜６２ａを選択的にエッチングして導電層パ
ターン６１を形成する。図９ｂに示すように、導電層パ
ターン６１及びその下側の第１酸化膜６２ａが形成され
た半導体基板６０の全面に、第２酸化膜６２ｂ、窒化膜
６３を順次形成する。これらは図示のように、薄く導電
層パターン６１と基板６０の露出されている面に沿うよ
うに形成される。
【００２２】図９ｃに示すように、窒化膜６３の形成さ
れた導電層パターン６１を含む全面に、導電層パターン
６１とそれに隣接する導電層パターン６１との間を埋め
ることができる十分な厚さに第３酸化膜６２ｃを形成す
る。次いで、図１０ｄに示すように、第３酸化膜６２ｃ
を、導電層パターン６１の上部表面に形成された窒化膜
６３が露出されるように異方性エッチングすることによ
り、導電層パターン６１の間にのみ残るように平坦化す
る。
れた導電層パターン６１を含む全面に、導電層パターン
６１とそれに隣接する導電層パターン６１との間を埋め
ることができる十分な厚さに第３酸化膜６２ｃを形成す
る。次いで、図１０ｄに示すように、第３酸化膜６２ｃ
を、導電層パターン６１の上部表面に形成された窒化膜
６３が露出されるように異方性エッチングすることによ
り、導電層パターン６１の間にのみ残るように平坦化す
る。
【００２３】図１０ｅに示すように、平坦化された全面
に、蒸着温度を５５０〜６００℃として５００〜２００
０Åの厚さにＨＳＧシリコン層６４を形成する。このＨ
ＳＧシリコン層６４は図示のように小さい半球が不規則
に並ぶように形成される。図１０ｆに示すように、ＨＳ
Ｇシリコン層６４の形成された全面を異方性エッチング
する。ＨＳＧシリコン層６４は、半球が不規則的に反復
される形態の構成を有するので、これをマスクとして用
いて異方性エッチング工程を進めると、ＨＳＧシリコン
層６４の凹部と凸部とのエッチング速度差により下部の
第３酸化膜６２ｃはＨＳＧシリコン層６４の凹部の箇所
のみがエッチングされる。エッチング工程時に、窒化膜
６３はエッチング終末検出点の役割を果たす。第３酸化
膜６２ｃは、第３酸化膜６２ｃ下部の窒化膜６３が露出
されるまでエッチングされ、垂直に貫通されるホールが
複数形成される。この状態で、全面にＣＶＤ工程で第４
酸化膜６２ｄを形成させて第３酸化膜６２ｃのホールを
密閉させる。すなわち、窒化膜６３、ホールを有する第
３酸化膜６２ｃ、そして第４酸化膜６２ｄにより、導電
層パターン６１の間の絶縁層には内部に空気が満たされ
たボイド６５が形成される。ここで、ボイド６５の幅は
２５０〜１０００Åである。
に、蒸着温度を５５０〜６００℃として５００〜２００
０Åの厚さにＨＳＧシリコン層６４を形成する。このＨ
ＳＧシリコン層６４は図示のように小さい半球が不規則
に並ぶように形成される。図１０ｆに示すように、ＨＳ
Ｇシリコン層６４の形成された全面を異方性エッチング
する。ＨＳＧシリコン層６４は、半球が不規則的に反復
される形態の構成を有するので、これをマスクとして用
いて異方性エッチング工程を進めると、ＨＳＧシリコン
層６４の凹部と凸部とのエッチング速度差により下部の
第３酸化膜６２ｃはＨＳＧシリコン層６４の凹部の箇所
のみがエッチングされる。エッチング工程時に、窒化膜
６３はエッチング終末検出点の役割を果たす。第３酸化
膜６２ｃは、第３酸化膜６２ｃ下部の窒化膜６３が露出
されるまでエッチングされ、垂直に貫通されるホールが
複数形成される。この状態で、全面にＣＶＤ工程で第４
酸化膜６２ｄを形成させて第３酸化膜６２ｃのホールを
密閉させる。すなわち、窒化膜６３、ホールを有する第
３酸化膜６２ｃ、そして第４酸化膜６２ｄにより、導電
層パターン６１の間の絶縁層には内部に空気が満たされ
たボイド６５が形成される。ここで、ボイド６５の幅は
２５０〜１０００Åである。
【００２４】かかる本発明の第１、第２実施形態による
半導体デバイスは、動作中に発生する寄生キャパシタン
ス値Ｃｂは、εＳ／ｄでなくＳ／ｄと表示可能である。
これは、空気の誘電率が１であるからである。導電層パ
ターンの間を酸化膜等の絶縁物質で埋めた場合と比較す
ると、次のような違いを有する。酸化膜の誘電率が３．
８５なので、酸化膜で埋めた場合の寄生キャパシタンス
値Ｃｂ＝（３．８５×Ｓ）／ｄである。これに対して本
発明の場合Ｓ／ｄである。
半導体デバイスは、動作中に発生する寄生キャパシタン
ス値Ｃｂは、εＳ／ｄでなくＳ／ｄと表示可能である。
これは、空気の誘電率が１であるからである。導電層パ
ターンの間を酸化膜等の絶縁物質で埋めた場合と比較す
ると、次のような違いを有する。酸化膜の誘電率が３．
８５なので、酸化膜で埋めた場合の寄生キャパシタンス
値Ｃｂ＝（３．８５×Ｓ）／ｄである。これに対して本
発明の場合Ｓ／ｄである。
【００２５】ここで、本発明による寄生キャパシタンス
をＣｂ’とし、信号電圧値をＶｓ’とすると、本発明に
よる信号電圧値Ｖｓ’と従来技術による信号電圧値Ｖｓ
とは以下のような違いを有する。すなわち、本発明の信
号電圧値Ｖｓ’＝（Ｖｄ／２）／（１＋Ｃｂ’／Ｃｓ）
と、従来技術の信号電圧値Ｖｓ＝（Ｖｄ／２）／（１＋
Ｃｂ／Ｃｓ）とを比較して見ると、 Ｖｓ’／Ｖｓ＝（１＋Ｃｂ’／Ｃｓ）／（１＋Ｃｂ／Ｃｓ） ＝（Ｃｓ＋Ｃｂ’）／（Ｃｓ＋Ｃｂ） ここでＣｓはＣｂ、Ｃｂ’に比べて極めて小さいので、
Ｃｓ／Ｃｂ≒Ｃｓ／Ｃｂ’≒０であるので、Ｖｓ’／Ｖ
ｓ≒Ｃｂ／Ｃｂ’となる。すなわち、Ｖｓ’≒（Ｃｂ／
Ｃｂ’）Ｖｓとなる。Ｃｂの値は３．８５、Ｃｂ’の値
は１なので、本発明の信号電圧値Ｖｓ’は従来の信号電
圧値Ｖｓよりも３．８５倍程度大きい値を有する。した
がって、デバイスのデータ読取り動作においてセンシン
グ能力が向上する。
をＣｂ’とし、信号電圧値をＶｓ’とすると、本発明に
よる信号電圧値Ｖｓ’と従来技術による信号電圧値Ｖｓ
とは以下のような違いを有する。すなわち、本発明の信
号電圧値Ｖｓ’＝（Ｖｄ／２）／（１＋Ｃｂ’／Ｃｓ）
と、従来技術の信号電圧値Ｖｓ＝（Ｖｄ／２）／（１＋
Ｃｂ／Ｃｓ）とを比較して見ると、 Ｖｓ’／Ｖｓ＝（１＋Ｃｂ’／Ｃｓ）／（１＋Ｃｂ／Ｃｓ） ＝（Ｃｓ＋Ｃｂ’）／（Ｃｓ＋Ｃｂ） ここでＣｓはＣｂ、Ｃｂ’に比べて極めて小さいので、
Ｃｓ／Ｃｂ≒Ｃｓ／Ｃｂ’≒０であるので、Ｖｓ’／Ｖ
ｓ≒Ｃｂ／Ｃｂ’となる。すなわち、Ｖｓ’≒（Ｃｂ／
Ｃｂ’）Ｖｓとなる。Ｃｂの値は３．８５、Ｃｂ’の値
は１なので、本発明の信号電圧値Ｖｓ’は従来の信号電
圧値Ｖｓよりも３．８５倍程度大きい値を有する。した
がって、デバイスのデータ読取り動作においてセンシン
グ能力が向上する。
【００２６】
【発明の効果】以上のように、本発明は、導電層ライン
の間に埋め込む絶縁層の内部にボイドを構成して、寄生
キャパシタンス値Ｃｂを減少させることができたため、
電源電圧ＶｄやセルのキャパシタンスＣｓを増加させず
にデータのセンシング能力を向上させることができる。
また、寄生キャパシタンス値の減少により、既存の同一
セルキャパシタンス値を有する半導体デバイスに比べて
数倍以下の値を有するセルキャパシタでもデータの格納
／出力動作が可能である。したがって、キャパシタを立
体的な構造とする必要もないので、半導体デバイスの段
差をなくし、かつ面積を減少させることができる。これ
は半導体デバイスの高集積化の側面で有利である。
の間に埋め込む絶縁層の内部にボイドを構成して、寄生
キャパシタンス値Ｃｂを減少させることができたため、
電源電圧ＶｄやセルのキャパシタンスＣｓを増加させず
にデータのセンシング能力を向上させることができる。
また、寄生キャパシタンス値の減少により、既存の同一
セルキャパシタンス値を有する半導体デバイスに比べて
数倍以下の値を有するセルキャパシタでもデータの格納
／出力動作が可能である。したがって、キャパシタを立
体的な構造とする必要もないので、半導体デバイスの段
差をなくし、かつ面積を減少させることができる。これ
は半導体デバイスの高集積化の側面で有利である。
【図１】 従来技術の半導体デバイスの構造断面図。
【図２】〜
【図３】 従来技術の半導体デバイスの工程断面図。
【図４】 半導体デバイスの読取り動作時の等価回路
図。
図。
【図５】 本発明の第１実施形態による半導体デバイス
の構造断面図。
の構造断面図。
【図６】〜
【図７】 本発明の第１実施形態による半導体デバイス
の工程断面図。
の工程断面図。
【図８】 本発明の第２実施形態による半導体デバイス
の構造断面図。
の構造断面図。
【図９】〜
【図１０】 本発明の第２実施形態による半導体デバイ
スの工程断面図。
スの工程断面図。
【符号の説明】 ４０ 半導体基板 ４１ 第１絶縁膜 ４２ 導電層パターン ４３ 第２絶縁膜 ４４ ボイド ４５ 第３絶縁膜
Claims (6)
- 【請求項１】 半導体基板と、 半導体基板上に形成された複数の導電層パターンと、 半導体基板と導電層パターンの上に形成させた絶縁膜
と、 導電層パターン間の絶縁膜内に形成された１つ以上のボ
イドと、を備えることを特徴とする半導体デバイスの配
線構造。 - 【請求項２】絶縁膜は、 半導体基板及び導電層パターンの上に形成され、導電層
パターンの上側縁部で隣接する導電層パターンから互い
に近づくように張り出しているオーバーハングとそのオ
ーバーハングの下側に１つのボイドを有する第１絶縁膜
と、 隣接する電導層パターンの第１絶縁膜のオーバーハング
の上側に形成された第２絶縁膜と、から構成されること
を特徴とする請求項１記載の半導体デバイスの配線構
造。 - 【請求項３】 絶縁膜が、 導電層パターンの間に半導体基板に達する貫通孔を有す
る第１絶縁膜と、 導電層パターンと第１絶縁膜の上に形成された第２絶縁
膜とから構成されることを特徴とする請求項１記載の半
導体デバイスの配線構造。 - 【請求項４】 半導体基板上に複数の導電層パターンを
形成する工程と、 半導体基板及び導電層パターンの上に、導電層パターン
と導電層パターンとの間の絶縁膜内に１つ以上のボイド
を有する絶縁膜を形成する工程と、を備えることを特徴
とする半導体デバイスの配線形成方法。 - 【請求項５】 絶縁膜を形成する工程は、 半導体基板と導電層パターンの上に積層され、導電層パ
ターンの間に互いに近づくように形成させたオーバハン
グとその下側にボイドを有する第１絶縁膜を形成する工
程と、 第１絶縁膜上に第２絶縁膜を形成する工程と、を更に備
えることを特徴とする請求項４記載の半導体デバイスの
配線形成方法。 - 【請求項６】 縁膜を形成する工程は、 導電層パターンの間の半導体基板上に表面から基板にま
で達する孔を形成させた第１絶縁膜を形成する工程と、 導電層パターン及び前記第１絶縁膜の上に第２絶縁膜を
形成し、導電層パターンの間に第１及び第２絶縁膜によ
り囲まれた複数のボイドを形成する工程と、を更に備え
ることを特徴とする請求項４記載の半導体デバイスの配
線形成方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR19970080698 | 1997-12-31 | ||
| KR80698/1997 | 1997-12-31 | ||
| KR30314/1998 | 1998-07-28 | ||
| KR1019980030314A KR100351888B1 (ko) | 1997-12-31 | 1998-07-28 | 반도체소자의 배선구조 및 형성방법 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007087378A Division JP4657237B2 (ja) | 1997-12-31 | 2007-03-29 | 半導体デバイスの配線形成方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH11251428A true JPH11251428A (ja) | 1999-09-17 |
| JP3964066B2 JP3964066B2 (ja) | 2007-08-22 |
Family
ID=26633337
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37326798A Expired - Fee Related JP3964066B2 (ja) | 1997-12-31 | 1998-12-28 | 半導体デバイスの配線形成方法 |
| JP2007087378A Expired - Fee Related JP4657237B2 (ja) | 1997-12-31 | 2007-03-29 | 半導体デバイスの配線形成方法 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007087378A Expired - Fee Related JP4657237B2 (ja) | 1997-12-31 | 2007-03-29 | 半導体デバイスの配線形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6380607B2 (ja) |
| JP (2) | JP3964066B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002076299A (ja) * | 2000-08-23 | 2002-03-15 | Mitsubishi Electric Corp | 半導体装置 |
| KR100583965B1 (ko) | 2004-12-31 | 2006-05-26 | 삼성전자주식회사 | 비트라인들 간의 기생 커패시턴스를 줄일 수 있는반도체소자의 제조방법 및 그에 의해 제조된 반도체소자 |
| JP2008021768A (ja) * | 2006-07-12 | 2008-01-31 | Renesas Technology Corp | 半導体装置およびその製造方法 |
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| JP2009544156A (ja) * | 2006-07-11 | 2009-12-10 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 誘電体空隙を有する相互接続構造体 |
| JP2010153904A (ja) * | 2010-03-04 | 2010-07-08 | Renesas Technology Corp | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6908806B2 (en) * | 2003-01-31 | 2005-06-21 | Infineon Technologies Ag | Gate metal recess for oxidation protection and parasitic capacitance reduction |
| US7045849B2 (en) * | 2003-05-21 | 2006-05-16 | Sandisk Corporation | Use of voids between elements in semiconductor structures for isolation |
| DE102005039323B4 (de) * | 2005-08-19 | 2009-09-03 | Infineon Technologies Ag | Leitbahnanordnung sowie zugehöriges Herstellungsverfahren |
| US20090115060A1 (en) * | 2007-11-01 | 2009-05-07 | Infineon Technologies Ag | Integrated circuit device and method |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0464567B1 (en) * | 1990-06-25 | 1997-08-06 | Matsushita Electronics Corporation | Cold cathode element |
| JP2960538B2 (ja) * | 1990-11-30 | 1999-10-06 | 関西日本電気株式会社 | 半導体装置の製造方法 |
| US5641711A (en) * | 1994-04-28 | 1997-06-24 | Texas Instruments Incorporated | Low dielectric constant insulation in VLSI applications |
| US5461003A (en) * | 1994-05-27 | 1995-10-24 | Texas Instruments Incorporated | Multilevel interconnect structure with air gaps formed between metal leads |
| JP3597885B2 (ja) * | 1994-06-06 | 2004-12-08 | テキサス インスツルメンツ インコーポレイテツド | 半導体装置 |
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