JPH11186378A - 半導体集積回路および半導体集積回路の製造方法並びに半導体装置および半導体装置の製造方法 - Google Patents

半導体集積回路および半導体集積回路の製造方法並びに半導体装置および半導体装置の製造方法

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JPH11186378A
JPH11186378A JP9354918A JP35491897A JPH11186378A JP H11186378 A JPH11186378 A JP H11186378A JP 9354918 A JP9354918 A JP 9354918A JP 35491897 A JP35491897 A JP 35491897A JP H11186378 A JPH11186378 A JP H11186378A
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Abstract

(57)【要約】 【課題】 アイソレーショントレンチの素子分離特性を
向上させる。 【解決手段】 アイソレーショントレンチ（ＳＴＩ２）
で分離される素子が、半導体基板１において矢印３０，
３１で示されている活性半導体領域上に形成される。Ｓ
ＴＩ２には、ＳｉＯＦが充填される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
および半導体装置並びに半導体集積回路の製造方法およ
び半導体装置の製造方法に関し、特に半導体集積回路ま
たは半導体装置で用いられる素子分離、ＭＯＳトランジ
スタのサイドウォールスペーサ、半導体集積回路の素子
を接続するための配線および配線の層間絶縁に関するも
のである。
【０００２】
【従来の技術】図３６および図３７は、素子分離領域を
持つ従来の半導体集積回路の一例を示す模式図である。
図３６には半導体集積回路の平面レイアウトが表れてい
る。図３７は、図３６におけるＡ‐Ａ線矢視断面の構造
を示す。図３６〜図３７に記載されているＭＯＳトラン
ジスタは、例えば半導体メモリセルの構成要素である。
【０００３】図３６〜図３７において、１は半導体基
板、２は半導体基板１に０．２〜０．３μｍ程度の深さ
のトレンチを形成してそのトレンチに絶縁物を埋め込ん
で形成されているシャロー・トレンチ・アイソレーショ
ン（以下ＳＴＩという。）、３ａ〜３ｄは半導体基板１
の主面に形成されているソース／ドレイン領域、４は半
導体基板１またはＳＴＩの上に積まれているゲート酸化
膜、５はゲート酸化膜４の上に積まれているポリシリコ
ンゲート電極、６はポリシリコンゲート電極５の上に積
まれているシリサイド膜、７はシリサイド膜６の上に積
まれている酸化膜、８はゲート酸化膜４とポリシリコン
ゲート電極５とシリサイド膜６と酸化膜７の側壁に形成
されているサイドウォールスペーサ、１１は半導体基板
１の主面を覆って形成されている層間膜、１２は層間膜
１１の上に形成されている金属配線である。なお、この
明細書においてＳＴＩというときは、互いに隣接する一
組の素子を分離する方法を示すが、またその方法に用い
られている構造を示すときにもＳＴＩという用語を用い
るものとする。ＳＴＩ２はソース／ドレイン領域３ａ〜
３ｄを含む活性半導体領域の周辺部に形成されている。
ソース／ドレイン領域３ａ〜３ｄ、半導体基板１、ゲー
ト酸化膜４、およびゲート電極５で形成されているＭＯ
Ｓトランジスタは、例えば、メモリセルに供される。
【０００４】ゲート酸化膜４とポリシリコンゲート電極
５とシリサイド膜６と酸化膜７とサイドウォールスペー
サ８は、信号線９ａ〜９ｃを構成する。シリサイド膜６
の材料としては、例えばタングステンシリサイド（ＷＳ
ｉ）やチタンシリサイド（ＴｉＳｉ）が挙げられる。一
般的な酸化膜７の材料は、シリコン酸化膜（ＳｉＯ）で
ある。シリコン酸化膜の抵抗率は、およそ２×１０16Ω
・ｃｍである。
【０００５】図３７に示されているフィールドトランジ
スタ１０は、ＳＴＩ２と、その上に在る配線９ｂと、Ｓ
ＴＩ２の両側に設けられているソース／ドレイン領域３
ｂ，３ｃで構成される。フィールドトランジスタ１０
は、ＳＴＩ２をゲート酸化膜とする寄生トランジスタで
ある。
【０００６】半導体メモリセルの動作の良否は、次の性
質に影響を受ける。 １．素子分離特性、 ２．配線間容量、 ３．ゲート‐ソース間容量およびゲート‐ドレイン間容
量、 ４．シリサイド形成によりゲート電極にかかる応力。
【０００７】上記の項目１に挙げている素子分離特性の
うち、リーク電流の多少と素子分離領域で分離されてい
る素子間で許容される電圧の大小とは、半導体メモリセ
ルの動作の良否に大きな影響を与える。素子分離領域で
分離されている素子間で許容される電圧は大きい方が、
また素子分離領域を通してこれらの素子間に流れるリー
ク電流は少ない方が望ましい。このような望ましい素子
分離特性を得るための一つの方法として、素子分離領域
に寄生するフィールドトランジスタ１０のしきい値電圧
を高くすることが考えられる。しきい値電圧をＶthと、
フェルミ準位をφfと、フラットバンド電圧をＶFBと、
ゲート容量をＣ0と、シリコンの比誘電率をＫSiと、真
空の誘電率ε0と、単位電荷量をｑと、アクセプタ濃度
をＮAと、ソース‐基板間電圧をＶBSと表すこととする
と、シリコン基板を用いて形成されるＭＯＳトランジス
タのしきい値電圧Ｖthは数１で与えられる。なお、シリ
コンの比誘電率ＫSiは、およそ１１．７である。
【０００８】
【数１】
【０００９】また、シリコン酸化膜の比誘電率をＫSiO2
と、ゲート酸化膜の膜厚をｔoxと表すこととすると、Ｍ
ＯＳトランジスタの単位面積当たりのゲート容量Ｃ0は
数２で与えられる。なお、シリコン酸化膜の比誘電率Ｋ
SiO2は、およそ３．９である。
【００１０】
【数２】
【００１１】フィールドトランジスタ１０のゲート酸化
膜がＳＴＩ２であることから、ＳＴＩ２の比誘電率が小
さいほど、フィールドトランジスタ１０のしきい値電圧
は大きくなる。結局、ＳＴＩ２で分離可能な電圧を上
げ、リーク電流を少なくするためには、ＳＴＩ２を構成
している絶縁物の比誘電率を小さくすればよい。
【００１２】一般にＤＲＡＭの世代交代に合わせてＤＲ
ＡＭのサイズを小さくすることが要求されるが、スケー
リング則に沿ってＳＴＩ２の開口幅を小さくする際に
は、ＳＴＩ２の誘電率を下げなければならない。なぜな
らば、スケーリング則に沿ってＳＴＩ２の形状を変更し
ようとすれば、トレンチの開口幅は狭くし、トレンチの
深さは浅くすることを要求されるが、この要求は素子分
離特性を低下させる方向に働くからである。また、トレ
ンチの開口幅を狭くしてトレンチを深くすると、絶縁物
をトレンチの中に充填するのが困難になってくる。
【００１３】例えば特開平８‐４６０２８号公報には、
シリコン二酸化物ＳｉＯ2に替えて比誘電率が３．３未
満の材料を用いて、つまりポリイミドや重合体(polymer
ic)の回転付着ガラス(Spin-on Glass,SOG)で充填するこ
とが開示されている。しかしながら、ＳＯＧ等の誘電体
材料を含む有機物では、開口幅の小さいトレンチを充填
するのは困難である。さらに、開示されている素子構造
では、半導体表面とトレンチの表面に段差がないため、
マスク合わせを精度よく行うのが困難である。例えば特
開平４‐１５１８５０号公報には、分離溝内のＰＳＧ
（シリケートガラス）中に空孔が存在する例が記載され
ている。しかし、この公報に記載されている空孔は、分
離溝中のＰＳＧのごく一部に偶然発生しているものであ
って分離溝の誘電率の低減を目的としたものではない。
特に、この公報に記載の発明は分離溝の底部に形成され
ている空孔がＰＳＧのリフローによって表面に浮き上が
るのを防止するための製造方法に係わるものであって分
離溝は空孔の分だけ広げられている。電界が主に透過す
るＰＳＧの断面積は従来に比べて減少しておらず、この
公報の記載は分離溝の誘電率を低下させる半導体集積回
路の製造方法に関する開示ではない。
【００１４】また、素子分離特性を向上させる方法とし
て、例えば特開平５‐１６０２５１号公報には図３８，
図３９に示すような、内部に空洞２５を持つアイソレー
ショントレンチが開示されている。このようなアイソレ
ーショントレンチを形成するためには、まず、半導体基
板１上に不活性化層２０が形成される。次に、パターニ
ングされたレジストを用い、異方性エッチングによって
トレンチが形成される。このとき、不活性化層２０はト
レンチが形成されない半導体基板１上に残ることにな
る。不活性化層２０が残された領域にはトランジスタ等
の半導体素子が形成される活性半導体領域が含まれる。
トレンチの内壁に酸化膜２１が形成されて後、水溶性ガ
ラスで空洞を部分的に充填し、これをエッチバックす
る。次に、ＣＶＤ法を用いてシリコン二酸化物２３を堆
積するが、その際、両側の側壁に堆積されている膜の傾
斜角度が左右で等しい膜となるように堆積される。水溶
性ガラスにまで達する開口を介して水溶性ガラスを除去
し、ＣＶＤ法によりシリコン二酸化物層２４を堆積し、
空洞２５を持つアイソレーショントレンチが半導体基板
１内に形成される。ＣＭＰ(Chemical Mechanical Polis
hing)によりシリコン二酸化物層２３，２４が研磨され
て平坦化される。そして図３９に示すように不活性化層
２０がエッチングにより除去されて後、トランジスタ等
が活性半導体領域２６に形成される。この方法によって
アイソレーショントレンチを空洞化しようとすると２種
類のＣＶＤ法を用いて水溶性ガラスを除去するという複
雑な工程を経なければならないという問題がある。ま
た、図３８、図３９に記載されているトレンチ構造で
は、半導体基板１の表面とシリコン酸化膜２１が直角に
近い角度で交わっているため、電界が集中する。トレン
チエッジに電界が集中すると、トランジスタのゲート電
圧‐ドレイン電流特性においてハンプが生じたり、トラ
ンジスタのゲート幅が短くなるほどしきい値電圧が低く
なる逆狭チャネル効果が顕著になる現象が観測されてい
る。
【００１５】上記の項目２に挙げている配線間容量は、
トランジスタの数が多い半導体集積回路の動作速度を決
定づける一つの重要な要因である。一般的に、図３７に
示す配線１２には金属が使用されることが多く、また配
線間または配線と半導体基板との間にある層間膜には酸
化物が使われることが多い。例えば、配線間にシリコン
酸化膜が使用される場合、単位面積当たりの配線間容量
Ｃwは、配線間距離をｔoxと表すこととし、その他の符
号の定義は数２と同じであるすると、数３で与えられ
る。シリコン酸化膜の比誘電率は約３．９と大きいた
め、半導体集積回路の動作を遅らせる要因となってい
る。
【００１６】
【数３】
【００１７】例えば特開平３‐１５６９２９号公報に
は、配線間容量を下げるために層間膜に空孔を有してい
る半導体装置の製造方法が記載されている。この製造方
法によれば、スパッタリングによってアルミニウムを、
空孔が開口した状態の層間膜上に直接形成する。このよ
うな製造方法では、アルミニウムが空孔内を埋めないよ
うに直径が小さな空孔を層間膜に開口する必要が生じ
る。空孔によってできる空隙が少ないと配線間容量を低
下させる効果は小さくなる。空隙が少ないと配線間容量
を低下させる効果が小さくなるのは特開平５‐２８３５
４２号公報に記載されている発明についても同様に当て
はまる問題である。また、特開昭６３‐３１８７５２号
公報には同一層内の隣接する配線間に空孔を設けて配線
間容量を低下させる発明が開示されているが、その形成
方法は、段差被覆性の悪い条件でプラズマＣＶＤＳｉＮ
膜、プラズマＣＶＤＳｉＯ膜、常圧ＣＶＤＳｉＯ膜、常
圧ＣＶＤＰＳＧ膜を形成するというものである。このよ
うな方法を用いた場合には、段差被覆性が悪いため配線
を十分に被覆できず絶縁不良を起こす可能性が増えると
いう問題がある。
【００１８】上記の項目３に挙げているゲート‐ソース
間容量およびゲート‐ドレイン間容量は、ＭＯＳトラン
ジスタの動作速度に大きな影響を与える。これらの容量
は、寄生容量であるが、ＭＯＳトランジスタの動作速度
を速くするためには小さい方がよい。ゲート‐ソース間
容量およびゲート‐ドレイン間容量は、図３７について
いえばサイドウォールスペーサ８を挟むゲート／ドレイ
ン領域３ｃ，３ｄとポリシリコンゲート電極５の間に発
生するのである。数２を類推適用すれば、サイドウォー
ルスペーサ８の比誘電率が小さいほどこれらの容量が小
さくなることが分かる。
【００１９】サイドウォールスペーサ８の比誘電率を小
さくするためには、例えばアイソレーショントレンチの
場合と同様にサイドウォールスペーサ８に空洞を設ける
とよい。例えば特開昭６３‐２１１６７６号公報には空
洞部を有するサイドウォールスペーサを持つＭＯＳトラ
ンジスタの製造方法が開示されている。しかし、空洞部
が形成されている状態でライトリィードープトドレイン
（Lightly Doped Drain：ＬＤＤ）構造を形成しても、
ソース／ドレイン領域の不純物濃度に高低が生じ難いと
いう問題がある。また、米国特許第５，５１６，７２０
号明細書には、空洞（Void）が形成されているサイドウ
ォールスペーサを有するＭＯＳトランジスタの製造方法
が開示されている。しかし、この空洞はサイドウォール
スペーサのごく一部であって、半導体基板と接する部分
には空洞がなく、サイドウォールスペーサを構成してい
る材料が半導体基板に付着している。ＬＤＤ構造を形成
する際に不純物を半導体基板に打ち込むが、そのダメー
ジがサイドウォールスペーサに残ってしまうという問題
がある。
【００２０】上記の項目４に挙げている、シリサイド形
成によりゲート電極にかかる応力は、チャネルを走行す
るキャリア（電子あるいは正孔）の移動度を低下させ
る。図３７についていえば、ゲート電極５にかかる応力
がゲート酸化膜４と半導体基板１の界面に応力を発生さ
せるので、この現象が起こるのである。信号線９ａ〜９
ｃの抵抗値を下げるためにゲート電極５の上にシリサイ
ド膜６が形成されるが、その際には以下の工程が行われ
るので、ゲート電極５に応力がかかるのである。すなわ
ち、ポリシリコンゲート電極５の上にタングステン
（Ｗ）やチタン（Ｔｉ）等の高融点金属が堆積されると
いう工程と、ＲＴＡ(Rapid Thermal Anneal)等の熱処理
を施すことによりポリシリコンと高融点金属が化学反応
を起こし、シリサイド（ＷＳｉ，ＴｉＳｉ等）が形成さ
れるという工程である。
【００２１】例えば特開平４‐１５１８６６号公報に
は、配線層（ガードリング）にスリットまたは孔を設け
てコーナー部等での応力を緩和することが開示されてい
る。しかし、開示されているスリット幅は２０μｍ〜４
０μｍもあるものである。従ってこの公報に記載されて
いる技術を用いて例えば０．１μｍ程度よりも幅が狭い
配線にスリットを入れるのは困難であるという問題があ
る。
【００２２】
【発明が解決しようとする課題】従来の半導体集積回路
のアイソレーショントレンチは以上のように構成されて
おり、エッチングのダメージや体積膨張率の違う材料が
接しているために、エッチング時や熱処理時にトレンチ
の内壁で微小欠陥が生じるという問題がある。
【００２３】また、従来の半導体集積回路の製造方法に
おいては、空洞を設けてアイソレーショントレンチの誘
電率を小さくする場合、アイソレーショントレンチに空
洞を設ける工程が複雑で製造が困難という問題がある。
【００２４】また、従来の半導体集積回路において、配
線間または配線と半導体基板との間に設けられる層間膜
によって半導体集積回路の動作速度が低下するという問
題がある。
【００２５】従来の半導体装置の製造方法においては、
サイドウォールスペーサを空洞化してからソース／ドレ
イン領域の形成のための不純物の打ち込みを行ったので
は、ソース／ドレイン領域に不純物濃度の差を十分に持
つＬＤＤ構造を形成することが困難であるという問題が
ある。また、不純物濃度の差が十分にあるＬＤＤ構造を
形成するために空洞を小さくしたのでは、イオン注入に
よってダメージを受けたサイドウォールスペーサがソー
ス／ドレイン領域上に残るためにサイドウォールスペー
サとシリコン基板の界面に界面準位が発生して、ソース
からドレインを通ってドレインに流れる電子の一部がこ
の界面準位に捕獲され、界面付近を流れるドレイン電流
の散乱要因となり、ドレイン電流を小さくするという問
題がある。
【００２６】また、従来の半導体装置およびその製造方
法においては、ゲート電極に応力が加わることによって
ゲート絶縁膜直下の半導体基板中のキャリアの移動度が
低下してトランジスタの電流駆動力が低下するという問
題がある。
【００２７】この発明は上記の問題点を解消するために
なされたもので、半導体集積回路のアイソレーショント
レンチにおいて、その内壁に残るエッチングのダメージ
や体積膨張率の違う材料が接しているために発生する微
小欠陥によるリーク電流を減少させることを目的とす
る。また、アイソレーショントレンチに空洞を設ける工
程を簡略化して半導体集積回路の製造を容易にすること
を目的とする。
【００２８】また、配線間または配線と半導体基板との
間に設けられる層間膜を空洞化することによって半導体
集積回路の動作速度を向上させることを目的とする。
【００２９】また、イオン注入後に、イオン注入による
ダメージの残るサイドウォールスペーサを除去すること
により、界面付近を流れるドレイン電流の散乱要因を取
り除き、ドレイン電流が小さくなるのを防止することを
目的とする。
【００３０】また、ゲート電極に係わる応力を緩和して
ゲート絶縁膜直下の半導体基板中のキャリアの移動度が
低下するのを防止し、トランジスタの電流駆動力の低下
を防止することを目的とする。
【００３１】
【課題を解決するための手段】第１の発明に係る半導体
集積回路は、所定の主面を有する半導体基板と、前記所
定の主面に設けられる複数の素子と、前記所定の主面に
設けられ、前記複数の素子の間を分離するためのアイソ
レーショントレンチとを備え、前記アイソレーショント
レンチがフッ化物で充填されていることを特徴とする。
【００３２】第２の発明に係る半導体集積回路は、第１
の発明の半導体集積回路において、前記フッ化物は、Ｓ
ｉＯＦであることを特徴とする。
【００３３】第３の発明に係る半導体集積回路は、第１
または第２の発明の半導体集積回路において、前記アイ
ソレーショントレンチの内壁には、前記半導体基板が酸
化してできる酸化膜をさらに備えて構成される。
【００３４】第４の発明に係る半導体集積回路の製造方
法は、複数の素子が設けられる半導体基板の主面に絶縁
膜を形成する工程と、前記絶縁膜上にリフローガラスを
形成する工程と、前記リフローガラスと前記絶縁膜を貫
通して半導体基板内部に底面を有するアイソレーション
トレンチを、前記複数の素子を分離するために前記主面
に形成する工程と、前記リフローガラスをリフローさせ
て前記底面よりも上方で前記アイソレーショントレンチ
を塞ぐ工程とを備えて構成される。
【００３５】第５の発明に係る半導体集積回路の製造方
法は、第４の発明の半導体集積回路の製造方法におい
て、前記リフローガラスは、ボロン・ホスホ・シリケー
ト・ガラスであることを特徴とする。
【００３６】第６の発明に係る半導体集積回路は、所定
の主面を有する半導体基板と、前記半導体基板の上方に
設けられる第１の配線と、前記半導体基板と前記第１の
配線の間に設けられる第２の配線と、前記第２の配線と
隔離して設けられ、前記第１の配線を前記半導体基板に
支持するための支持体とを備え、前記第１の配線と前記
第２の配線は、前記第１の配線と前記第２の配線の間に
あってかつ、前記所定の主面から所定の距離にある層状
の空間を満たす所定の気体のみで絶縁されていることを
特徴とする。
【００３７】第７の発明に係る半導体集積回路は、第６
の発明の半導体集積回路において、前記第１の配線は、
複数のビット線であり、前記第２の配線は、複数のワー
ド線であることを特徴とする。
【００３８】第８の発明に係る半導体集積回路の製造方
法は、第１の配線層の上部に層間膜を形成する工程と、
前記層間膜上にリフローガラス膜を形成する工程と、前
記層間膜および前記リフローガラス膜に対し垂直に複数
のトレンチを形成する工程と、前記リフローガラス膜を
リフローして前記複数のトレンチに空洞を形成する工程
と、リフローされた後の前記リフローガラス膜を平坦化
する工程と、平坦化された後の前記リフローガラス膜上
に第２の配線層を形成する工程とを備えて構成される。
【００３９】第９の発明に係る半導体集積回路の製造方
法は、ゲート電極を半導体基板の所定の主面上に形成す
る工程と、前記ゲート電極を覆うように第１のサイドウ
ォールスペーサを形成する工程と、前記第１のサイドウ
ォールスペーサを覆いかつ、前記半導体基板に接する第
２のサイドウォールスペーサを形成する工程と、前記ゲ
ート電極および前記第１のサイドウォールスペーサをマ
スクとして不純物を前記半導体基板に導入して、ソース
およびドレインを形成する工程と、前記第１のサイドウ
ォールスペーサを除去する工程とを備えて構成される。
【００４０】第１０の発明に係る半導体装置の製造方法
は、第９の発明の半導体装置の製造方法において、前記
ソースおよびドレインを形成する工程は、前記第１およ
び第２のサイドウォールスペーサの両方をマスクとする
ことを特徴とする。
【００４１】第１１の発明に係る半導体装置の製造方法
は、第９の発明の半導体装置の製造方法において、前記
ソースおよびドレインを形成する工程は、前記第１のサ
イドウォールスペーサのみをマスクとすることを特徴と
する。
【００４２】第１２の発明に係る半導体装置は、所定の
主面を有する半導体基板と、前記主面上に積層され、ゲ
ート電極を含む積層体と、前記積層体を覆うドーム状の
サイドウォールスペーサとを備え、前記サイドウォール
スペーサは、空洞によって前記積層体から隔離されてい
ることを特徴とする。
【００４３】第１３の発明に係る半導体装置の製造方法
は、所定の主面を有する半導体基板を準備する工程と、
前記所定の主面上にゲート絶縁膜を形成する工程と、前
記ゲート絶縁膜上にポリシリコン膜を形成する工程と、
前記ポリシリコン膜上に空洞を有する金属膜を形成する
工程と、前記ポリシリコン膜と前記金属膜とを反応させ
てシリサイド化する工程とを備えて構成される。
【００４４】第１４の発明に係る半導体装置の製造方法
は、第１３の発明の半導体装置の製造方法において、前
記半導体基板の前記所定の主面上の、前記ゲート絶縁膜
と前記ポリシリコン膜と前記金属膜の側壁に、前記金属
膜よりも高い前記サイドウォールスペーサを形成する工
程をさらに備え、前記金属膜を形成する工程は、前記サ
イドウォールスペーサと前記ポリシリコン膜二囲まれて
いる凹部に前記金属膜を堆積する工程を含むことを特徴
とする。
【００４５】第１５の発明に係る半導体装置は、所定の
主面を有する半導体基板と、前記所定の主面上に設けら
れるゲート絶縁膜と、前記ゲート絶縁膜上に設けられる
ポリシリコン膜と、前記ポリシリコン膜上に設けられる
シリサイド膜とを備え、前記シリサイド膜は空洞を有す
ることを特徴とする。
【００４６】
【発明の実施の形態】実施の形態１．以下に説明するこ
の発明の実施の形態１による半導体集積回路は、少なく
とも２つの素子と、その素子の間を分離するためのアイ
ソレーショントレンチとを備えており、このアイソレー
ショントレンチにはフッ化物であるＳｉＯＦが充填され
ている。ここでは特に発明の効果が大きく現れる場合に
ついて、すなわち、前記アイソレーショントレンチがシ
リコン基板に形成されるＳＴＩである場合について説明
する。
【００４７】図１は実施の形態１による半導体集積回路
の構成の一例を示す模式図である。図１は、半導体集積
回路の中に形成されているＳＴＩ２の近傍の拡大断面を
示している。半導体基板１において矢印３０，３１で示
されている活性半導体領域上に、ＳＴＩ２で分離される
素子が形成される。
【００４８】ＳＴＩ２は、トレンチの側壁に形成されて
いるシリコン酸化膜３２と、半導体基板１の主面とトレ
ンチとの境界付近に形成されているシリコン酸化物３４
と、トレンチに紙面垂直方向に延びる帯状に充填されて
いるＳｉＯＦ３５で構成されている。シリコン酸化物３
４はトレンチの開口部の周囲に形成されており、トレン
チの開口部の周囲の半導体基板１に集中する電界を緩和
する働きをする。
【００４９】ＳＴＩ２を形成するときに、トレンチ内部
では、その内壁がエッチングによるダメージを受け、ま
た体積膨張率の違う材料（半導体基板１とシリコン酸化
膜３２）が接しているため（シリコンＳｉの体積膨張率
は約３．１×１０-6で、二酸化シリコンＳｉＯ2やＳｉ
ＯＦの体積膨張率は約１．２×１０-7である。）に、エ
ッチング時や熱処理時に材質界面に微小欠陥が生じる。
しかし、ＳｉＯＦ３５でトレンチを埋め込むことによっ
て、ＳｉＯＦ３５の埋め込み時に生成されるフッ素イオ
ンがシリコン原子のダングリングボンドと結合すること
により、矢印３０，３１で示す領域に形成される素子の
間に流れるリーク電流が減少する。
【００５０】なお、ＳｉＯＦの比誘電率がおよそ２．０
から３．０程度である。シリコン酸化膜の比誘電率より
も小さな材料を用いて埋め込むことによって、ＳＴＩ２
を介して隣接するトランジスタ同士の寄生結合が従来の
ものに比べて小さくなり、実施の形態１のＳＴＩ２は素
子分離特性がさらに向上する。従ってＳＴＩ２に充填さ
れるフッ化物としてＳｉＯＦが好ましい。また、抵抗率
については、ＳｉＯ2がおよそ２×１０16Ω・ｃｍであ
り、ＳＯＧがおよそ１×１０13から１×１０14Ω・ｃｍ
であり、ＳｉＯＦがおよそ２×１０16Ω・ｃｍであるこ
とから、従来に比べて素子分離特性を劣化させる要因と
はならない。
【００５１】次に、図２から図５を用いてＳｉＯＦ３５
で充填されているＳＴＩ２の製造方法について説明す
る。半導体基板１を熱酸化して、０．０１μｍ程度の厚
みを持つシリコン酸化膜３３を半導体基板１の主面に形
成する。さらに、０．０３μｍ程度の厚みを持つポリシ
リコン膜３６と０．０２μｍ程度の厚みを持つ窒化膜３
７が順に堆積される。約０．０６μｍの厚みを持つレジ
スト３８が窒化膜３７の上に形成されてパターニングさ
れる。このパターニングされたレジスト３８をマスクに
して異方性エッチングが行われ、トレンチ３９が形成さ
れる（図２参照）。なお、トレンチ３９の幅は約０．２
μｍで、その深さは半導体基板１の主面から約０．２μ
ｍである。
【００５２】図２の状態からレジスト３８が除去された
後、トレンチ３９の内壁およびポリシリコン膜３６の内
壁が熱酸化され、０．００５μｍ程度の厚みを持つシリ
コン酸化膜３２が形成される（図３参照）。このシリコ
ン酸化膜３２は、トレンチ３９の内壁を保護する役割を
する。例えば、酸化膜３２は、トレンチ３９に絶縁物を
埋め込む際に内壁が損傷を受けるのを防ぎ、同時にトレ
ンチ３９の内壁が半導体基板１の外部に在る重金属（Ｔ
ｉ，Ｃｏ，Ｗ等）で汚染されるのを防ぐ。また、トレン
チ３９の内壁が酸化されるのに伴い、トレンチ３９を形
成する際に発生する損傷を持つ領域（トレンチ３９の内
壁面）も酸化され、この領域が酸化膜３２の内に取り込
まれる。従って、半導体基板１の内壁のエッチングによ
る損傷が減る。
【００５３】トレンチ３９の端部において、半導体基板
１の主面より上に突出してシリコン酸化物３４が形成さ
れる。このシリコン酸化物３４がＳＴＩ２のサイドウォ
ールとなり、トレンチ３９と半導体基板１の主面との境
界におけるＳＴＩ２の電界集中が抑えられる。
【００５４】次に、トレンチ３９を充填するため、ＣＶ
Ｄ法により、ＳｉＯＦ膜４０が半導体基板１の全面に堆
積される（図４参照）。図４のＳｉＯＦ膜４０がケミカ
ル・メカニカル・ポリッシング（以下ＣＭＰという。）
で平坦化される。平坦化の際、窒化膜３７がＣＭＰのス
トッパーとして使用されるため、窒化膜３７よりも上に
あるＳｉＯＦ膜４０Ａが除去されて、ＳｉＯＦ３５が形
成される（図５参照）。ストッパーとして用いた窒化膜
３７とポリシリコン膜３６がエッチング除去されて、図
１に示すＳＴＩ２が形成される。この後で実行される半
導体基板１上に素子を形成するためのマスク合わせにつ
いても、ＳＴＩ２に段差があるため容易である。
【００５５】実施の形態２．実施の形態１ではＳＴＩ２
を埋めるＳｉＯＦの比誘電率が従来用いられていたＳｉ
Ｏ2よりも小さいことにより素子分離特性が向上するこ
とを説明した。比誘電率の非常に小さいものの一つに空
気があり、図３８および図３９に示す従来のアイソレー
ショントレンチにおいても、内部を空洞とする場合があ
るのは従来の技術の説明で述べたところである。しか
し、空洞を有するアイソレーショントレンチの従来の製
造方法は複雑である。この実施の形態２による半導体集
積回路の製造方法は、ＳＴＩの空洞の形成工程を簡略化
している。
【００５６】図６〜図１１は実施の形態２による半導体
集積回路の製造方法の各工程を示す模式図である。図６
〜図１１は、実施の形態１の説明に用いた図１〜図５と
同様にＳＴＩ近傍の半導体基板の拡大断面を示してい
る。図６〜図１１において、図１〜図５と同一符号の部
分図１〜図５の同一符号部分に相当する部分であり、そ
の大きさもほぼ同じものである。まず、図６に示すよう
なトレンチ３９が形成されている半導体基板１を準備す
る。この半導体基板１には、半導体基板１の主面に下か
ら順に、シリコン酸化膜３３、ポリシリコン膜３６、窒
化膜３７、ＢＰＳＧ膜４１、およびレジスト４２が積層
されている。ＢＰＳＧ膜４１の厚みは約０．０８μｍ
で、レジスト４２の厚みは約０．０６μｍである。パタ
ーニングされたレジスト４２をマスクとして異方性エッ
チングが行われ、複数の膜３３，３６，３７，４１も堀
抜いて、半導体基板１に底面を持つトレンチ３９が形成
される。レジスト４２が除去された後、熱酸化によって
シリコン酸化膜３２およびシリコン酸化物３４が形成さ
れる（図７参照）が、この工程は図２から図３に示す工
程と同じである。
【００５７】次に、８００〜８５０℃で高温熱処理する
ことによりＢＰＳＧ膜４１がリフローを起こし、図７で
示したトレンチ３９の開口部がＢＰＳＧ膜４１によって
塞がれて空洞４３が形成される（図８参照）。窒化膜３
７をストッパーとするＣＭＰにより、ＢＰＳＧ膜の上部
４１Ａが除去され、図７で示したトレンチ３９の開口部
を塞ぐようにＢＰＳＧ４４が形成される（図９参照）。
ＣＭＰの後、窒化膜３７が除去される（図１０参照）。
ポリシリコン膜３６が除去され、シリコン酸化物３４が
ＳＴＩ２のサイドウォールとして表面に現れる（図１１
参照）。
【００５８】図８に示す工程において、空洞４３を形成
するために、ＢＰＳＧ膜４１のリフローは、トレンチ３
９の底部から矢印４５で示されている高さをある程度、
例えば０．２〜０．１μｍ程度を確保するように、リフ
ローの温度や時間が設定される。この高さは高いほどよ
い。トレンチ３９の深いところほどトレンチ３９の幅が
狭くなっており、リフローされたＢＰＳＧ４４がトレン
チ３９の中に落ち込まないような構成となっている。し
かしトレンチ３９にテーパーがついていなくともＢＰＳ
Ｇ膜４１のリフローによってトレンチ３９に蓋をするこ
とは可能である。
【００５９】上記のような製造方法には、リフローガラ
ス（ＢＰＳＧ膜４１）のリフローによって空洞４３が形
成される工程が含まれるため、半導体集積回路の工程が
簡略化される。なお、上記の実施の形態２の説明では、
リフローガラスとしてＢＰＳＧを例に挙げて説明した
が、これはオーバーハングするのにＢＰＳＧを用いるの
が好ましいからであって、例えばリフローガラスとして
ＢＰＴＥＯＳを用いることも可能である。また、シリコ
ン酸化物３４の周辺は、トレンチ３９の内部に向かって
も盛り上がるため、トレンチ３９の蓋をしているＢＰＳ
Ｇ４４を固定する効果がある。
【００６０】実施の形態３．次に説明する実施の形態３
による半導体集積回路は、配線の下が空洞となっている
点に特徴がある。図１２はこの発明の実施の形態３によ
る半導体集積回路の平面的な構成を示すレイアウト図で
ある。図１３は図１２におけるＢ‐Ｂ線矢視断面を、図
１４はＣ‐Ｃ線矢視断面を示している。
【００６１】図１２において、複数の活性半導体領域５
０は、素子分離領域５１によって互いに分離されてい
る。活性半導体領域５０は、その上に敷設されているワ
ード線５２とともにＭＯＳトランジスタを構成する。活
性半導体領域５０に存する、このＭＯＳトランジスタの
ソース／ドレイン領域には、図１２の平面内でワード線
５２に直交して配置されているビット線５３が接続され
る。ビット線５３と活性半導体領域５０との接続は、ビ
ットラインコンタクト５４による。活性半導体領域５０
と図示省略しているストレージキャパシタとの電気的接
続は、ストレージコンタクト５５による。また、ビット
線５３と他の配線との接続はコンタクト５６による。ワ
ード線５２とビット線５３の幅はともに０．２μｍ程度
である。
【００６２】図１３に示すように、半導体基板１とビッ
ト線５３との間には空洞５７が設けられる。空洞５７の
高さ、すなわち半導体基板１の主面とビット線５３との
間隔は、０．５μｍ程度である。約０．２μｍの厚みを
持つビット線５３はビットラインコンタクト５４やコン
タクト５６によって半導体基板１に固定されて支えられ
る。これらコンタクト５４，５６の直径は、０．２〜
１．５μｍ程度である。ビット線５３の上には約０．３
μｍの厚みを持つ層間酸化膜５８が形成されている。そ
して、層間酸化膜５８の上には、平坦化のためにＢＰＳ
Ｇ膜５９が形成されている。このＢＰＳＧ膜５９の厚み
は約０．１μｍである。なお、図を見やすくするため
に、これら層間酸化膜５８やＢＰＳＧ膜５９は、図１２
において省略されている。なお、コンタクト５４，５６
と半導体基板１とは、それらを構成する原子間で形成さ
れる共有結合によって接着される。従って、半導体基板
１の表面の清浄度を上げることで接着強度の向上が図れ
る。
【００６３】図１４に示すように、層間酸化膜５８には
トレンチ６０が形成されている。図１４には、トレンチ
６０の上部がＢＰＳＧ膜５９により塞がれている様子が
示されている。図１５は、図１４に示すＢＰＳＧ膜５９
が形成される前の半導体集積回路の上面を示している。
ＢＰＳＧ膜５９で覆う前、図１４に示す空洞５７はトレ
ンチ６０を介して外部に通じている。トレンチ６０は後
述するように空洞５７を形成するために設けられるが、
ＢＰＳＧ膜５９で平坦化されることによってさらに上層
に配線層等を形成することができる。
【００６４】このように空洞５７が設けられることによ
り、図１３に示すようにワード線５２とビット線５３と
の間にあってかつ、半導体基板１から所定の距離にある
層状の空間２００が空気のみで満たされて、空間２００
がワード線５２とビット線５３の絶縁に寄与する。空間
２００の近傍にはコンタクト５４，５６がなく、ワード
線５２とビット線５３間の容量が問題となるが、ワード
線５２とビット線５３の間の配線間容量が従来に比べて
低減されており、半導体集積回路の動作速度の向上が図
れる。また、ビット線５３間の配線容量もトレンチ６０
によって低減される。
【００６５】上記実施の形態３の説明においては、半導
体基板１とビット線５３との間には空洞５７のみが存在
しているが、図１６に示すように半導体基板１上に絶縁
膜６１があってもよく、上記実施の形態３と同様の効果
を奏する。なお、この絶縁膜６１はコンタクト５４，５
６を半導体基板１に固定する補助的な役割を果たす。ま
た、絶縁膜６１により、半導体基板１がビット線５３を
構成する材料によって汚染されるのを防ぐことができ
る。
【００６６】次に、図１３および図１４に示した空洞５
７の形成方法について図１７および図１８を用いて説明
する。空洞５７が形成される部分には、図１７および図
１８に示すように水溶性ガラス６２の層が形成されてい
る。この半導体集積回路を水に浸すと、図１７のトレン
チ６０から水溶性ガラス６２が溶け出す。層間酸化膜５
８の下に設けられている水溶性ガラス６２が全て除かれ
ると、水溶性ガラス６２があった所には空洞５７が形成
される。図１８に示す水溶性ガラス６２は、図１７に示
す水溶性ガラス６２と続いているため、図１８に示す水
溶性ガラス６２もトレンチ６０を通して取り除かれる。
図１８に示す構造を得るための製造工程について説明す
る。ワード線５２の形成後に、水溶性ガラス６２を堆積
し、ＣＭＰで水溶性ガラス６２を平坦化する。水溶性ガ
ラス６２の上に形成されるマスクをパターニングした
後、異方性エッチングにより水溶性ガラス６２を一部除
去し、コンタクトノードを形成するための孔を形成す
る。その後、例えばドープトポリシリコンを堆積し、ド
ープトポリシリコンを前記孔に埋め込む。残っている水
溶性ガラス６２をストッパーとして、ドープトポリシリ
コンをＣＭＰで平坦化する。次に、例えばタングステン
ＷあるいはチタンＴｉ等の金属を堆積し、金属膜を形成
する。金属膜の上にマスクを形成してマスクのパターニ
ングを行い、エッチングによって金属配線５３を形成す
る。最後に酸化膜５８を堆積すると図１８に示す構造が
できあがる。
【００６７】なお、水溶性ガラスには、Ｂ2Ｏ3がドープ
されているＢＳＧ(Boron SilicateGlass)がある。水溶
性ガラス６２の膜は、例えばＳｉＨ4とＯ2の混合ガスを
流し、その雰囲気中でＢＯ3（Ｃ2Ｈ5Ｏ）3（トリエトキ
シホウ酸塩）やＢＯ2（ＣＨ3Ｏ）3（トリメトキシホウ
酸塩）を４００℃〜５００℃程度で加熱分解することに
より形成される。
【００６８】実施の形態４．実施の形態３の半導体集積
回路においては、半導体基板１とビット線５３との間に
空洞５７が設けられているが、ビット線５３とその上に
形成される配線との間に空洞を設けてもよい。図１９
は、上述の構造を有する実施の形態４による半導体集積
回路の断面構成を示す模式図である。図１９において、
図１３と同一符号のものは図１３の同一符号部分に相当
する部分である。図１９に示すように、ビット線５３の
上には、約０．２μｍの厚みを持つ酸化膜６５が形成さ
れている。酸化膜６５の上には、約０．３μｍの高さの
空洞６６が形成されている。酸化膜６５の上には、空洞
６６を挟んで金属配線６７が形成されている。この金属
配線６７の厚みは約０．２μｍである。金属配線６７の
上には約０．０５μｍの厚みを持つ酸化膜６８が形成さ
れている。
【００６９】ビット線５３と金属配線６７との間に空洞
６６があるため、ビット線５３と金属配線６７との間で
あってかつ半導体基板１から所定の距離離れた層状の空
間２０１によって配線間容量が低減され、実施の形態３
と同様の効果を奏する。金属配線６７はビット線５３に
電気的に接続されるタングステンプラグ７５によって支
えられる。図１９では、タングステンプラグ７５が一つ
しか描かれていないが、図示省略されている部分に多数
存在する。それゆえ、機械的にも安定して、金属配線６
７はタングステンプラグ７５で支えられる。空洞６６
は、実施の形態３の半導体集積回路に形成されている空
洞５７と同様の製造方法によって形成される。
【００７０】実施の形態５．実施の形態４では、全てを
空洞化する場合について説明したが、配線間の層間酸化
膜の一部を空洞化する場合、その効果は小さくなるが効
果のあることは明らかである。実施の形態５による半導
体集積回路の製造方法は、層間酸化膜の一部に空洞を形
成する場合の簡単な製造方法である。
【００７１】図２０〜図２２は、配線間の層間酸化膜の
一部を空洞化する製造方法を示す模式図である。図２０
〜図２２において、図１９と同一符号のものは図１９の
同一符号部分に相当する部分である。図２０に示すよう
に、ビット線５３の上に約０．５μｍの厚みを持つ層間
酸化膜６９が、また層間酸化膜６９の上に約０．５μｍ
の厚みを持つＢＰＳＧ膜７０が形成されている。この層
間酸化膜６９とＢＰＳＧ膜７０には、平面形状が約０．
１５μｍ角であるトレンチ７１が形成されている。
【００７２】図２１に示すように、ＢＰＳＧ膜７０をリ
フローすることによって、ＢＰＳＧ膜７０に形成されて
いるトレンチ７１を塞ぐ。このとき、なるべく層間酸化
膜６９のトレンチ７１内にはＢＰＳＧが入らないような
条件を、例えば実施の形態２で示すような条件を設定す
る。次に、リフローすることによって表面に凹凸ができ
たＢＰＳＧ膜７０の平坦化を行う（図２２）。図２３に
示すように、金属配線７２が堆積される。以上のプロセ
スによって、金属配線７２とビット線５３の間の配線間
容量を低減するための空洞７３が簡単に形成される。
【００７３】実施の形態６．図２４は実施の形態６によ
る半導体装置の平面構成を示すレイアウト図である。図
２４のワード線８０のＤ‐Ｄ線矢視断面が露出された斜
視図を図２５に、Ｅ‐Ｅ線矢視断面が露出された斜視図
を図２６に示す。図２５および図２６に示すにように、
サイドウォールスペーサ８１と積層体８３との間には空
洞８２がある。空洞８２によって外部からの応力が積層
体８３に直接伝わることを防止でき、積層体８３の周辺
部における応力緩和が期待できる。ゲート端（積層体８
３の周辺部）に大きな応力が加わると欠陥や界面準位が
発生するため、ＭＯＳトランジスタがオフしている時の
リーク電流が増加するという問題が生じる。また、ＬＤ
Ｄ構造のうちで不純物濃度が低い方のソース／ドレイン
領域８９とゲート電極８５との間に空洞８２が形成され
るため、ソース‐ゲート間容量やドレイン‐ゲート間容
量が減少する。これらの容量の減少により、ＭＯＳトラ
ンジスタの動作速度が向上する。
【００７４】以上のように、サイドウォールスペーサ８
１と積層体８３との間に、空洞８２が存在することによ
ってＭＯＳトランジスタの特性を向上させることができ
るが、サイドウォールスペーサ８１だけではその厚みが
薄いため、自己整合的に形成されるソース／ドレイン領
域８８，８９の不純物濃度に差を設けるのは困難であ
る。空洞８２を形成しつつＬＤＤ構造を容易に形成する
ための製造方法について、空洞８２を形成する製造方法
を図２７〜図２９を用いて説明し、次にその製造方法に
おいてＬＤＤ構造を容易に形成する工程がどのように実
現されているかを図３０と図３１を用いて説明する。
【００７５】まず、図２７に示すように、半導体基板１
の上に、約０．０１μｍの厚みを持つゲート酸化膜８４
と、約０．１μｍの厚みを持つポリシリコンゲート電極
８５と、約０．０３μｍの厚みを持つタングステンシリ
サイド膜８６と、約０．０２μｍの厚みを持つＴＥＯＳ
(Tetra Ethyl Ortho Silicate)膜８７と、約０．０２μ
ｍの水溶性ガラス膜９５と、約０．０２μｍの窒化膜９
６を積層して帯状の積層体８３を形成する。この積層体
８３の幅は約０．１μｍである。積層体８３の上に約
０．０６μｍ程度の厚みに水溶性ガラスが堆積され、窒
化膜９６をマスクとしてリアクティブイオンエッチング
装置を用いて約０．０７μｍ程度の水溶性ガラスが異方
性エッチングで除去され、第１のサイドウォールスペー
サである水溶性ガラス製スペーサが形成される。
【００７６】この水溶性ガラス製スペーサの上に、Ｓｉ
Ｈ2Ｃｌ2とＮＨ3のガスを反応させる減圧ＣＶＤ装置を
用いて窒化膜が堆積される。この堆積の条件は、圧力が
０．２〜０．５Ｔｏｒｒで、温度が６００℃〜７００℃
である。その後窒化膜をリアクティブイオンエッチング
装置を用いて異方性エッチングして第２のサイドウォー
ルスペーサ８１が、水溶性ガラス製スペーサ９０を覆う
ように形成される（図２８参照）。
【００７７】図２９に示すように、サイドウォールスペ
ーサ８１が一部除去されて、０．２〜１μｍ程度の長さ
を持つ窓９１が形成される。この窓９１の形成は、サイ
ドウォールスペーサ８１の一部を、パターニングされた
マスクを用いてエッチング除去することによって行われ
る。このまま水に浸せば、この窓９１を通して水溶性ガ
ラス製スペーサ９０が溶解されて除去される。また、こ
の窓９１の配置位置は、図２４に示す活性半導体領域５
０を除く場所に設定される。
【００７８】図３０は、図２７に示す積層体８３の形成
後に、不純物濃度の低いソース／ドレイン領域８９が積
層体８３をマスクとして形成されているところを示して
いる。図３１または図３２に示す状態で、つまりスペー
サ９０またはスペーサ８１，９０の両方が存在している
状態でイオン９９を打ち込み、不純物濃度が高いソース
／ドレイン領域８８が形成される。
【００７９】水溶性ガラス製スペーサ９０が形成され、
図３２に示すサイドウォールスペーサ８１が形成されて
いない状態で、つまり図３１に示す状態で不純物を打ち
込む場合、サイドウォールスペーサ８１の損傷も防げ
る。スペーサ８１，９０の両方が存在している状態（図
３２参照）でイオン９９を打ち込む場合には、サイドウ
ォールスペーサ８１がイオン注入により損傷し、サイド
ウォールスペーサ８１と半導体基板１が接している部分
に界面準位が発生してしまう。一方、サイドウォールス
ペーサ８１形成後の打ち込みの場合、イオン打ち込み後
にサイドウォールスペーサ８１が形成されるため、サイ
ドウォールスペーサ８１の堆積時の熱処理がなくなる。
例えばサイドウォールスペーサ８１は、窒化膜を主材と
する場合、減圧ＣＶＤ装置を用い、８００℃の温度で形
成される。また、ＴＥＯＳの場合、サイドウォールスペ
ーサ８１はオゾンとＴＥＯＳを混合して常圧ＣＶＤを用
いて形成される。ＴＥＯＳの熱分解温度は７００℃程度
だが、酸化力が強いオゾンを用いることで形成温度を４
００℃程度まで下げられる。熱処理がなくなることで、
注入されたイオンが熱拡散を起こさないため、サイズの
小さいデバイスを作る上ではマージンを多くとれる。こ
の場合でも、水溶性ガラス製スペーサ９０が除去される
ので、その部分の影響による界面準位の発生等は防ぐこ
とができる。以上ではＬＤＤ構造のトタンジスタについ
て説明したが、ＤＤＤ（Double Doped Drain）構造（図
４０参照）や、埋め込みチャネル（Buried channel）構
造（図４１参照）や、ポケット（pocket）注入層がＬＤ
Ｄ層やＤＤＤ層の内側にある構造（図４２参照）にも適
用できることはいうまでもない。図４２において符号２
００で示した領域がポケット注入層である。ｎ-層２０
１を形成するときのゲート電極構造に対して例えばボロ
ンが３５゜斜め回転注入され、ポケット注入層２００が
形成される。また、サイドウォール８１の材質には、窒
化膜以外の材質を適用することができ、ＴＥＯＳ，Ｓｉ
Ｏ2，ポリシリコン等の他の材料を用いてサイドウォー
ル８１を形成しても同様の効果を有することはいうまで
もない。さらに、サイドウォール８１はＴＥＯＳ／Ｓｉ
3Ｎ4の２層構造を有していてもよい。
【００８０】実施の形態７．次に、実施の形態７による
半導体装置について図３３を用いて説明する。図３３に
は、半導体基板１に形成されているソース／ドレイン領
域１００，１０１と、半導体基板１の上に形成されてい
るゲート酸化膜１０２と、ゲート酸化膜１０２の上に形
成されているポリシリコンゲート電極１０３と、ゲート
電極１０３の上に形成されているチタンシリサイド１０
４ａと、ゲート酸化膜１０２、ゲート電極１０３および
シリサイド１０４ａの側壁に形成されているサイドウォ
ールスペーサ１０５とを備えて構成されているＭＯＳト
ランジスタが示されている。
【００８１】チタンシリサイド１０４ａがその内部に空
洞１０６を有している点に実施の形態７による半導体装
置の特徴がある。ゲート電極１０３上のチタンシリサイ
ド１０４ａに形成されている空洞１０６は、チャネル内
を走行するキャリアの移動度を低減する原因となってい
るゲートの端部における応力を緩和する。キャリアの移
動度が応力により低減しないようにすることで、高い駆
動力のトランジスタを得ることができる。また、チタン
シリサイド１０４ａの形成時にポリシリコンゲート電極
１０３に含まれている不純物がチタンシリサイド１０４
ａに取り込まれるためにポリシリコンが空乏化する。こ
れが原因でトランジスタのしきい値電圧がばらつくが、
チタンシリサイド１０４ａが空洞を持つことによって不
純物の取り込みが少なくなりこのばらつきが小さくな
る。
【００８２】図３３に示すＭＯＳトランジスタの製造方
法について図３４および図３５を用いて説明する。ま
ず、半導体基板１上に約０．０１μｍの厚さに酸化膜
を、約０．０５μｍの厚さにドープトポリシリコン膜
を、そして約０．０５μｍの厚さに窒化膜を堆積し、こ
れらをパターニングすると、ゲート酸化膜１０２とポリ
シリコンゲート電極１０３と窒化膜１０７からなる積層
体が形成される。この積層体の幅は約０．１μｍ程度あ
る。この積層体をマスクとして例えば砒素がイオン注入
されて、不純物濃度の低いソース／ドレイン領域１０１
が自己整合的に形成される。次に、酸化膜が堆積された
後、この酸化膜は、サイドウォールスペーサ１０５を残
して異方性エッチングにより除去される。その後、この
サイドウォールスペーサ１０５と積層体をマスクとして
例えばリンがイオン注入されて、不純物濃度の高いソー
ス／ドレイン領域１００が自己整合的に形成される（図
３４参照）。
【００８３】次に、図３４に示されている窒化膜１０７
がエッチングによって除去され、例えばチタン１０８が
半導体基板１の主面全面に堆積される（図３５参照）。
チタンの場合、ゲート長が０．５μｍ程度以下であれ
ば、矢印１１０で示す開口幅（窒化膜１０７を除去した
空間の幅）が小さいので、チタンの塩化物（ＴｉＣｌ
４）等のガスを用いてＣＶＤ装置により、３００℃の温
度で、０．０２μｍの膜厚を４０分で堆積することによ
ってゲート電極１０３の上に空洞１０６ができるような
堆積が可能である。
【００８４】図３５に示す半導体装置をＲＴＡで熱処理
すると、シリコンに接触しているチタンは化学反応を起
こして、チタンシリサイド１０４ａ，１０４ｂが形成さ
れる。チタンは、シリコン酸化膜やシリコン窒化膜とは
反応しないため、自己整合的にトランジスタのゲート電
極１０３とソース／ドレイン領域１００にチタンシリサ
イド１０４ａ，１０４ｂが形成される。酸化膜上に残っ
た未反応のチタンをエッチングによって除去すると、チ
タンシリサイド１０４ａ，１０４ｂが抵抗の低い物質で
あるから、抵抗の低いゲート電極１０３およびソース／
ドレインを実現することができる。また、上の実施例で
は、空洞を形成する金属膜にチタンを用いたが、Ｎｉ，
Ｗ，Ｃｏ等の高融点金属を用いても同様の効果が得られ
る。
【００８５】
【発明の効果】以上のように請求項１に記載の半導体集
積回路によれば、アイソレーショントレンチに充填され
ているＳｉＯＦによってダングリングボンドが減り、ア
イソレーショントレンチで分離されている素子の間に流
れるリーク電流が減少するという効果がある。
【００８６】請求項２に記載の半導体集積回路によれ
ば、ＳｉＯＦの比誘電率が二酸化シリコンよりも小さい
ためアイソレーショントレンチの素子分離特性を向上さ
せることができるという効果がある。
【００８７】請求項３に記載の半導体集積回路によれ
ば、酸化膜によってアイソレーショントレンチを保護で
きるとともに、酸化膜と半導体基板との間で発生するダ
ングリングボンドを減らして素子間のリーク電流を減少
させることができるという効果がある。
【００８８】請求項４に記載の半導体集積回路の製造方
法によれば、リフローガラスのリフロー時に、トレンチ
の中へのリフローガラスの侵入をトレンチの底面に達し
ないように形成して、簡単にリフローガラスとトレンチ
底面の間に空洞を形成できるという効果がある。
【００８９】請求項５に記載の半導体集積回路の製造方
法によれば、ボロン・ホスホ・シリケート・ガラスがオ
ーバーハングしやすいので製造条件を緩和することがで
きるという効果がある。
【００９０】請求項６に記載の半導体集積回路によれ
ば、第１の配線と第２の配線の間の容量を、所定の気体
で満たされた層状の空間によって低減することができ、
半導体集積回路の動作速度を向上させることができると
いう効果がある。
【００９１】請求項７に記載の半導体集積回路によれ
ば、ビット線とワード線が複数あることからこれらの重
なりが多くなるため、動作速度を向上させる効果が大き
くなる。
【００９２】請求項８に記載の半導体集積回路の製造方
法によれば、リフローガラスのリフローによってトレン
チを容易に空洞化できるという効果がある。
【００９３】請求項９に記載の半導体装置の製造方法に
よれば、不純物の導入によってダメージを受けた第１の
サイドウォールスペーサが除去されるので、第１のサイ
ドウォールスペーサのダメージによる半導体装置の特性
の劣化を防止することができる。
【００９４】請求項１０に記載の半導体装置の製造方法
によれば、第２のサイドウォールスペーサ形成時の不純
物の拡散を防止でき、装置の小型化を容易にするという
効果がある。
【００９５】請求項１１に記載の半導体装置の製造方法
によれば、第２のサイドウォールスペーサに不純物導入
時のダメージを与えず、半導体装置の特性の劣化を防止
できるという効果がある。
【００９６】請求項第１２に記載の半導体装置は、空洞
によって積層体から隔離されているサイドウォールスペ
ーサが、外部からの応力を積層体に、引いてはゲート電
極には伝えないので、半導体装置がオフしている時のリ
ーク電流を減少させることができるという効果がある。
【００９７】請求項１３に記載の半導体装置の製造方法
によれば、ポリシリコンがシリサイド化する際にシリサ
イドに取り込まれる不純物を少なくでき、トランジスタ
のしきい値電圧のばらつきを小さくできるという効果が
ある。
【００９８】請求項１４に記載の半導体装置の製造方法
によれば、金属膜を空洞を容易に形成できるという効果
がある。
【００９９】請求項１５に記載の半導体装置によれば、
シリサイド層に空洞が形成されているので、ゲート電極
にかかる応力を緩和でき、応力によって発生する欠陥や
界面準位を低減して半導体装置がオフしている時のリー
ク電流を減少させることができるという効果がある。
【図面の簡単な説明】
【図１】 実施の形態１によるＳＴＩの断面構造の一例
を示す模式図である。
【図２】 実施の形態１によるＳＴＩの一製造工程を示
す模式図である。
【図３】 実施の形態１によるＳＴＩの一製造工程を示
す模式図である。
【図４】 実施の形態１によるＳＴＩの一製造工程を示
す模式図である。
【図５】 実施の形態１によるＳＴＩの一製造工程を示
す模式図である。
【図６】 実施の形態２によるＳＴＩの一製造工程を示
す模式図である。
【図７】 実施の形態２によるＳＴＩの一製造工程を示
す模式図である。
【図８】 実施の形態２によるＳＴＩの一製造工程を示
す模式図である。
【図９】 実施の形態２によるＳＴＩの一製造工程を示
す模式図である。
【図１０】 実施の形態２によるＳＴＩの一製造工程を
示す模式図である。
【図１１】 実施の形態２によるＳＴＩの一製造工程を
示す模式図である。
【図１２】 実施の形態３による半導体集積回路の平面
構成の一例を示す模式図である。
【図１３】 図１２のＢ‐Ｂ線矢視断面を示す模式図で
ある。
【図１４】 図１２のＣ‐Ｃ線矢視断面を示す模式図で
ある。
【図１５】 実施の形態３による半導体集積回路の上面
を示す模式図である。
【図１６】 実施の形態３による半導体集積回路の一製
造工程を示す模式図である。
【図１７】 実施の形態３による半導体集積回路の一製
造工程を示す模式図である。
【図１８】 実施の形態３による半導体集積回路の一製
造工程を示す模式図である。
【図１９】 実施の形態４による半導体集積回路の断面
構成の一例を示す模式図である。
【図２０】 実施の形態５による半導体集積回路の一製
造工程を示す模式図である。
【図２１】 実施の形態５による半導体集積回路の一製
造工程を示す模式図である。
【図２２】 実施の形態５による半導体集積回路の一製
造工程を示す模式図である。
【図２３】 実施の形態５による半導体集積回路の断面
構成の他の例を示す模式図である。
【図２４】 実施の形態６による半導体集積回路の平面
構成の一例を示す模式図である。
【図２５】 実施の形態６による半導体集積回路の一構
成例を示す部分断面斜視図である。
【図２６】 実施の形態６による半導体集積回路の一構
成例を示す部分断面斜視図である。
【図２７】 実施の形態６による半導体集積回路の一製
造工程を示す部分断面斜視図である。
【図２８】 実施の形態６による半導体集積回路の一製
造工程を示す部分断面斜視図である。
【図２９】 実施の形態６による半導体集積回路の一製
造工程を示す部分断面斜視図である。
【図３０】 実施の形態６による半導体集積回路の一製
造工程を示す部分断面斜視図である。
【図３１】 実施の形態６による半導体集積回路の一製
造工程を示す部分断面斜視図である。
【図３２】 実施の形態６による半導体集積回路の一製
造工程を示す部分断面斜視図である。
【図３３】 実施の形態７による半導体集積回路の断面
構成の一例を示す模式図である。
【図３４】 実施の形態７による半導体集積回路の一製
造工程を示す模式図である。
【図３５】 実施の形態７による半導体集積回路の一製
造工程を示す模式図である。
【図３６】 従来の半導体集積回路の平面構成の一例を
示すレイアウト図である。
【図３７】 従来の半導体集積回路の断面構成の一例を
示す模式図である。
【図３８】 従来のトレンチ・アイソレーションの一製
造工程を示す断面図である。
【図３９】 従来のトレンチ・アイソレーションの一製
造工程を示す断面図である。
【図４０】 実施の形態６による半導体集積回路の他の
構成例を示す部分断面斜視図である。
【図４１】 実施の形態６による半導体集積回路の他の
構成例を示す部分断面斜視図である。
【図４２】 実施の形態６による半導体集積回路の他の
構成例を示す部分断面斜視図である。
【符号の説明】
１ 半導体基板、２ ＳＴＩ、３５ ＳｉＯＦ、３９
トレンチ、４１ ＢＰＳＧ膜、２５，４３，７３ 空
洞、５２ ワード線、５３ ビット線、６７ 金属配
線、５４ ビットラインコンタクト、５６ コンタク
ト。

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 所定の主面を有する半導体基板と、 前記所定の主面に設けられる複数の素子と、 前記所定の主面に設けられ、前記複数の素子の間を分離
    するためのアイソレーショントレンチとを備え、 前記アイソレーショントレンチがフッ化物で充填されて
    いることを特徴とする半導体集積回路。
  2. 【請求項２】 前記フッ化物は、ＳｉＯＦであることを
    特徴とする、請求項１に記載の半導体集積回路。
  3. 【請求項３】 前記アイソレーショントレンチの内壁に
    は、前記半導体基板が酸化してできる酸化膜をさらに備
    える、請求項１または請求項２に記載の半導体集積回
    路。
  4. 【請求項４】 複数の素子が設けられる半導体基板の主
    面に絶縁膜を形成する工程と、 前記絶縁膜上にリフローガラスを形成する工程と、 前記リフローガラスと前記絶縁膜を貫通して半導体基板
    内部に底面を有するアイソレーショントレンチを、前記
    複数の素子を分離するために前記主面に形成する工程
    と、 前記リフローガラスをリフローさせて前記底面よりも上
    方で前記アイソレーショントレンチを塞ぐ工程とを備え
    る半導体集積回路の製造方法。
  5. 【請求項５】 前記リフローガラスは、ボロン・ホスホ
    ・シリケート・ガラスであることを特徴とする、請求項
    ４に記載の半導体集積回路の製造方法。
  6. 【請求項６】 所定の主面を有する半導体基板と、 前記半導体基板の上方に設けられる第１の配線と、 前記半導体基板と前記第１の配線の間に設けられる第２
    の配線と、 前記第２の配線と隔離して設けられ、前記第１の配線を
    前記半導体基板に支持するための支持体とを備え、 前記第１の配線と前記第２の配線は、前記第１の配線と
    前記第２の配線の間にあってかつ、前記所定の主面から
    所定の距離にある層状の空間を満たす所定の気体のみで
    絶縁されていることを特徴とする半導体集積回路。
  7. 【請求項７】 前記第１の配線は、複数のビット線であ
    り、 前記第２の配線は、複数のワード線であることを特徴と
    する、請求項６に記載の半導体集積回路。
  8. 【請求項８】 第１の配線層の上部に層間膜を形成する
    工程と、 前記層間膜上にリフローガラス膜を形成する工程と、 前記層間膜および前記リフローガラス膜に対し垂直に複
    数のトレンチを形成する工程と、 前記リフローガラス膜をリフローして前記複数のトレン
    チに空洞を形成する工程と、 リフローされた後の前記リフローガラス膜を平坦化する
    工程と、 平坦化された後の前記リフローガラス膜上に第２の配線
    層を形成する工程とを備える半導体集積回路の製造方
    法。
  9. 【請求項９】 ゲート電極を半導体基板の所定の主面上
    に形成する工程と、 前記ゲート電極を覆うように第１のサイドウォールスペ
    ーサを形成する工程と、 前記第１のサイドウォールスペーサを覆いかつ、前記半
    導体基板に接する第２のサイドウォールスペーサを形成
    する工程と、 前記ゲート電極および前記第１のサイドウォールスペー
    サをマスクとして不純物を前記半導体基板に導入して、
    ソースおよびドレインを形成する工程と、 前記第１のサイドウォールスペーサを除去する工程とを
    備える半導体装置の製造方法。
  10. 【請求項１０】 前記ソースおよびドレインを形成する
    工程は、前記第１および第２のサイドウォールスペーサ
    の両方をマスクとすることを特徴とする、請求項９に記
    載の半導体装置の製造方法。
  11. 【請求項１１】 前記ソースおよびドレインを形成する
    工程は、前記第１のサイドウォールスペーサのみをマス
    クとすることを特徴とする、請求項９に記載の半導体装
    置の製造方法。
  12. 【請求項１２】 所定の主面を有する半導体基板と、 前記主面上に積層され、ゲート電極を含む積層体と、 前記積層体を覆うドーム状のサイドウォールスペーサと
    を備え、 前記サイドウォールスペーサは、空洞によって前記積層
    体から隔離されていることを特徴とする、半導体装置。
  13. 【請求項１３】 所定の主面を有する半導体基板を準備
    する工程と、 前記所定の主面上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上にポリシリコン膜を形成する工程
    と、 前記ポリシリコン膜上に空洞を有する金属膜を形成する
    工程と、 前記ポリシリコン膜と前記金属膜とを反応させてシリサ
    イド化する工程とを備える、半導体装置の製造方法。
  14. 【請求項１４】 前記半導体基板の前記所定の主面上
    の、前記ゲート絶縁膜と前記ポリシリコン膜と前記金属
    膜の側壁に、前記金属膜よりも高い前記サイドウォール
    スペーサを形成する工程をさらに備え、 前記金属膜を形成する工程は、前記サイドウォールスペ
    ーサと前記ポリシリコン膜に囲まれている凹部に前記金
    属膜を堆積する工程を含むことを特徴とする、請求項１
    ３に記載の半導体装置の製造方法。
  15. 【請求項１５】 所定の主面を有する半導体基板と、 前記所定の主面上に設けられるゲート絶縁膜と、 前記ゲート絶縁膜上に設けられるポリシリコン膜と、 前記ポリシリコン膜上に設けられるシリサイド膜とを備
    え、 前記シリサイド膜は空洞を有することを特徴とする半導
    体装置。
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