KR20210062076A - Finfet 구조를 갖는 분리형 게이트 비휘발성 메모리 셀들 및 hkmg 메모리 및 로직 게이트들, 및 이를 제조하는 방법 - Google Patents

Finfet 구조를 갖는 분리형 게이트 비휘발성 메모리 셀들 및 hkmg 메모리 및 로직 게이트들, 및 이를 제조하는 방법 Download PDF

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Abstract

복수의 상향 연장 반도체 기판 핀, 제1 핀 상에 형성된 메모리 셀, 및 제2 핀 상에 형성된 로직 디바이스를 갖는 메모리 디바이스. 메모리 셀은 그들 사이에 채널 영역을 갖는 제1 핀 내의 소스 및 드레인 영역들, 제1 핀의 측부 및 상단부 표면들을 포함하는 채널 영역의 제1 부분을 따라 연장되는 폴리실리콘 플로팅 게이트, 제1 핀의 측부 및 상단부 표면들을 포함하는 채널 영역의 제2 부분을 따라 연장되는 금속 선택 게이트, 플로팅 게이트를 따라 연장되는 폴리실리콘 제어 게이트, 및 소스 영역을 따라 연장되는 폴리실리콘 소거 게이트를 포함한다. 로직 디바이스는 그들 사이에 제2 채널 영역을 갖는 제2 핀 내의 소스 및 드레인 영역들, 및 제2 핀의 측부 및 상단부 표면들을 포함하는 제2 채널 영역을 따라 연장되는 금속 로직 게이트를 포함한다.

Description

FINFET 구조를 갖는 분리형 게이트 비휘발성 메모리 셀들 및 HKMG 메모리 및 로직 게이트들, 및 이를 제조하는 방법
우선권 주장
본 출원은 발명의 명칭이 "FINFET 구조를 갖는 분리형 게이트 비휘발성 메모리 셀들 및 HKMG 메모리 및 로직 게이트들, 및 이를 제조하는 방법(Split Gate Non-volatile Memory Cells With FINFET Structure And HKMG Memory And Logic Gates, And Method Of Making Same)"인, 2018년 12월 3일자로 출원된 미국 특허 출원 제16/208,150호에 대한 우선권을 주장한다.
기술분야
본 발명은 비휘발성 플래시 메모리 셀 어레이들에 관한 것이다.
분리형 게이트 비휘발성 메모리 디바이스들이 본 기술 분야에 잘 알려져 있다. 예를 들어, 미국 특허 제7,927,994호는 분리형 게이트 비휘발성 메모리 셀을 개시한다. 도 1은 반도체 기판(12) 상에 형성된 그러한 분리형 게이트 메모리 셀의 예를 예시한다. 소스 및 드레인 영역들(16 및 14)이 기판(12) 내에 확산 영역들로서 형성되고, 그들 사이에 채널 영역(18)을 한정한다. 메모리 셀은 다음 4개의 전도성 게이트들을 포함한다: 채널 영역(18)의 제1 부분 및 소스 영역(16)의 일부분 위에 배치되고 그들로부터 절연된 플로팅 게이트(22), 플로팅 게이트(22) 위에 배치되고 그로부터 절연된 제어 게이트(26), 소스 영역(16) 위에 배치되고 그로부터 절연된 소거 게이트(24), 및 채널 영역(18)의 제2 부분 위에 배치되고 그로부터 절연된 선택 게이트(20). 전도성 콘택(10)이 드레인 영역(14)에 전기적으로 접속하도록 형성될 수 있다. 채널 영역이 반도체 기판의 평면형 표면을 따라 형성되기 때문에, 디바이스 기하학적 구조들이 더 작아짐에 따라, 채널 영역의 총 면적(예컨대, 폭)도 또한 더 작아진다. 이것은 소스 영역과 드레인 영역 사이의 전류 흐름을 감소시켜, 특히 메모리 셀의 상태를 검출하기 위해서 더 민감한 감지 증폭기들을 필요로 한다.
리소그래피 크기를 축소시켜서 채널 폭을 감소시키는 문제가 모든 반도체 디바이스들에 영향을 미치기 때문에, Fin-FET 타입의 구조가 제안되었다. Fin-FET 타입의 구조에서, 반도체 재료의 핀 형상의 부재가 소스 영역을 드레인 영역에 접속시킨다. 핀 형상의 부재는 상단부 표면에서 종결되는 2개의 측부 표면을 갖는다. 이어서 소스 영역으로부터 드레인 영역으로의 전류가 2개의 측부 표면 및 상단부 표면을 따라 흐를 수 있다. 이에 따라, 채널 영역의 폭이 증가되며, 그에 의해 전류 흐름을 증가시킨다. 그러나, 채널 영역의 폭은 채널 영역을 2개의 측부 표면 및 상단부 표면에 "폴딩"하여서, 채널 영역의 "풋프린트"를 감소시킴으로써 더 많은 반도체 실면적(real estate)을 희생시킴이 없이 증가된다. 그러한 Fin-FET를 사용한 비휘발성 메모리 셀들이 개시되었으며, 여기서 플로팅 게이트들은 핀 형상의 부재의 측부 표면들 중 하나에 인접하게 배치된다. (게이트들의 수 및 구성이 도 1의 전술한 평면형 예와는 다르지만) 종래 기술의 Fin-FET 비휘발성 메모리 구조들의 몇몇 예들은 미국 특허 제7,423,310호, 제7,410,913호 및 제8,461,640호와 미국 특허 공개 제2017/0345840호를 포함한다. 핀 형상의 부재들 상에 로직 디바이스들을 형성하는 것이 또한 제안되었다. 예를 들어 미국 특허 공개 제2017/0125429호 및 계류 중인 미국 특허 출원 제15/933,124호를 참조한다.
그러나, 이러한 종래 기술의 Fin-FET 구조는 적층형 게이트 구성의 플로팅 게이트를 사용하는 것, 또는 트래핑 재료를 사용하는 것, 또는 SRO(silicon rich oxide)를 사용하는 것, 또는 전하들을 저장하기 위해 나노결정 실리콘을 사용하는 것, 또는 디바이스의 제조 비용을 증가시킬 수 있는 다른 더 복잡한 메모리 셀 구성들을 개시하였다.
전술된 문제 및 요구는 복수의 상향 연장 핀들을 갖는 상부 표면을 갖는 반도체 기판 - 핀들 각각은 서로 반대편에 있고 상단부 표면에서 종결되는 제1 및 제2 측부 표면들을 포함함 -, 복수의 핀들 중 제1 핀 상에 형성된 메모리 셀, 및 복수의 핀들 중 제2 핀 상에 형성된 로직 디바이스를 포함하는 메모리 디바이스에 의해 해소된다. 메모리 셀은 제1 핀 내의 이격된 제1 소스 및 제1 드레인 영역들 - 제1 핀의 제1 채널 영역이 제1 소스 및 제1 드레인 영역들 사이에서 제1 핀의 상단부 표면 및 서로 반대편에 있는 측부 표면들을 따라 연장됨 -, 제1 채널 영역의 제1 부분을 따라 연장되는 폴리실리콘 재료의 플로팅 게이트 - 플로팅 게이트는 제1 핀의 제1 및 제2 측부 표면들 및 상단부 표면을 따라 연장되고 제1 핀의 제1 및 제2 측부 표면들 및 상단부 표면으로부터 절연됨 -, 제1 채널 영역의 제2 부분을 따라 연장되는 금속 재료의 선택 게이트 - 선택 게이트는 제1 핀의 제1 및 제2 측부 표면들 및 상단부 표면을 따라 연장되고 제1 핀의 제1 및 제2 측부 표면들 및 상단부 표면으로부터 절연됨 -, 플로팅 게이트를 따라 연장되고 플로팅 게이트로부터 절연된 폴리실리콘 재료의 제어 게이트, 및 제1 소스 영역을 따라 연장되고 제1 소스 영역으로부터 절연된 폴리실리콘 재료의 소거 게이트를 포함한다. 로직 디바이스는 제2 핀 내의 이격된 제2 소스 및 제2 드레인 영역들 - 제2 핀의 제2 채널 영역이 제2 소스 및 제2 드레인 영역들 사이에서 제2 핀의 상단부 표면 및 서로 반대편에 있는 측부 표면들을 따라 연장됨 -, 및 제2 채널 영역을 따라 연장되는 금속 재료의 제1 로직 게이트 - 제1 로직 게이트는 제2 핀의 제1 및 제2 측부 표면들 및 상단부 표면을 따라 연장되고 제2 핀의 제1 및 제2 측부 표면들 및 상단부 표면으로부터 절연됨 - 를 포함한다.
메모리 디바이스를 형성하는 방법은 반도체 기판의 상부 표면에 복수의 상향 연장 핀들을 형성하는 단계 - 핀들 각각은 서로 반대편에 있고 상단부 표면에서 종결되는 제1 및 제2 측부 표면들을 포함함 -, 복수의 핀들 중 제1 핀 상에 메모리 셀을 형성하는 단계, 및 복수의 핀들 중 제2 핀 상에 로직 디바이스를 형성하는 단계를 포함한다. 메모리 셀은 제1 핀에 이격된 제1 소스 및 제1 드레인 영역들을 형성하는 것 - 제1 핀의 제1 채널 영역이 제1 소스 및 제1 드레인 영역들 사이에서 제1 핀의 상단부 표면 및 서로 반대편에 있는 측부 표면들을 따라 연장됨 -, 제1 채널 영역의 제1 부분을 따라 연장되는 폴리실리콘 재료의 플로팅 게이트를 형성하는 것 - 플로팅 게이트는 제1 핀의 제1 및 제2 측부 표면들 및 상단부 표면을 따라 연장되고 제1 핀의 제1 및 제2 측부 표면들 및 상단부 표면으로부터 절연됨 -, 제1 채널 영역의 제2 부분을 따라 연장되는 금속 재료의 선택 게이트를 형성하는 것 - 선택 게이트는 제1 핀의 제1 및 제2 측부 표면들 및 상단부 표면을 따라 연장되고 제1 핀의 제1 및 제2 측부 표면들 및 상단부 표면으로부터 절연됨 -, 플로팅 게이트를 따라 연장되고 플로팅 게이트로부터 절연된 폴리실리콘 재료의 제어 게이트를 형성하는 것, 및 제1 소스 영역을 따라 연장되고 제1 소스 영역으로부터 절연된 폴리실리콘의 소거 게이트를 형성하는 것에 의해 형성된다. 로직 디바이스는 제2 핀에 이격된 제2 소스 및 제2 드레인 영역들을 형성하는 것 - 제2 핀의 제2 채널 영역이 제2 소스 및 제2 드레인 영역들 사이에서 제2 핀의 상단부 표면 및 서로 반대편에 있는 측부 표면들을 따라 연장됨 -, 및 제2 채널 영역을 따라 연장되는 금속 재료의 제1 로직 게이트를 형성하는 것 - 제1 로직 게이트는 제2 핀의 제1 및 제2 측부 표면들 및 상단부 표면을 따라 연장되고 제2 핀의 제1 및 제2 측부 표면들 및 상단부 표면으로부터 절연됨 - 에 의해 형성된다.
본 발명의 다른 목적들 및 특징들이 명세서, 청구범위 및 첨부 도면의 검토에 의해 명백해질 것이다.
도 1은 종래의 비휘발성 메모리 셀의 측단면도이다.
도 2는 다른 도면들에 대한 다양한 단면도 방향들을 예시하는 메모리 영역의 평면도이다.
도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a 내지 도 11c, 도 12a 내지 도 12d, 도 13a 내지 도 13d, 도 14a 내지 도 14d, 도 15a 내지 도 15d, 도 16a 내지 도 16d, 도 17a 내지 도 17d, 도 18a 내지 도 18d, 도 19a 내지 도 19d, 도 20a 내지 도 20d, 도 22a 내지 도 22d, 도 23a 및 도 23b, 도 24a 및 도 24b, 도 25a, 도 26a, 도 27a, 도 28a, 도 29a, 도 30a, 도 31a 및 도 32a는 본 발명의 메모리 디바이스를 형성함에 있어서의 단계들을 도시하는 메모리 영역의 상이한 단면 위치들 및 방향들의 측단면도들이다.
도 3b, 도 4b, 도 5b, 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11d, 도 12e, 도 13e, 도 14e, 도 15e, 도 16e, 도 17e, 도 18e, 도 19e, 도 20e, 도 21, 도 25b 및 도 25c, 도 26b, 도 27b, 도 28b, 도 29b, 도 30b, 도 31b 및 도 32b는 본 발명의 메모리 디바이스를 형성함에 있어서의 단계들을 도시하는 로지컬 디바이스 영역들의 측단면도들이다.
도 9c는 기판의 수직 및 수평 연장 핀들을 예시하는 메모리 영역의 평면도이다.
도 33a 및 도 34a는 본 발명의 대안적인 실시예에 따른 메모리 디바이스를 형성함에 있어서의 단계들을 도시하는 메모리 영역의 측단면도들이다.
도 33b 및 도 34b는 본 발명의 대안적인 실시예에 따른 메모리 디바이스를 형성함에 있어서의 단계들을 도시하는 로지컬 디바이스 영역들의 측단면도들이다.
본 실시예들은 다음의 4개의 게이트를 각각 갖는 Fin-FET 분리형 게이트 타입 메모리 셀들을 갖는 메모리 디바이스를 가능하게 한다: 플로팅 게이트(28), 제어 게이트(30), 선택 게이트(32) 및 소거 게이트(34). Fin-FET 로직 디바이스들이 메모리 셀들과 동일한 기판 상에 형성된다. 도 2는 기판의 메모리 영역 내의 메모리 셀들의 미러 쌍의 구성을 예시하는 평면도이다. 메모리 셀들의 미러 쌍은 공통 소스 영역(36)(즉, 기판의 제1 전도형과는 상이한 제2 전도형을 갖는 기판의 영역)을 공유하며, 여기서 (제2 전도형의) 드레인 영역들(38)이 메모리 셀들의 인접한 쌍들(도시되지 않음) 사이에서 공유된다. 기판은 반도체 기판(42)의 상부 표면의 교차하는 핀 형상의 부분들(40 및 41)을 포함한다. 메모리 셀들은 핀 형상의 부분들(40) 상에 형성된다. 도 2는 또한 후속하여 설명되는 도면들에 대한 단면도 방향들 a, b, c, d 및 e를 도시한다.
제조 공정은 반도체 기판(42)의 상이한 영역들을 선택적으로 주입함으로써 시작된다. 기판(42)의 다양한 영역들이 도 3a 및 도 3b에 도시되어 있으며(즉, 도 3a 및 도 3b는 동일 기판(42)의 상이한 영역들을 도시함), 여기서 기판은 메모리 셀들 및 로직 디바이스들에 관한 다음의 4개의 영역을 갖는다: 메모리 영역(42a)(여기에 메모리 셀들이 형성됨), HV 영역(42b)(여기에 고전압 로직 디바이스들이 형성됨), 로직 코어 영역(42c)(여기에 코어 로직 디바이스들이 형성됨) 및 로직 IO 영역(42d)(여기에 입력/출력 로직 디바이스들이 형성됨). 영역들(42b, 42c 및 42d)은 본 명세서에서 집합적으로 로직 영역들로 지칭된다. 바람직하게는, 선택적 주입은 HV 영역(42b)을 제외하고 마스킹 재료로 기판을 커버함으로써 시작되며, 이 HV 영역에는 하나 이상의 주입 단계들(예컨대, 이 영역에 형성된 고전압 로직 디바이스들에서의 소스-드레인 누설을 방지할 펀치스루-방지 주입)이 가해진다. 이것은 메모리 영역(42a)에 대해 반복될 수 있다(예컨대, 마스킹 재료로 다른 영역들을 커버하고, 이 영역에 형성된 메모리 셀들에서의 소스-드레인 누설을 방지할 펀치스루-방지 주입을 수행함).
이어서, 도 4a 및 도 4b에 도시된 바와 같이, 기판(42)의 메모리 영역(42a)의 상부 표면은 기판의 로직 영역에 비해 리세스된다(낮아진다). 이것은 바람직하게는 기판(42) 상에 재료(예컨대, 실리콘 질화물)의 층을 형성한 뒤에, 마스킹 단계(즉, 포토레지스트 퇴적, 선택적 포토리소그래피 노출 및 선택적 포토레지스트 제거)를 수행하여, 로직 영역에서 실리콘 질화물 상에 포토레지스트를 남겨두지만, 메모리 영역(42a)에서 실리콘 질화물을 노출된 상태로 두는 것에 의해 행해진다. 실리콘 질화물 에치를 사용하여 메모리 영역(42a)으로부터 실리콘 질화물을 제거하여 기판 표면을 노출된 상태로 둔다. 포토레지스트 제거 후에, 기판(42)의 노출된 부분(메모리 영역(42a)에서)이 산화된 뒤에, 습식 산화물 에치를 수행하여 기판의 산화된 부분을 제거하며, 이는 기판의 상단부 부분을 효과적으로 제거한다(그의 상부 표면을 효과적으로 낮춤/리세스함). 이러한 단계들은 원하는 레벨의 표면 리세스(R)가 달성될 때까지(예컨대, 300-500 nm) 반복될 수 있다. 이어서 질화물 에치를 사용하여 로직 영역들로부터 질화물을 제거한다.
이어서 핀들이 기판 상부 표면에 형성된다. 구체적으로, 교차하는 핀들이 메모리 영역(42a)에 형성되는 반면, 병렬 핀들이 로직 영역들에 형성된다. 이산화규소(산화물) 층(46)이 기판(42)의 모든 4개의 영역(메모리 영역(42a), HV 영역(42b), 로직 코어 영역(42c) 및 로직 IO 영역(42d))에서 상부 표면 상에 형성된다. 산화물 층(46) 상에 실리콘 질화물(질화물) 층(48)이 형성된다. 질화물 층(48) 상에 하드 마스크 재료(예컨대, 비정질 탄소)(50)가 형성된다. 도 5a 및 도 5b에 도시된 바와 같이, 포토레지스트(52)가 하드 마스크 재료(50) 상에 형성되고 하드 마스크 재료(50)의 교차 스트립들의 격자를 노출시키기 위해 마스킹 단계를 사용하여 패터닝된다. 도 6a 및 도 6b에 도시된 바와 같이(포토레지스트 제거 후), 에치를 수행하여 하드 마스크 재료의 노출된 부분들을 제거하여, 하드 마스크 재료(50)의 스트립들을 남긴다.
산화물 층(54)이 구조물 위에 형성된다. 도 7a 및 도 7b에 도시된 바와 같이, 이러한 층은 로직 영역들에서 컨포멀한데, 그 이유는 로직 영역들에서의 하드 마스크 재료의 스트립들 사이의 간격이 메모리 영역(42a)(여기서 그 층은 하드 마스크 재료 스트립들 사이의 공간을 채움)에서의 간격보다 크기 때문이다. 이방성 산화물 에치가 뒤따르며, 이는 충분히 이격된 하드 마스크 스트립들의 수직 측벽들 상에 산화물의 스페이서들을 남긴다. 도 8a 및 도 8b에 도시된 바와 같이, 탄소 습식 스트립 에치를 사용하여 탄소 하드 마스크 재료를 제거한다. 메모리 영역(42a)에서의 도 6a의 하드 마스크 재료(50)의 2개의 이웃하는 패턴들 사이의 간격은 바람직하게는 도 8a에 도시된 바와 같은 병합된 스페이서들을 형성하기 위해 산화물 층(54)의 두께의 2배 이하이다. 포토레지스트가 구조물들 위에 형성되고 패터닝되어 메모리 영역(42a)에서 교번하는 산화물 스페이서들/블록들을 그리고 가능하게는 로직 영역들에서 산화물 스페이서들 중 일부를 커버하는 포토레지스트의 스트립들을 남긴다. 이어서 산화물 에치를 사용하여 포토레지스트에 의해 노출된 채로 남겨진 그 산화물 스페이서들을 제거한다. 포토레지스트 제거 후에, 이어서 한 번 이상의 에치를 수행하여 남아 있는 산화물 스페이서들 아래에 있지 않은 질화물(48), 산화물(46) 및 기판(42)의 상부 부분들의 그 부분들을 제거하며, 이는, 도 9a 및 도 9b에 도시된 바와 같이(산화물 스페이서들의 제거 후), 기판 내로 연장되는 트렌치들(56)의 형성을 야기하여, 인접한 트렌치들(56) 사이에 기판(42)의 얇은 핀 구조물들(58)을 남긴다. 핀들(58)은 메모리 영역(42a)에서 수직(열) 방향 및 수평(행) 방향 둘 모두로 연장된다(즉, 그들은 위에서 언급된 핀들(40 및 41)과 동일하다). 도 9c는 메모리 영역(42a)의 평면도를 도시하며, 여기서 핀들(58)은 격자 패턴으로 행 방향 및 열 방향으로 연장된다(즉, 열 방향으로 연장되는 길이들을 갖는 수직 연장 핀들은 격자 유사 방식으로 행 방향으로 연장되는 길이들을 갖는 수평 연장 핀들과 교차한다). 메모리 영역(42a)에서, 각각의 핀(58)의 최종 폭은 대략 10-50 nm일 수 있다.
도 9b는 HV 영역(42b), 로직 코어 영역(42c) 및 로직 IO 영역(42d) 각각에 하나의 핀(58)만을 도시하고 있고, 도 9a는 메모리 영역(42a)에 2개의 핀(58)만을 도시하고 있지만, 많은 다수의 핀들이 각각의 영역에 형성된다. 도시되어 있지 않지만, 핀들 사이의 간격은 영역에 기초하여 달라질 것이다. 예를 들어, 로직 코어 영역(42c) 내의 인접한 핀들 사이의 거리는 바람직하게는 메모리 영역(42a) 내의 인접한 핀들을 분리하는 거리보다 작다. 절연 재료(60)(예를 들어, 산화물)가 구조물들 위에 형성되고(트렌치들(56)을 산화물(60)로 채우는 것을 포함함), 뒤이어 산화물 평탄화(예컨대, CMP)를 수행하여 질화물(48)의 상단부들 위의 산화물(60)의 임의의 부분을 제거한다. 하드 마스크 층(예컨대, 질화물)(62)이 로직 영역들 위에 형성되지만, 메모리 영역(42a) 위에는 형성되지 않는다. 이어서 산화물 에치를 사용하여 메모리 영역(42a) 내의 산화물(60)을 리세스한다(즉, 그의 상부 부분들을 제거한다). 결과적인 구조물들이 도 10a 및 도 10b에 도시되어 있다.
메모리 영역(42a) 내의 핀들(58)의 상단부 상의 질화물(48) 및 산화물(46)은 (로직 영역들 내의 질화물 층(62)을 보호하기 위해 포토레지스트를 사용하여) 질화물 및 산화물 에치들로 제거된다. 포토레지스트 제거 후에, 이어서 산화물(64)의 층이 (예를 들어, 산화에 의해) 메모리 영역(42a) 내의 각각의 핀(58)의 2개의 측부 표면 및 상단부 표면 상에 형성된다. 이어서, 도 11a 내지 도 11d에 도시된 바와 같이, 폴리실리콘(폴리)의 컨포멀 층(66)이 구조물들 상에(산화물(64) 상에를 포함함) 형성된다. 이어서 폴리 층(66)의 인시투(in-situ) 도핑이 수행된다. 도 12a 내지 도 12e에 도시된 바와 같이, 마스킹 단계 및 폴리 에치를 수행하여 (핀들(58) 사이의) 메모리 영역(42a)에서 트렌치들(56)의 저부 내의 폴리 층(66)의 선택된 부분들을 제거한다. 절연 층(67)(예컨대, 산화물-질화물-산화물 서브층들을 갖는, ONO)이 구조물들 상에 형성된다. 이어서 폴리실리콘의 두꺼운 층(68)이 ONO 층(67)(이것에 인시투 도핑이 가해질 수 있음) 상에 형성된다. 이어서 하드 마스크 층(69)(예컨대, 비정질 탄소 또는 질화물)이 폴리 층(68) 상에 형성된다. 결과적인 구조물들이 도 13a 내지 도 13e에 도시되어 있다.
도 14a 내지 도 14e에 도시된 바와 같이, 마스킹 단계 및 한 번 이상의 에치를 수행하여 메모리 영역(42a) 내의 핀들(58)의 상단부들을 따라 하드 마스크 층(69), 폴리 층(68) 및 ONO 층(67)의 선택된 부분들을 제거하여, 메모리 영역(42a) 내의 각각의 핀(58)의 상단부 표면 상에 (폴리 블록들(68a) 및 절연 블록들(69a)을 포함하는) 게이트 스택 구조물들(스택들(S1 및 S2))의 쌍들을 남긴다.
마스킹 단계를 사용하여 스택들(S1/S2)의 쌍 사이의 메모리 영역(42a)의 부분을 포토레지스트로 커버한 후에, 메모리 영역(42a) 내의 스택들(S1/S2)의 외측들에 인접한 폴리 층(66)의 노출된 부분들을 제거하는 폴리 에치가 이어진다. 별개의 마스킹 및 에치 공정을 사용하여 로직 영역들로부터 하드 마스크 층(69), 폴리 층들(68 및 66), 및 ONO 층(67)을 제거한다. 결과적인 구조물들이 도 15a 내지 도 15e에 도시되어 있다(포토레지스트 제거 후).
고온 산화물(HTO) 퇴적 및 어닐을 수행하여 게이트 스택들(S1 및 S2)의 측부들을 따라 산화물 층(70)을 형성한다. 질화물 퇴적 및 에치를 수행하여 산화물 층(70)을 따라 질화물 층(71)을 형성한다. 산화물 퇴적 및 에치에 의해 질화물 층(71)을 따라 희생 산화물 스페이서(72)가 형성된다. 결과적인 구조물들이 도 16a 내지 도 16e에 도시되어 있다. 도 17a 내지 도 17e에 도시된 바와 같이, 폴리 에치를 사용하여 (메모리 영역(42a) 내의 스택들(S1 및 S2) 사이로부터) 플로팅 게이트 폴리 층(66)의 노출된 부분들을 제거한다. 마스킹 단계를 사용하여 게이트 스택 쌍들(S1 및 S2) 각각 사이에 포토레지스트(74)가 형성된다. 이어서, 도 18a 내지 도 18e에 도시된 바와 같이, 워드 라인 Vt(WLVT) 주입이 수행된 후에, 스택 쌍들(S1 및 S2)의 외측들 상의 산화물 스페이서들(72)을 제거하는(그리고 산화물(60)의 노출된 부분들을 약간 리세스하는) 산화물 에치가 이어진다.
포토레지스트 제거 후에, 마스킹 단계를 사용하여 포토레지스트로 메모리 영역(42a)을 커버하고 질화물 에치를 사용하여 로직 영역들을 커버하는 질화물 층(62)을 제거한다. 포토레지스트 제거 후에, 마스킹 단계를 사용하여 HV 영역(42b)을 제외하고 구조물들을 포토레지스트로 커버하며, 이 HV 영역에는 산화물 및 질화물 에치들이 가해져 핀들(58) 상의 질화물(48) 및 산화물(46)을 제거하고, 핀들(58)의 양측 상의 산화물(60)을 리세스한다. 이어서, 도 19a 내지 도 19e에 도시된 바와 같이, HV 영역(42b)(예컨대, 급속 열산화 RTO + HTO 및 어닐)에서 그리고 메모리 영역(42a)에서 노출된 핀들(58) 상에 산화물 층(80)이 형성된다.
마스킹 단계를 사용하여 메모리 영역(42a) 내의 게이트 스택 쌍들(S1 및 S2) 각각 사이의 영역을 제외하고 구조물들을 포토레지스트로 커버한다. 게이트 스택 쌍들(S1 및 S2) 각각 사이의 기판에서 주입이 수행된다(즉, 소스 라인들(SL), 즉 b 단면들에 도시된 바와 같은 소스 영역들(36) 및 a 및 c 단면들에 도시된 바와 같은 수평/행 방향으로 연장되는 핀들(58) 내의 소스 라인들(SL)을 형성하기 위한 소스 라인 주입). 이어서, 도 20a 내지 도 20e에 도시된 바와 같이(포토레지스트 제거 후), 산화물 에치를 사용하여 그 동일 영역 내의 산화물(80 및 72)을 제거한 뒤에, 폴리 층(66)의 노출된 표면들 및 게이트 스택들(S1 및 S2)의 내측 측벽들 상에 터널 산화물 층(84)을 형성한다(예컨대, 기판 상의 산화물을 두껍게 하기 위한 습식 또는 부분 습식 퇴적 뒤에, 폴리 층(66) 상의 원하는 두께를 달성하기 위한 HTO 퇴적 및 어닐에 의해).
도 21에 도시된 바와 같이(포토레지스트 제거 후), 메모리 영역(42a) 및 HV 영역(42b)은 포토레지스트에 의해 커버되고, 로직 코어 영역(42c) 및 로직 IO 영역(42d)에는 질화물 에치가 가해져 핀들의 상단부들 상의 질화물(48)을 제거하고, 산화물 에치가 가해져 핀들의 상단부들 상의 산화물(46)을 제거하고 산화물(60)을 리세스한다. 포토레지스트 제거 전에, 한 번 이상의 주입이 수행된다(이는 바람직하게는 이러한 영역들에 형성된 로직 디바이스들에서의 소스-드레인 누설을 방지할 펀치스루-방지 주입을 포함한다). 마스킹 단계를 사용하여 메모리 영역(42a) 내의 그리고 로직 영역들 내의 게이트 스택들(S1 및 S2) 각각 사이의 영역을 포토레지스트로 커버한다. 이어서, 도 22a 내지 도 22d에 도시된 바와 같이, 산화물 에치를 사용하여 스택들(S1/S2)의 쌍의 수직 외측 표면들을 따른 노출된 산화물 및 스택들의 쌍의 밖에 있는 핀들(58)의 상단부들 및 측부 표면들 상의 노출된 산화물을 제거한다.
이어서 포토레지스트가 메모리 영역(42a) 및 HV 영역(42b) 상에 형성되고, 뒤이어 산화물(86)이 로직 코어 영역(42c) 및 로직 IO 영역(42d) 내의 노출된 핀들(58)(및 기판(42)의 다른 노출된 부분들) 상에 형성된다. 로직 코어 영역(42c) 및 로직 IO 영역(42d) 내의 핀들(58) 상의 산화물(86)은 바람직하게는 CVD에 의해 형성되고, HV 영역(42b) 내의 핀들(58) 상의 산화물(80)보다 얇다. 포토레지스트 제거 후에, (메모리 영역 구조물들에 대해) 도 23a 및 도 23b에 도시된 바와 같이, 폴리 층(88)이 구조물들 위에 형성된다. (메모리 영역 구조물들에 대해) 도 24a 및 도 24b에 도시된 바와 같이, 화학적 기계적 폴리시(CMP)를 사용하여 구조물들의 상부 부분을 제거하고 구조물들을 평탄화한다. 마스킹 단계 및 폴리 에치를 사용하여 게이트 스택들의 인접한 쌍들 사이의 폴리 층(88)의 일부를 제거하여, 게이트 스택들(S1 및 S2) 각각 사이에 폴리 블록(88a)을, 그리고 게이트 스택들(S1 및 S2)의 각각의 쌍의 외측 부분들 상에 폴리 블록들(88b 및 88c)을 남긴다. 폴리 에치는 또한 로직 영역들에서 폴리 층(88)의 부분들을 제거하여, 핀들(58) 상에 폴리 블록들(88d)을 남긴다. 질화물(90)이 폴리 블록들(88a-88d) 위에 형성된다. 결과적인 구조물들이 도 25a 내지 도 25c에 도시되어 있다(도 25c는 예를 들어 메모리 영역(42a)에서 메모리 셀들이 그 상에 형성된 핀들과 동일한 방향으로 연장되는 핀의 상단부를 따른, 로직 코어 영역(42c)의 직교 도면을 도시한다).
한 번 이상의 주입을 수행하여 메모리 셀들 및 로직 디바이스들에 대해 기판(42)에 소스 및 드레인 영역들을 형성한다. 구체적으로는, 메모리 셀 드레인 영역(38)이 폴리 블록들(88b 및 88c)에 인접하게 메모리 영역(42a)에 형성되고, 로직 소스 및 드레인 영역들(92/94)이 남아 있는 폴리 블록들(88d)에 인접하게 HV 영역(42b), 로직 코어 영역(42c) 및 로직 IO 영역(42d)에 형성된다. 바람직하게는, 주입들 전에, 이러한 영역들은 마스킹 단계 및 산화물 에치를 수행하여 메모리 드레인 및 로직 소스/드레인 영역들이 형성될 곳 위의 기판 표면을 노출시킴으로써 향상된다. 에피택셜 성장 단계를 수행하여 기판 표면 상에 실리콘(Si) 또는 실리콘 탄소(SiC)를 성장시켜, 기판 표면 상에 융기된 실리콘 영역들(96)을 남긴다. 도 26a 및 도 26b에 도시된 바와 같이, 후속 주입들이 이러한 융기된 실리콘 영역들(96)에서 메모리 드레인 영역들(38) 및 로직 소스/드레인 영역들(92/94)을 적어도 부분적으로 형성한다.
질화물(98)의 층이 구조물 위에 형성된다. 질화물(98) 위에 절연 재료(ILD 산화물)(100)의 두꺼운 층이 형성된다. 이어서 화학적 기계적 폴리시를 수행하여 폴리 블록들(88a/88b/88c/88d) 위의 질화물(98)의 상단부 레벨에 이르기까지 산화물(100)을 제거한다(즉, 질화물(98)을 에치 스톱으로서 사용함) 도 27a 및 도 27b에 도시된 바와 같이, 산화물 에치 백을 사용하여 산화물(100)의 상부 표면을 노출된 질화물의 상부 표면 아래로 리세스한다. 포토레지스트(102)가 구조물 위에 형성된 후에, 폴리 블록들(88b/88c/88d) 위의 포토레지스트(102)의 그 부분들을 제거하기 위해 마스킹 단계가 뒤따른다. 이어서, 도 28a 및 도 28b에 도시된 바와 같이, 질화물 에치를 수행하여 폴리 블록들(88b/88c/88d)을 노출시킨다. 이어서, 도 29a 및 도 29b에 도시된 바와 같이, 폴리 에치를 사용하여 노출된 폴리 블록들(88b/88c/88d)을 제거하여, 트렌치들(104)을 뒤에 남긴다. (트렌치들(104)의 저부에 있는) 로직 영역들 내의 폴리 블록(88d)의 제거에 의해 노출된 기판 핀 상의 산화물 층은 선택적으로 (메모리 영역(42a) 내의 대응하는 산화물을 보호하기 위해 포토레지스트를 사용하여) 이때 제거되고/되거나 대체될 수 있다. 얇은 산화물 층(106)(계면 층 - IL)이 트렌치들(104)의 저부들에 형성된다. 하이 K 유전체 재료(즉, HfO2, ZrO2, TiO2, Ta2O5, 또는 다른 적절한 재료들과 같은, 산화물의 것보다 큰 유전 상수 K를 가짐)의 층(108)이 트렌치들(104) 내의 산화물 층(106) 상에 형성된다. 이어서 금속 재료의 블록들(110)이 (예컨대, 금속 퇴적 및 CMP에 의해) 트렌치들(104) 내에 형성된다. 이어서 질화물 층(112)이 구조물 상에 형성된다. 결과적인 구조물들이 도 30a 및 도 30b에 도시되어 있다.
절연물(예컨대, ILD 산화물)(114)의 층이 구조물들 위에 형성되고 평탄화된다(예컨대, CMP에 의해). 드레인 영역들(38), 금속 블록들(110), 및 폴리 블록(88a 및 68a)까지 연장되고 이들을 노출시키는 콘택 홀들이 절연 재료(114) 내에 형성된다. 이어서, 도 31a 및 도 31b에 도시된 바와 같이, 콘택 홀들은 금속으로 채워져 드레인 영역들(38), 금속 블록들(110) 및 폴리 블록들(88a 및 68a)에 전기적으로 접속되는 금속 콘택들(116)을 형성한다.
메모리 영역(42a) 내의 핀(58) 상의 최종 구조물이 도 32a에 도시되어 있다. 메모리 셀들의 쌍들이 각각의 핀(58)을 따라 엔드-투-엔드(end to end)로 형성된다. 각각의 메모리 셀은 소스 및 드레인 영역들(36 및 38) 사이에서 연장되는 기판의 채널 영역(118)을 포함한다(즉, 소스/드레인 영역들(36/38) 사이의 핀(58)의 2개의 측부 표면 및 상단부 표면을 따른 기판의 그러한 부분들). 폴리 블록(66a)은 플로팅 게이트(28)이며, 이는 채널 영역(118)의 제1 부분 위에 배치되고 그로부터 절연된다. 폴리 블록(68a)은 제어 게이트(30)이며, 이는 플로팅 게이트(28) 위로 연장되고 그로부터 절연된다. 제어 게이트들(30) 옆의 금속 블록들(110)은 각각 선택 게이트들(32)이며, 이들 각각은 채널 영역(118)의 제2 부분 위에 배치되고 그로부터 절연된다. 폴리 블록(88a)은 소거 게이트(34)이며, 이는 플로팅 게이트들(28)의 쌍에 인접하고 그로부터 절연되며, 소스 영역(36) 위에 있고 그로부터 절연된다. 소거 게이트(34)는 플로팅 게이트들 중 하나의 코너를 각각 향하는 노치들의 쌍을 포함한다. 핀(58)은 2개의 서로 반대편에 있는 측부 표면 및 상단부 표면을 갖는다. 플로팅 게이트(28)는 그것이 핀(58)의 상단부 표면뿐만 아니라 서로 반대편에 있는 측부 표면들 둘 모두에 인접하고 그들로부터 절연되도록 핀(58)을 둘러싼다. 선택 게이트(32)가 또한 그것이 핀(58)의 서로 반대편에 있는 측부 표면들 둘 모두 및 상단부 표면에 인접하고 그들로부터 절연되도록 핀(58)을 둘러싼다. 따라서, 본 구성의 한 가지 이점은 채널 영역(118)의 표면적이 평면형 채널 영역에 걸친 동등한 크기의 메모리 셀에 비해 크기가 더 크다는 것이다(즉, 플로팅 및 선택 게이트들과 기판 사이의 표면 중첩의 양은 이러한 요소들에 의해 점유되는 기판의 수평 면적보다 크다).
HV 영역(42b), 로직 코어 영역(42c) 및 로직 IO 영역(42d)에서의 핀들(58) 상의 그리고 그 주위의 최종 구조물들은, 게이트들이 핀(58)의 서로 반대편에 있는 측부 표면들 둘 모두 및 상단부 표면에 인접하고 그들로부터 절연되도록 각자의 핀(58)을 각각 둘러싼다는 점에서 유사하다. 따라서, 본 구성의 다른 이점은 로직 디바이스들 각각에 대한 채널 영역의 표면적이 평면형 채널 영역에 걸친 동등한 크기의 로직 디바이스에 비해 크기가 더 크다는 것이다(즉, 로직 게이트와 기판 사이의 표면 중첩의 양은 이러한 요소에 의해 점유되는 기판의 수평 면적보다 크다). 예를 들어, 로직 코어 영역(42c) 내의 최종 구조물이 도 32b에 도시되어 있다. 각각의 로직 디바이스는 소스 및 드레인 영역들(92 및 94) 사이에서 연장되는 기판의 채널 영역(120)을 포함한다(즉, 소스/드레인 영역들(92/94) 사이의 핀(58)의 2개의 측부 표면 및 상단부 표면을 따른 기판의 그러한 부분들). 금속 블록(110)은 채널 영역(120) 위에 배치되고 그로부터 절연된(그리고 그의 전도성을 제어하는) 로직 게이트(122)이다.
메모리 영역(42a) 내의 메모리 셀들에 대한 예시적인 동작 전압들의 2개의 별개의 비제한적인 세트가 아래의 표 1 및 표 2에 제공된다.
[표 1]
Figure pct00001
[표 2]
Figure pct00002
대안적인 실시예에서, 도 4a 및 도 4b와 관련하여 위에서 설명된 바와 같은 기판의 상부 표면의 리세싱은 생략될 수 있으며, 따라서 메모리 및 로직 영역들에 초기에 형성된 핀들(58)은 도 33a 및 도 33b에 도시된 바와 같이 서로 같은 높이에 있다. 이어서, 메모리 영역(42a) 내의 산화물(60)의 리세스 전에, 그 동안, 또는 그 후에, 메모리 영역(42a) 내의 핀들(58)의 상단부들이 실리콘 에치에 의해 제거되어, 도 34a 및 도 34b에 도시된 바와 같이, 로직 영역들 내의 핀들(58)의 높이에 대해 메모리 영역(42a) 내의 핀들(58)의 높이를 양 R만큼 효과적으로 감소시킨다. 메모리 영역(42a) 내의 감소된 높이 핀들(58) 상에 메모리 셀들을 형성하는 것은 유사하게 로직 디바이스 게이트들의 상부 표면들과 같은 높이에 있는 상부 표면들을 갖는 더 높은 메모리 셀 게이트들을 야기할 것이다.
본 발명의 상이한 특징들로부터 많은 이익들이 있다. 선택 게이트들(32) 및 로직 게이트들(122)에 대해 하이 K 유전체 및 금속을 사용하는 것은 셀 및 로직 디바이스 크기를 증가시킴이 없이 전도성 및 성능을 증가시키는 반면(그리고 실제로 메모리 셀의 크기에 있어서의 축소를 도울 것임), 소거 게이트(34) 및 플로팅 게이트(28)에 대해 폴리실리콘을 사용하는 것은 이들 2개의 게이트 사이의 임계 터널링 성능의 제어를 유지한다. 핀들(58)의 상단부 및 양쪽 측부 표면들을 감싸는 컨포멀 게이트들이 메모리 영역(42a)(즉, 플로팅, 소거 및 선택 게이트들) 및 로직 영역들(즉, 로직 게이트들) 둘 모두에 형성되어, 결합 표면적을 손상시킴이 없이 크기에 있어서의 추가의 축소를 허용한다. 또한, 메모리 영역(42a) 내의 핀들을 리세스함으로써, 메모리 셀들의 게이트 스택들이 로직 디바이스들의 로직 게이트들보다 높더라도, 완성된 메모리 셀들 및 로직 디바이스들의 상단부들은 서로 대략 동일하며(즉, 메모리 셀들의 선택 및 소거 게이트들의 상단부들은 로직 영역들 내의 로직 게이트들의 상단부들과 같은 높이에 있음), 이는 제조 가능성을 개선한다. 또한, 메모리 셀들 및 최대 3개의 상이한 타입들의 로직 디바이스들은 모두 동일한 반도체 기판의 핀 형상의 기판 구조물들 상에 형성되며, 여기서 각각의 메모리 셀은 단일 핀 상에 형성되고, 각각의 로직 디바이스는 단일 핀 상에 형성되며, 이는 핀 간 간격의 감소를 가능하게 한다. 소스 라인들(SL) 각각은 수평 연장 핀들(58) 중 하나를 따라 그리고 메모리 셀들의 행을 통해 연장되어, (행 방향으로) 인접한 셀들 사이의 격리 영역들을 가로질러 연장되는 연속적인 소스 라인을 제공한다. 이것은 셀들을 더 작은 크기로 축소하는 것을 가능하게 하는데, 그 이유는 이러한 구성은 메모리 셀들의 각각의 쌍에 대한 소스 라인 콘택들을 형성할 필요성을 회피하기 때문이다. 대신에, 핀을 따라 연장되는 연속적인 소스 라인은 (예컨대, 32개 또는 64개의 열마다) 주기적인 스트랩 콘택들을 통해 스트랩에 전기적으로 접속될 수 있다. 열마다 콘택 대신에 32개 또는 64개의 열마다 콘택을 가짐으로써, 메모리 셀들 및 이에 따라 메모리 셀들의 메모리 어레이의 크기가 상당히 감소될 수 있다. 제어 게이트들(30) 위의 질화물(69a)은 정렬 문제들을 감소시키고, 후속 처리 동안 (제어 게이트들(30) 및 플로팅 게이트들(28)을 포함한) 스택 게이트 구조물들을 보호하는 것을 돕는다. 마지막으로, 소거 게이트(34) 및 스택들(S1/S2) 위의 질화물(90)은 더미 폴리 블록들(88b/88c/88d)이 제거되고 하이 K 유전체 및 금속(HKMG)으로 대체되고 있는 동안 이러한 구조물들을 보호한다.
본 발명은 전술되고 본 명세서에 예시된 실시예(들)로 제한되는 것이 아니라, 그에 의해 지지되는 임의의 청구항들의 범위에 속하는 임의의 그리고 모든 변형들을 포괄한다는 것이 이해되어야 한다. 예를 들어, 본 명세서에서 본 발명에 대한 언급은 임의의 청구항 또는 청구항 용어의 범위를 제한하는 것이 아니라, 대신에 단지 하나 이상의 청구항에 의해 커버될 수 있는 하나 이상의 특징들에 대해 언급하는 것으로 의도된다. 전술된 재료들, 공정들, 및 수치 예들은 단지 예시적인 것일 뿐이며, 임의의 청구항들을 제한하는 것으로 간주되어서는 안 된다. 또한, 모든 방법 단계들이 예시된 정확한 순서로 수행될 필요는 없다. 핀들은 메모리 영역과 로직 영역 사이에서 연속적으로 연장될 수 있다. 예를 들어, 메모리 영역(42a)(그 상에 메모리 셀들이 형성됨) 내의 하나 이상의 핀들이 메모리 영역(42a) 밖으로 그리고 로직 영역들(그 상에 로직 디바이스들이 형성됨) 내로 연속적으로 연장될 수 있으며, 이 경우에 메모리 디바이스들과 로직 디바이스들이 연속적으로 형성된 동일한 핀 상에 형성될 수 있다. 마지막으로, 재료의 단일 층들이 그러한 또는 유사한 재료들의 다수의 층들로서 형성될 수 있고, 그 반대도 마찬가지이다.
본 명세서에 사용된 바와 같이, 용어들 "~ 위에" 및 "~ 상에" 둘 모두는 "직접적으로 ~ 상에"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)와 "간접적으로~ 상에"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)를 포괄적으로 포함한다는 것에 유의하여야 한다. 마찬가지로, 용어 "인접한"은 "직접적으로 인접한"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)과 "간접적으로 인접한"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)을 포함하고, "~에 실장되는"은 "직접적으로 ~에 실장되는"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)과 "간접적으로 ~에 실장되는"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)을 포함하고, "전기적으로 결합되는"은 "직접적으로 ~에 전기적으로 결합되는"(요소들을 함께 전기적으로 접속시키는 어떠한 중간 재료들 또는 요소들도 사이에 없음)과 "간접적으로 ~에 전기적으로 결합되는"(요소들을 함께 전기적으로 접속시키는 중간 재료들 또는 요소들이 사이에 있음)을 포함한다. 예를 들어, "기판 위에" 요소를 형성하는 것은 어떠한 중간 재료들/요소들도 사이에 갖지 않고서 직접적으로 기판 상에 요소를 형성하는 것뿐만 아니라, 하나 이상의 중간 재료들/요소들을 사이에 갖고서 간접적으로 기판 상에 요소를 형성하는 것을 포함할 수 있다.

Claims (22)

  1. 메모리 디바이스로서,
    복수의 상향 연장 핀들을 갖는 상부 표면을 갖는 반도체 기판 - 상기 핀들 각각은 서로 반대편에 있고 상단부 표면에서 종결되는 제1 및 제2 측부 표면들을 포함함 -;
    상기 복수의 핀들 중 제1 핀 상에 형성된 메모리 셀 - 상기 메모리 셀은,
    상기 제1 핀 내의 이격된 제1 소스 및 제1 드레인 영역들 - 상기 제1 핀의 제1 채널 영역이 상기 제1 소스 및 제1 드레인 영역들 사이에서 상기 제1 핀의 상기 상단부 표면 및 상기 서로 반대편에 있는 측부 표면들을 따라 연장됨 -,
    상기 제1 채널 영역의 제1 부분을 따라 연장되는 폴리실리콘 재료의 플로팅 게이트 - 상기 플로팅 게이트는 상기 제1 핀의 상기 제1 및 제2 측부 표면들 및 상기 상단부 표면을 따라 연장되고 상기 제1 핀의 상기 제1 및 제2 측부 표면들 및 상기 상단부 표면으로부터 절연됨 -,
    상기 제1 채널 영역의 제2 부분을 따라 연장되는 금속 재료의 선택 게이트 - 상기 선택 게이트는 상기 제1 핀의 상기 제1 및 제2 측부 표면들 및 상기 상단부 표면을 따라 연장되고 상기 제1 핀의 상기 제1 및 제2 측부 표면들 및 상기 상단부 표면으로부터 절연됨 -,
    상기 플로팅 게이트를 따라 연장되고 상기 플로팅 게이트로부터 절연된 폴리실리콘 재료의 제어 게이트, 및
    상기 제1 소스 영역을 따라 연장되고 상기 제1 소스 영역으로부터 절연된 폴리실리콘 재료의 소거 게이트를 포함함 -;
    상기 복수의 핀들 중 제2 핀 상에 형성된 로직 디바이스 - 상기 로직 디바이스는,
    상기 제2 핀 내의 이격된 제2 소스 및 제2 드레인 영역들 - 상기 제2 핀의 제2 채널 영역이 상기 제2 소스 및 제2 드레인 영역들 사이에서 상기 제2 핀의 상기 상단부 표면 및 상기 서로 반대편에 있는 측부 표면들을 따라 연장됨 -, 및
    상기 제2 채널 영역을 따라 연장되는 금속 재료의 제1 로직 게이트 - 상기 제1 로직 게이트는 상기 제2 핀의 상기 제1 및 제2 측부 표면들 및 상기 상단부 표면을 따라 연장되고 상기 제2 핀의 상기 제1 및 제2 측부 표면들 및 상기 상단부 표면으로부터 절연됨 - 를 포함함 - 를 포함하는, 메모리 디바이스.
  2. 제1항에 있어서, 하이 K 유전체 재료가 상기 선택 게이트와 상기 제1 채널 영역의 상기 제2 부분 사이에 배치되고, 하이 K 유전체 재료가 상기 제1 로직 게이트와 상기 제2 채널 영역 사이에 배치되는, 메모리 디바이스.
  3. 제1항에 있어서, 상기 제1 핀의 상기 상단부 표면은 상기 제2 핀의 상기 상단부 표면에 대해 리세스되는, 메모리 디바이스.
  4. 제1항에 있어서, 상기 제1 핀의 상기 상단부 표면은 상기 기판의 제1 융기된 부분을 포함하고, 상기 제1 드레인 영역은 상기 제1 융기된 부분에 적어도 부분적으로 형성되는, 메모리 디바이스.
  5. 제4항에 있어서, 상기 제2 핀의 상기 상단부 표면은 상기 기판의 제2 및 제3 융기된 부분들을 포함하고, 상기 제2 소스 영역은 상기 제2 융기된 부분에 적어도 부분적으로 형성되고 상기 제2 드레인 영역은 상기 제3 융기된 부분에 적어도 부분적으로 형성되는, 메모리 디바이스.
  6. 제1항에 있어서,
    제1 방향으로 연장되는 길이를 갖는 상기 복수의 핀들 중 제3 핀을 추가로 포함하며, 상기 제1 핀은 상기 제1 방향에 수직인 제2 방향으로 연장되는 길이를 갖고, 상기 제1 소스 영역은 상기 제1 및 제3 핀들의 교차점에서 상기 제1 핀에 형성되는, 메모리 디바이스.
  7. 제6항에 있어서, 상기 소거 게이트는 상기 제1 핀의 상기 제1 및 제2 측부 표면들 및 상기 상단부 표면을 따라 연장되고 상기 제1 핀의 상기 제1 및 제2 측부 표면들 및 상기 상단부 표면으로부터 절연되며, 상기 제3 핀의 상기 제1 및 제2 측부 표면들 및 상기 상단부 표면을 따라 연장되고 상기 제3 핀의 상기 제1 및 제2 측부 표면들 및 상기 상단부 표면으로부터 절연되는, 메모리 디바이스.
  8. 제1항에 있어서, 상기 소거 게이트는 상기 플로팅 게이트의 상부 에지를 따라 연장되고 상기 플로팅 게이트의 상부 에지로부터 절연되며, 상기 소거 게이트는 상기 플로팅 게이트의 상기 상부 에지를 향하는 노치를 포함하는, 메모리 디바이스.
  9. 제1항에 있어서,
    상기 복수의 핀들 중 제3 핀 상에 형성된 제2 로직 디바이스 - 상기 제2 로직 디바이스는,
    상기 제3 핀 내의 이격된 제3 소스 및 제3 드레인 영역들 - 상기 제3 핀의 제3 채널 영역이 상기 제3 소스 및 제3 드레인 영역들 사이에서 상기 제3 핀의 상기 상단부 표면 및 상기 서로 반대편에 있는 측부 표면들을 따라 연장됨 -, 및
    상기 제3 채널 영역을 따라 연장되는 제2 로직 게이트 - 상기 제2 로직 게이트는 상기 제3 핀의 상기 제1 및 제2 측부 표면들 및 상기 상단부 표면을 따라 연장되고 상기 제3 핀의 상기 제1 및 제2 측부 표면들 및 상기 상단부 표면으로부터 절연됨 - 를 포함함 - 를 추가로 포함하는, 메모리 디바이스.
  10. 제9항에 있어서,
    상기 제1 로직 게이트는 제1 절연 재료에 의해 상기 제2 핀으로부터 절연되고,
    상기 제2 로직 게이트는 제2 절연 재료에 의해 상기 제3 핀으로부터 절연되고,
    상기 제2 절연 재료는 상기 제1 절연 재료의 두께보다 더 큰 두께를 갖는, 메모리 디바이스.
  11. 메모리 디바이스를 형성하는 방법으로서,
    반도체 기판의 상부 표면에 복수의 상향 연장 핀들을 형성하는 단계 - 상기 핀들 각각은 서로 반대편에 있고 상단부 표면에서 종결되는 제1 및 제2 측부 표면들을 포함함 -;
    상기 복수의 핀들 중 제1 핀 상에 메모리 셀을 형성하는 단계 - 상기 메모리 셀을 형성하는 단계는,
    상기 제1 핀에 이격된 제1 소스 및 제1 드레인 영역들을 형성하는 것 - 상기 제1 핀의 제1 채널 영역이 상기 제1 소스 및 제1 드레인 영역들 사이에서 상기 제1 핀의 상기 상단부 표면 및 상기 서로 반대편에 있는 측부 표면들을 따라 연장됨 -,
    상기 제1 채널 영역의 제1 부분을 따라 연장되는 폴리실리콘 재료의 플로팅 게이트를 형성하는 것 - 상기 플로팅 게이트는 상기 제1 핀의 상기 제1 및 제2 측부 표면들 및 상기 상단부 표면을 따라 연장되고 상기 제1 핀의 상기 제1 및 제2 측부 표면들 및 상기 상단부 표면으로부터 절연됨 -,
    상기 제1 채널 영역의 제2 부분을 따라 연장되는 금속 재료의 선택 게이트를 형성하는 것 - 상기 선택 게이트는 상기 제1 핀의 상기 제1 및 제2 측부 표면들 및 상기 상단부 표면을 따라 연장되고 상기 제1 핀의 상기 제1 및 제2 측부 표면들 및 상기 상단부 표면으로부터 절연됨 -,
    상기 플로팅 게이트를 따라 연장되고 상기 플로팅 게이트로부터 절연된 폴리실리콘 재료의 제어 게이트를 형성하는 것, 및
    상기 제1 소스 영역을 따라 연장되고 상기 제1 소스 영역으로부터 절연된 폴리실리콘의 소거 게이트를 형성하는 것에 의함 -;
    상기 복수의 핀들 중 제2 핀 상에 로직 디바이스를 형성하는 단계 - 상기 로직 디바이스를 형성하는 단계는,
    상기 제2 핀에 이격된 제2 소스 및 제2 드레인 영역들을 형성하는 것 - 상기 제2 핀의 제2 채널 영역이 상기 제2 소스 및 제2 드레인 영역들 사이에서 상기 제2 핀의 상기 상단부 표면 및 상기 서로 반대편에 있는 측부 표면들을 따라 연장됨 -, 및
    상기 제2 채널 영역을 따라 연장되는 금속 재료의 제1 로직 게이트를 형성하는 것 - 상기 제1 로직 게이트는 상기 제2 핀의 상기 제1 및 제2 측부 표면들 및 상기 상단부 표면을 따라 연장되고 상기 제2 핀의 상기 제1 및 제2 측부 표면들 및 상기 상단부 표면으로부터 절연됨 - 에 의함 - 를 포함하는, 방법.
  12. 제11항에 있어서, 상기 선택 게이트, 상기 소거 게이트 및 상기 제1 로직 게이트의 형성은,
    상기 기판 위에 폴리실리콘 층을 형성하는 것,
    상기 폴리실리콘 층의 제1 블록이 상기 제1 소스 영역을 따라 연장되고 상기 제1 소스 영역으로부터 절연되며, 상기 폴리실리콘 층의 제2 블록이 상기 제1 채널 영역의 상기 제2 부분을 따라 연장되고 상기 제1 채널 영역의 상기 제2 부분으로부터 절연되며, 상기 폴리실리콘 층의 제3 블록이 상기 제2 채널 영역을 따라 연장되고 상기 제2 채널 영역으로부터 절연되도록 상기 폴리실리콘 층의 부분들을 제거하는 것,
    상기 폴리실리콘 층의 상기 제2 블록을 제거하고 금속 재료의 제1 블록으로 대체하는 것, 및
    상기 폴리실리콘 층의 상기 제3 블록을 제거하고 금속 재료의 제2 블록으로 대체하는 것을 포함하고,
    상기 폴리실리콘 층의 상기 제1 블록은 상기 소거 게이트이고, 상기 금속 재료의 제1 블록은 상기 선택 게이트이고, 상기 금속 재료의 제2 블록은 상기 제1 로직 게이트인, 방법.
  13. 제12항에 있어서,
    상기 폴리실리콘 층의 상기 제2 및 제3 블록들의 제거 전에 상기 소거 게이트 및 상기 제어 게이트 위에 절연 층을 형성하는 것을 추가로 포함하는, 방법.
  14. 제11항에 있어서, 상기 선택 게이트의 형성은 상기 선택 게이트와 상기 제1 채널 영역의 상기 제2 부분 사이에 배치된 하이 K 유전체 재료를 형성하는 것을 포함하고, 상기 제1 로직 게이트의 형성은 상기 제1 로직 게이트와 상기 제2 채널 영역 사이에 배치된 하이 K 유전체 재료를 형성하는 것을 포함하는, 방법.
  15. 제11항에 있어서, 상기 제1 핀의 상기 상단부 표면은 상기 제2 핀의 상기 상단부 표면에 대해 리세스되는, 방법.
  16. 제11항에 있어서,
    상기 제1 핀의 상기 상단부 표면에 제1 융기된 부분을 형성하는 단계 - 상기 제1 드레인 영역은 상기 제1 융기된 부분에 적어도 부분적으로 형성됨 - 를 추가로 포함하는, 방법.
  17. 제16항에 있어서,
    상기 제2 핀의 상기 상단부 표면에 제2 융기된 부분을 형성하는 단계 - 상기 제2 소스 영역은 상기 제2 융기된 부분에 적어도 부분적으로 형성됨 -;
    상기 제2 핀의 상기 상단부 표면에 제3 융기된 부분을 형성하는 단계 - 상기 제2 드레인 영역은 상기 제3 융기된 부분에 적어도 부분적으로 형성됨 - 를 추가로 포함하는, 방법.
  18. 제11항에 있어서,
    제1 방향으로 연장되는 길이를 갖는 상기 복수의 핀들 중 제3 핀을 형성하는 단계 - 상기 제1 핀은 상기 제1 방향에 수직인 제2 방향으로 연장되는 길이를 갖고, 상기 제1 소스 영역은 상기 제1 및 제3 핀들의 교차점에서 상기 제1 핀에 형성됨 - 를 추가로 포함하는, 방법.
  19. 제18항에 있어서, 상기 소거 게이트는 상기 제1 핀의 상기 제1 및 제2 측부 표면들 및 상기 상단부 표면을 따라 연장되고 상기 제1 핀의 상기 제1 및 제2 측부 표면들 및 상기 상단부 표면으로부터 절연되며, 상기 제3 핀의 상기 제1 및 제2 측부 표면들 및 상기 상단부 표면을 따라 연장되고 상기 제3 핀의 상기 제1 및 제2 측부 표면들 및 상기 상단부 표면으로부터 절연되는, 방법.
  20. 제11항에 있어서, 상기 소거 게이트는 상기 플로팅 게이트의 상부 에지를 따라 연장되고 상기 플로팅 게이트의 상부 에지로부터 절연되며, 상기 소거 게이트는 상기 플로팅 게이트의 상기 상부 에지를 향하는 노치를 포함하는, 방법.
  21. 제11항에 있어서,
    상기 복수의 핀들 중 제3 핀 상에 제2 로직 디바이스를 형성하는 단계 - 상기 제2 로직 디바이스를 형성하는 단계는,
    상기 제3 핀에 이격된 제3 소스 및 제3 드레인 영역들을 형성하는 것 - 상기 제3 핀의 제3 채널 영역이 상기 제3 소스 및 제3 드레인 영역들 사이에서 상기 제3 핀의 상기 상단부 표면 및 상기 서로 반대편에 있는 측부 표면들을 따라 연장됨 -, 및
    상기 제3 채널 영역을 따라 연장되는 제2 로직 게이트를 형성하는 것 - 상기 제2 로직 게이트는 상기 제3 핀의 상기 제1 및 제2 측부 표면들 및 상기 상단부 표면을 따라 연장되고 상기 제3 핀의 상기 제1 및 제2 측부 표면들 및 상기 상단부 표면으로부터 절연됨 - 에 의함 - 를 추가로 포함하는, 방법.
  22. 제21항에 있어서,
    상기 제1 로직 게이트는 제1 절연 재료에 의해 상기 제2 핀으로부터 절연되고,
    상기 제2 로직 게이트는 제2 절연 재료에 의해 상기 제3 핀으로부터 절연되고,
    상기 제2 절연 재료는 상기 제1 절연 재료의 두께보다 더 큰 두께를 갖는, 방법.
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