CN115881765A - 半导体器件结构及其形成方法 - Google Patents

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林士豪
杨智铨
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

半导体器件结构包括设置在衬底上方的纳米结构。该结构还包括围绕纳米结构的栅极结构。该结构还包括设置在栅极结构的相对侧上方的内部间隔件。该结构还包括设置在纳米结构的相对侧上方的源极/漏极外延结构。内部间隔件与源极/漏极外延结构之间设置有气隙。本发明实施例还提供了形成半导体器件结构的方法。

Description

半导体器件结构及其形成方法
技术领域
本发明的实施例涉及半导体器件结构及其形成方法。
背景技术
将半导体器件用于诸如个人计算机、手机、数码相机和其他电子设备的各个电子应用。通常通过在半导体衬底上方依次沉积绝缘或ILD结构、导电层和半导体材料层，以及使用光刻图案化各个材料层以在其上形成电路组件和元件来制造半导体器件。通常在单个半导体晶圆上制造许多集成电路，并且通过沿划线在集成电路之间进行锯切来切割晶圆上的单独的管芯。通常在多芯片模具中独立地封装单独的管芯，或着以其他类型的封装形式。
最近，为了通过增加栅极-沟道耦合、降低截止状态电流和降低短沟道效应(SCE)以努力改进栅极控制，已经引入了多栅极器件。已经引入的一种这样的多栅极器件是全环栅晶体管(GAA)。GAA器件得名于栅极结构可以围绕沟道区延伸，从而在两侧或四侧上提供对沟道的访问。GAA器件与传统的互补金属氧化物半导体(CMOS)工艺兼容。
然而，在纳米线周围集成GAA部件的制造可能具有挑战性。虽然目前采用的方法在许多方面都令人满意，但仍需要继续改进。
发明内容
本发明的一些实施例提供了一种半导体器件结构，包括：纳米结构，形成在衬底上方；栅极结构，围绕每个纳米结构；内部间隔件，与栅极结构相邻并与纳米结构交错；以及源极/漏极外延结构，与纳米结构的侧壁直接接触，其中，在内部间隔件中的一个和源极/漏极外延结构之间形成气隙。
本发明的另一些实施例提供了一种半导体器件结构，包括：鳍结构，设置在衬底上方；纳米结构，设置在鳍结构上方；栅极结构，包裹在每个纳米结构周围；内部间隔件，与纳米结构交错；预层结构，与纳米结构的侧壁直接接触；以及第一外延层，设置在预层结构上方并且通过预层结构与纳米结构的侧壁间隔开，其中，预层结构中的两个相邻的预层结构之间垂直设置有气隙。
本发明的又一些实施例提供了一种形成半导体器件结构的方法，包括：在衬底上方形成具有交替堆叠的第一半导体层和第二半导体层的鳍结构；在鳍结构中形成源极/漏极开口，以暴露第一半导体层和第二半导体层的侧壁；横向蚀刻第一半导体层以形成内部间隔件开口；在内部间隔件开口中形成内部间隔件；在第二半导体层的侧壁上方形成预层结构；以及在预层结构的侧壁上方形成第一外延层，其中，预层结构的形成包括多个沉积循环和多个蚀刻循环，使得每个预层结构与相邻的一个预层结构通过沿垂直方向的气隙间隔开。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据本发明的一些实施例的半导体器件结构的立体图。
图2A至图2H是根据本发明的一些实施例的形成半导体器件结构的各个阶段的截面图。
图3A至图3B是根据本发明的一些实施例的形成半导体器件结构的各个阶段的截面图。
图4A至图4D是根据本发明的一些实施例的形成半导体器件结构的各个阶段的截面图。
图5A至图5B是根据本发明的一些实施例的形成半导体器件结构的各个阶段的截面图。
图6A至图6B是根据本发明的一些实施例的形成半导体器件结构的各个阶段的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同部件的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实例。此外，本发明可以在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
描述了实施例的一些变体。在各个视图和示例性实施例中，相同的附图标记用于表示相同的元件。应当理解，可以在该方法之前、期间和之后提供额外的操作，并且对于该方法的其他实施例可以替换或消除所描述的一些操作。
可以通过任何合适的方法来图案化以下描述的全环栅(GAA)晶体管结构。例如，可以使用一种或多种光刻工艺图案化结构，包括双重图案化工艺或多重图案化工艺。通常，双重图案化工艺或多重图案化工艺将光刻和自对准工艺组合，从而允许创建例如具有比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并且使用光刻工艺图案化牺牲层。使用自对准工艺，在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件来图案化GAA结构。
在本文中，术语“左右”、“约”、“基本上”通常是指在给定值或范围的20％以内，并且更好的是在10％、5％、或3％、或2％、或1％、或0.5％以内。需要说明的是，这里的数量是一个实质性的数量，也就是说，即使没有具体提及“左右”、“约”、“基本上”等术语，“左右”、“约”、“基本上”的含义仍然是隐含的。
提供了形成半导体器件结构的实施例。形成半导体器件结构的方法可以包括在内部间隔件和源极/漏极外延结构之间形成气隙。通过气隙，源极/漏极外延结构中的掺杂剂可以不会扩散出去。可以改善阈值电压的均匀性。还可以改善短沟道效应并且可以增强迁移率。此外，可以降低电容并且可以改善器件性能和速度。
图1是根据本发明的一些实施例的半导体器件结构10a的立体图。半导体器件结构10a是全环栅(GAA)晶体管结构。图2A至图2H是根据本发明的一些实施例的形成半导体器件结构10a的各个阶段的截面图。图2A至图2H示出了沿图1中的线2-2截取的截面图。
根据一些实施例，提供了如图1和图2A所示的衬底102。衬底102可以是半导体晶圆，诸如硅晶圆。衬底102还可以包括其他元素半导体材料、化合物半导体材料和/或合金半导体材料。元素半导体材料的实例可以包括但不限于晶体硅、多晶硅、非晶硅、锗和/或金刚石。化合物半导体材料的实例可以包括但不限于碳化硅、氮化镓、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟。合金半导体材料的实例可以包括但不限于SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP。衬底102可以包括外延层。例如，衬底102可以是置于块状半导体上的外延层。此外，衬底102也可以是绝缘体上半导体(SOI)。可以通过晶圆接合工艺、硅膜转移工艺、注氧隔离(SIMOX)工艺、其他适用方法或它们的组合来制造SOI衬底。衬底102可以是N型衬底。衬底102可以是P型衬底。
接下来，在衬底102上方交替堆叠第一半导体层104和第二半导体层106。第一半导体层104和第二半导体层106可以包括Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb或InP。第一半导体层104和第二半导体层106可以由具有不同蚀刻速率的不同材料制成。在一些实施例中，第一半导体层104包括SiGe并且第二半导体层106包括Si。
可以通过低压化学气相沉积(LPCVD)工艺、外延生长工艺、其他适用的方法或它们的组合来形成第一半导体层104和第二半导体层106。外延生长工艺可以包括分子束外延(MBE)、金属有机化学气相沉积(MOCVD)或气相外延(VPE)。
需要说明的是，虽然在图1和图2A中示出了三层第一半导体层104和三层第二半导体层106，但是第一半导体层104和第二半导体层106的数量此处不做限定，并且可以根据性能和工艺的需要而有所不同。
接下来，可以在第一半导体层104和第二半导体层106上方形成硬掩模层并且图案化硬掩模层(未示出)。可以使用图案化的硬掩模层作为掩模层来图案化第一半导体层104和第二半导体层106以形成鳍结构108。图案化工艺可以包括光刻工艺和蚀刻工艺。光刻工艺可以包括光刻胶涂层(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、光刻胶显影、冲洗和干燥(例如，硬烘烤)。蚀刻工艺可以包括干蚀刻工艺或湿蚀刻工艺。
根据一些实施例，在形成鳍结构108之后，在鳍结构108之间的沟槽中形成衬垫层110，如图1所示。可以在衬底102、鳍结构108和覆盖鳍结构的硬掩模层的上方共形地形成衬垫层110。可以将衬垫层110用于保护鳍结构108在后续工艺(例如退火工艺或蚀刻工艺)中免受损坏。衬垫层110可以由氮化硅制成。可以通过使用热氧化、CVD工艺、原子层沉积(ALD)工艺、LPCVD工艺、等离子体增强CVD(PECVD)工艺、HDPCVD工艺、可流动CVD(FCVD)工艺、另一适用的工艺或它们的组合来形成衬垫层110。
接下来，然后可以在鳍结构108之间的沟槽中的衬垫层110上方填充隔离结构材料112。隔离结构112可以由氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃、或另一种低k介电材料制成。可以通过诸如化学气相沉积(CVD)工艺、旋涂玻璃工艺或其他适用工艺的沉积工艺来沉积隔离结构112。
接下来，可以对隔离结构112和衬垫层110执行蚀刻工艺。可以将蚀刻工艺用于去除衬垫层110的顶部和隔离结构112的顶部。结果，可以暴露第一半导体层104和第二半导体层106，并且剩余的隔离结构112和衬垫层110可以围绕鳍结构108的基部。剩余的隔离结构112可以是围绕鳍结构108的基部的浅沟槽隔离(STI)结构。可以将隔离结构112配置为防止电干扰或串扰。因此，可以在鳍结构108之间形成沟槽。
接下来，根据一些实施例，如图1和图2A所示，在鳍结构108上方形成伪栅极结构114并且伪栅极结构114跨越鳍结构108。伪栅极结构114可以包括伪栅极介电层116和伪栅电极层118。可以通过以下步骤来替换伪栅极介电层116和伪栅电极层118，以形成具有高k介电层和金属栅电极层的真栅极结构。
伪栅极介电层116可以包括氧化硅。可以通过氧化工艺(例如干氧化工艺或湿氧化工艺)、化学气相沉积工艺、其他适用工艺或它们的组合来形成氧化硅。可选地，伪栅极介电层116可以包括诸如氧化铪(HfO2)的高k介电层(例如，介电常数大于3.9)。可选地，高k介电层可以包括其他高k电介质，诸如LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3、BaTiO3、BaZrO、HfZrO、HfLaO、HfTaO、HfSiO、HfSiON、HfTiO、LaSiO、AlSiO、(Ba,Sr)TiO3、Al2O3、其他适用的高k介电材料或它们的组合。可以通过化学气相沉积工艺(例如，等离子体增强化学气相沉积(PECVD)工艺，或金属有机化学气相沉积(MOCVD)工艺)、原子层沉积(ALD)工艺(例如，等离子体增强原子层沉积(PEALD)工艺)、物理气相沉积(PVD)工艺(例如，真空蒸发工艺或溅射工艺)、其他适用的工艺或它们的组合来形成高k介电层。
伪栅电极层118可以包括多晶态硅(多晶-Si)、多晶态硅锗(多晶-SiGe)、其他适用材料或它们的组合。可以通过化学气相沉积工艺(例如，低压化学气相沉积工艺或等离子体增强化学气相沉积工艺)、物理气相沉积工艺(例如，真空蒸发工艺或溅射工艺)、其他适用工艺或其组合来形成伪栅电极层118。
之后，可以通过使用图案化的光刻胶层作为掩模(未示出)对伪栅极介电层116和伪栅电极层118执行蚀刻工艺以形成伪栅极结构114。蚀刻工艺可以是干蚀刻工艺或湿蚀刻工艺。可以通过干蚀刻工艺来蚀刻伪栅极介电层116和伪栅电极层118。干蚀刻工艺可以包括使用氟基蚀刻剂气体，诸如SF6、CxFy(其中x和y可以是正整数)、NF3或其组合。在蚀刻工艺之后，第一半导体层104和第二半导体层106可以暴露在伪栅极结构114的相对侧上。
接下来，在衬底102和伪栅极结构114上方沉积共形的介电层，然后执行蚀刻工艺。根据一些实施例，如图1和图2A所示，在伪栅极结构114的相对侧壁上形成一对间隔件层120，并且在相邻的伪栅极结构114之间形成源极/漏极开口122。间隔件层120可以由氧化硅、氮化硅、氮氧化硅和/或介电材料制成。可以通过化学气相沉积(CVD)工艺、旋涂玻璃工艺或其他适用工艺来形成间隔件层120。
根据一些实施例，如图1和图2A所示，可以在蚀刻工艺中去除暴露在伪栅极结构114的相对侧上的鳍结构108的第一半导体层104和第二半导体层106，以形成源极/漏极开口122。蚀刻工艺可以是干蚀刻工艺或湿蚀刻工艺。在一些实施例中，通过干蚀刻工艺来蚀刻鳍结构108。干蚀刻工艺可以包括使用氟基蚀刻剂气体，诸如SF6、CxFy(其中x和y可以是正整数)、NF3或其组合。
接下来，根据一些实施例，如图1所示，从源极/漏极开口122横向地蚀刻第一半导体层104以形成凹槽124。可以去除第一半导体层104的外部，并且可以保留位于伪栅极结构114或间隔件层120下方的第一半导体层104的内部。第一半导体层104的横向蚀刻可以是干蚀刻工艺、湿蚀刻工艺或其组合。在横向蚀刻之后，蚀刻的第一半导体层104的侧壁可以不与第二半导体层106的侧壁对准。取决于蚀刻工艺，蚀刻的第一半导体层104可以具有垂直的侧壁或弯曲的侧壁。
根据一些实施例，接下来，在凹槽124中形成内部间隔件126，如图2A和图2B所示。根据一些实施例，如图2A所示，可以在衬底102上方和凹槽124中共形地沉积内部间隔件层材料。之后，根据一些实施例，如图2B所示，可以执行回蚀刻工艺以去除多余的内部间隔件层材料，在凹槽124中留下内部间隔件126。内部间隔件126可以在随后形成的源极/漏极外延结构和栅极结构之间提供阻挡。内部间隔件126可以由氧化硅、氮化硅、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)或它们的组合制成。可以通过沉积工艺形成内部间隔件126。沉积工艺可以包括CVD工艺(诸如LPCVD、PECVD、SACVD或FCVD)、ALD工艺、另一种适用的方法或它们的组合。
根据一些实施例，如图2B所示，在回蚀刻工艺中横向地修整内部间隔件126的侧壁。因此，内部间隔件126在第二半导体层106下方具有凹入的侧壁。可以通过回蚀刻工艺来修整内部间隔件126。回蚀刻工艺可以包括干蚀刻工艺或湿蚀刻工艺。在一些实施例中，回蚀刻工艺是干蚀刻工艺。干蚀刻工艺可以包括使用氟基蚀刻剂气体，诸如SF6、CxFy(其中x和y可以是正整数)、NF3或其组合。如图2B所示，内部间隔件126与第二半导体层206交错。
接下来，根据一些实施例，如图2C所示，在源极/漏极开口122的底部处形成未掺杂层结构130。在一些实施例中，在鳍结构108旁边的衬底102上方形成未掺杂层结构130。未掺杂层结构130可以由诸如硅或SiGe的半导体材料制成。在一些实施例中，未掺杂层结构130由硅制成。可以通过外延沉积未掺杂层材料以及回蚀刻沉积的未掺杂层材料来形成未掺杂层结构130。可以使用外延生长步骤来沉积未掺杂层材料，诸如金属有机化学气相沉积(MOCVD)、金属有机气相外延(MOVPE)、等离子体增强化学气相沉积(PECVD)、远程等离子体增强化学气相沉积(RP-CVD)、分子束外延(MBE)、氢化物气相外延(HVPE)、液相外延(LPE)、氯化物气相外延(Cl-VPE)或任何其他合适的方法。在一些实施例中，未掺杂层结构130由硅烷气体形成。在一些实施例中，未掺杂层结构130不包括掺杂剂。
接下来，根据一些实施例，如图2D所示，在第二半导体层106的侧壁上方形成预层结构(pre-layer structure)132。可以通过包括多个沉积循环和多个蚀刻循环的循环沉积和蚀刻工艺来形成预层结构132。循环沉积和蚀刻工艺可以限制预层结构132的材料和预层结构132的形状。在一些实施例中，预层结构132具有菱形形状。在一些实施例中，形成在相邻的第二半导体层106的侧壁上方的预层结构132彼此分离。在一些实施例中，沉积工艺包括使用SiH4基材料，并且蚀刻工艺包括使用HCl和HF。在一些实施例中，蚀刻工艺包括使用HBr、Cl2和NF3气体。可以在大气压下执行循环沉积和蚀刻工艺。
在一些实施例中，沉积循环或蚀刻循环中的循环次数在约5个循环至约10个循环的范围内。在一些实施例中，在每个循环中，沉积持续时间在约40秒至约50秒的范围内，并且蚀刻持续时间在约40秒至约50秒的范围内。沉积和蚀刻温度在约700℃至约800℃的范围内。沉积和蚀刻功率可以在约250W至约300W的范围内。预层结构132的厚度取决于形成预层结构132的沉积和蚀刻工艺的循环次数、持续时间、温度和功率。如果沉积循环的次数更多，或者每个沉积循环的持续时间、温度和功率更大，或者蚀刻的持续时间、温度和功率更小，则预层结构132可以更厚，并且随后形成的第一外延层结构可以更早地合并。因此，随后形成的气隙可能会太小，并且阈值电压的均匀性可能会变差。如果沉积循环的次数较少，或者沉积的持续时间、温度和功率较小，或者每次沉积蚀刻的持续时间、温度和功率较大，则预层结构132可以更薄，并且随后形成的第一外延层结构可以稍后合并。如果预层结构132过薄，则随后形成的气隙可能无法形成，并且随后形成的第二外延层结构可能与内部间隔件126接触。通过循环沉积和蚀刻工艺形成预层结构132，可以形成更厚的预层结构132，并且可以在更厚的预层结构132之间形成气隙。
预层结构132可以是N型或P型预层结构132并且可以分别用N型或P型掺杂剂原位掺杂。P型预层结构132可以包括SiGe。P型掺杂剂可以是硼、铟或镓。P型掺杂前体可以是乙硼烷(B2H6)、三氟化硼(BF3)、其他p型掺杂前体或它们的组合。在一些实施例中，P型预层结构132的掺杂剂浓度在约2E20原子/cm3至约7E20原子/cm3的范围内。如果掺杂剂浓度过高，掺杂剂可能向外扩散，导致阈值电压变化，增加短沟道效应，以及降低载流子迁移率。如果掺杂剂浓度过低，所得器件的寄生电阻可能会增加。
N型预层结构132可以包括Si、SiP或SiC。N型掺杂剂可以是磷或砷。N型掺杂前体诸如但不限于磷化氢(PH3)、胂(AsH3)、其他n型掺杂前体或它们的组合。在一些实施例中，N型预层结构132的掺杂剂浓度在约5E20原子/cm3至约1E21原子/cm3的范围内。如果掺杂剂浓度大于1E21原子/cm3，掺杂剂可能会扩散出去，导致阈值电压变化，增加短沟道效应，以及降低迁移率。如果掺杂剂浓度过低，所得器件的寄生电阻可能会增加。
随后，根据一些实施例，如图2E所示，在预层结构132的侧壁上方形成第一外延层结构134。在一些实施例中，第一外延层结构134还形成在源极/漏极开口122的底部处的未掺杂层结构130上方。第一外延层结构134可以包括应变材料。可以通过外延(epi)工艺在预层结构132的侧壁上方生长应变材料，以形成第一外延层结构134。P型第一外延层结构134可以包括SiGe，并且N型第一外延层结构134可以包括SiP。此外，应变材料的晶格常数可以衬底102和第二半导体层106的晶格常数不同。可以通过外延生长步骤形成第一外延层结构134，诸如金属有机化学气相沉积(MOCVD)、金属有机气相外延(MOVPE)、等离子体增强化学气相沉积(PECVD)、远程等离子体增强化学气相沉积(RP-CVD)、分子束外延(MBE)、氢化物气相外延(HVPE)、液相外延(LPE)、氯化物气相外延(Cl-VPE)或任何其他合适的方法。在一些实施例中，通过循环沉积和蚀刻工艺来形成预层结构132，而通过外延工艺形成第一外延层结构134，无需任何蚀刻步骤。
在一些实施例中，由于(110)方向的外延生长速率大于(100)方向的外延生长速率，所以形成第一外延层结构134的横向外延速率大于形成第一外延层结构134的垂直外延速率。因此，第一外延层结构134可以具有菱形形状。由于预层结构132较厚，所以可以在相邻的第一外延层结构134的菱形形状之间形成气隙。
在一些实施例中，P型第一外延层结构134的掺杂剂浓度在约7E20原子/cm3至约1E21原子/cm3的范围内。在一些实施例中，N型第一外延层结构134的掺杂剂浓度在约1E21原子/cm3至约3E21原子/cm3的范围内。如果掺杂剂浓度过高，掺杂剂可能会扩散出去，导致阈值电压变化，增加短沟道效应，以及降低载流子迁移率。如果掺杂剂浓度过低，所得器件的寄生电阻可能会增加。在一些实施例中，第一外延层结构134的掺杂剂浓度大于预层结构132的掺杂剂浓度，并且预层结构132的掺杂剂浓度大于未掺杂层结构130的掺杂剂浓度。这样，可以防止掺杂剂向外扩散并且可以降低电阻。
接下来，根据一些实施例，如图2F所示，合并相邻的第一外延层结构134并且在内部间隔件126和第一外延层结构134之间形成气隙136。在一些实施例中，气隙136形成在相邻的预层结构132之间。在一些实施例中，在垂直方向上合并第一外延层结构134。在一些实施例中，相邻的第一外延层结构134彼此接触。在一些实施例中，内部间隔件126、预层结构132和第一外延层结构134暴露在气隙136中。
在一些实施例中，第一外延层结构134还形成在源极/漏极开口122中的未掺杂层结构130上方。在一些实施例中，未掺杂层结构130上方的第一外延层结构134与预层结构132的侧壁上方的最底部的第一外延层结构134接触，并且气隙136形成在未掺杂层结构130上方的第一外延层结构134和预层结构132的侧壁上方的最底部的第一外延层结构134之间。
接下来，根据一些实施例，如图2G所示，在第一外延层结构134的顶表面和侧壁上方形成第二外延层结构138。在一些实施例中，在未掺杂层结构130上方形成第二外延层结构138，并且第二外延层结构138填充纳米结构106之间的源极/漏极开口122。形成第二外延层结构138的工艺可以与用于形成第一外延层结构134的工艺相同或类似。为简洁起见，在此不再重复这些工艺的描述。在一些实施例中，第二外延层结构138与内部间隔件126分离。
P型第二外延层结构138可以包括SiGe，并且N型第二外延层结构138可以包括SiP。在一些实施例中，P型第二外延层结构138的掺杂剂浓度在约1E21原子/cm3至约5E21原子/cm3的范围内。在一些实施例中，N型第二外延层结构138的掺杂剂浓度在约3E21原子/cm3至约8E21原子/cm3的范围内。如果掺杂剂浓度大于5E21原子/cm3，则掺杂剂可能会扩散出去，导致阈值电压变化，增加短沟道效应，以及降低载流子迁移率。如果掺杂剂浓度小于1E21原子/cm3，则可能难以在第二外延层结构138上方形成接触件结构。在一些实施例中，第二外延层结构138的掺杂剂浓度大于第一外延层结构134的掺杂剂浓度。第二外延层结构138的掺杂剂浓度越高，随后形成的接触件结构可能更容易地在第二外延层结构138上方形成。这样，可以防止掺杂剂向外扩散并且可以降低电阻。在第二外延层结构138上方形成接触件结构可能更容易。
可以将未掺杂层结构130、预层结构132、第一外延层结构134以及第二外延层结构138称为源极/漏极外延结构139。在一些实施例中，气隙136形成在内部间隔件126与源极/漏极外延结构139之间。气隙136可以有助于减少掺杂剂从源极/漏极外延结构139向外扩散。随着额外的掺杂剂扩散到内部间隔件126中，可以改变阈值电压。由于额外的掺杂剂的量不均匀，器件的阈值电压可能会发生变化。此外，气隙136可以有助于降低寄生电容。因此，可以改善器件性能。
应当注意，尽管在图2A至图2H中仅示出了纳米结构106的一侧上方的源极/漏极外延结构139，但是在纳米结构106的相对侧上方形成了源极/漏极外延结构139。为简洁起见，在图2A至图2H中省略了纳米结构106的另一侧上方的源极/漏极外延结构139。
接下来，根据一些实施例，如图2H所示，在源极/漏极外延结构139上方形成蚀刻停止层145。蚀刻停止层145可以包括氮化硅、氧化硅、氮氧化硅(SiON)、其他适用的材料或它们的组合。可以通过化学气相沉积工艺(例如，等离子体增强化学气相沉积(PECVD)工艺或金属有机化学气相沉积(MOCVD)工艺)、原子层沉积(ALD)工艺(例如、等离子体增强原子层沉积(PEALD)工艺)、物理气相沉积(PVD)工艺(例如，真空蒸发工艺或溅射工艺)、其他适用的工艺或它们的组合形成蚀刻停止层145。
根据一些实施例，如图2H所示，在形成蚀刻停止层145之后，在蚀刻停止层145上方形成层间电介质(ILD)结构147。ILD结构147可以包括由多种介电材料制成的多层，诸如氧化硅(SiOx，其中，x可以是正整数)、碳氧化硅(SiCOy，其中，y可以是正整数)、碳氮氧化硅(SiNCOz，其中，z可以是正整数)、氮化硅、氮氧化硅、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、低k介电材料或其他适用的介电材料。低k介电材料的实例包括但不限于氟化石英玻璃(FSG)、碳掺杂的氧化硅、无定形氟化碳、聚对二甲苯、双苯并环丁烯(BCB)或聚酰亚胺。可以通过化学气相沉积(CVD)、旋涂或其他适用工艺形成ILD结构147。
之后，对ILD结构147执行平坦化工艺，直到暴露出伪栅极结构114的顶表面(未示出)。在平坦化工艺之后，伪栅极结构114的顶表面可以与间隔件层120和ILD结构147的顶表面基本齐平。平坦化工艺可以包括研磨工艺、化学机械抛光(CMP)工艺、蚀刻工艺、其他适用的工艺或它们的组合。
接下来，去除包括伪栅极介电层116和伪栅电极层118的伪栅极结构114(未示出)。因此，在鳍结构108上方的间隔件层120之间形成沟槽，并且第二半导体层106从沟槽暴露出来。可以通过干蚀刻工艺或湿蚀刻工艺去除伪栅极结构114。
在形成沟槽之后，去除第一半导体层104以形成间隙(未示出)。去除工艺可以包括选择性蚀刻工艺。选择性蚀刻工艺可以去除第一半导体层104而基本上不蚀刻第二半导体层106。根据一些实施例，第一半导体层104的选择性去除释放第二半导体层106作为纳米结构106，以用作半导体器件结构10a的沟道区。
去除第一半导体层104的选择性蚀刻工艺可以包括湿蚀刻工艺、干蚀刻工艺或它们的组合。选择性蚀刻工艺可以是无等离子体干化学蚀刻工艺。干化学蚀刻工艺的蚀刻剂可以包括诸如HF、NF3、NH3、H2或它们的组合的自由基。
根据一些实施例，如图2H所示，在形成间隙之后，围绕纳米结构106形成栅极结构140。围绕纳米结构106的栅极结构140可以增强栅极控制能力。栅极结构140可以是多层结构。每个栅极结构140可以包括界面层141、高k介电层142、功函数层144和栅电极层(未示出)。纳米结构106可以由界面层141围绕并且与界面层141直接接触，并且界面层141可以由高k介电层142围绕。此外，高k介电层142可以由功函数层144围绕，并且功函数层144可以由栅电极层围绕。
界面层141可以由氧化硅制成，并且可以通过热氧化形成界面层141。高k介电层142可以包括介电材料，诸如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-钒土(HfO2-Al2O3)合金、其他适用的高k介电材料，或它们的组合。可以通过使用CVD、ALD、其他适用的方法或它们的组合形成高k介电层142。
功函数层144可以由金属材料制成，并且金属材料可以包括N-功函数金属或P-功函数金属。N-功函数金属可以包括钨(W)、铜(Cu)、钛(Ti)、银(Ag)、铝(Al)、钛铝合金(TiAl)、氮化钛铝(TiAlN)、碳化钽(TaC)、碳氮化钽(TaCN)、氮化硅钽(TaSiN)、锰(Mn)、锆(Zr)或它们的组合。P-功函数金属可以包括氮化钛(TiN)、氮化钨(WN)、氮化钽(TaN)、钌(Ru)或它们的组合。可以通过使用CVD、ALD、其他适用的方法或它们的组合来形成功函数层144。
栅电极层可以由一层或多层导电材料制成，例如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、另一适用的材料或它们的组合。可以通过使用CVD、ALD、电镀、其他适用的方法或它们的组合来形成栅电极层。
接下来，根据一些实施例，可以在源极/漏极外延结构139上方形成金属半导体化合物层149，如图2H所示。金属半导体化合物层149可以降低源极/漏极外延结构139和随后形成在源极/漏极外延结构139上方的接触件结构之间的接触电阻。金属半导体化合物层149可以由硅化钛(TiSi2)、硅化镍(NiSi)、硅化钴(CoSi)或其他合适的低电阻材料制成。通过首先在源极/漏极外延结构139上方形成金属层，可以在源极/漏极外延结构139上方形成金属半导体化合物层149。金属层可以在退火工艺中与源极/漏极外延结构139反应并且可以产生金属半导体化合物层149。之后，可以在蚀刻工艺中去除未反应的金属层，并且可以留下金属半导体化合物层149。
接下来，根据一些实施例，可以在源极/漏极开口122的底表面和侧壁上方共形地形成阻挡层151，如图2H所示。之后，可以回蚀刻阻挡层151。阻挡层151保留在源极/漏极开口122的底表面上方。可以在将导电材料填充到源极/漏极开口122之前形成阻挡层151，以防止导电材料扩散出去。阻挡层151也可以用作粘合或胶合层。阻挡层151的材料可以是TiN、Ti、其他适用的材料或它们的组合。可以通过物理气相沉积工艺(PVD)(例如，蒸发或溅射)、原子层沉积工艺(ALD)、电镀工艺、其他适用的工艺或它们的组合沉积阻挡层151材料来形成阻挡层151。
随后，根据一些实施例，如图2H所示，在源极/漏极外延结构139上方的源极/漏极开口122中形成接触件结构146。接触件结构146可以由金属材料(例如，Co、Ni、W、Ti、Ta、Cu、Al、Ru、Mo、TiN、TaN和/或它们的组合)、金属合金、多晶硅、其他适用的导电材料，或它们的组合制成。可以通过化学气相沉积工艺(CVD)、物理气相沉积工艺(PVD)(例如，蒸发或溅射)、原子层沉积工艺(ALD)、电镀工艺、其他合适的工艺或它们的组合以沉积接触件结构146的导电材料，然后可选地执行诸如化学机械抛光(CMP)工艺或回蚀刻工艺的平坦化工艺以去除多余的导电材料来形成接触件结构146。在平坦化工艺之后，接触件结构146的顶表面可以与栅极结构140和间隔件层120的顶表面齐平。
通过在源极/漏极外延结构139和内部间隔件126之间形成气隙136，可以减少掺杂剂从源极/漏极外延结构139到内部间隔件126的向外扩散。气隙136可以阻挡掺杂剂。阈值电压可能会受到来自源极/漏极外延结构139的掺杂剂向外扩散的影响。因此，可以改善短沟道效应并且可以增强迁移率。此外，由于气隙136的低k值，可以降低电容。可以改善器件诸如速度和功耗的性能。
可以对本发明的实施例进行许多变化和/或修改。可以不合并第一外延层结构134，而气隙136保留。图3A至图3B是根据本发明的一些实施例的形成半导体器件结构10b的各个阶段的截面图。
在一些实施例中，没有合并第一外延层结构134并且第一外延层结构134彼此分离。在形成第二外延层结构138之后，气隙136可以被密封，并且可以在内部间隔件126和第二外延层结构138之间形成气隙136。因此，气隙136可以有助于减少从源极/漏极外延结构139向外扩散的掺杂剂的量。在一些实施例中，内部间隔件126、预层结构132、第一外延层结构134和第二外延层结构138暴露在气隙136中。
接下来，根据一些实施例，如图3B所示，围绕纳米结构106形成包括界面层141、高k介电层142和功函数层144的栅极结构140。接触件结构146可以形成在源极/漏极外延结构139上方。形成栅极结构140和接触件结构146的工艺和材料可以与前述实施例中用于形成栅极结构140和接触件结构146的工艺和材料相同或类似。为简洁起见，在此不再重复这些工艺的描述。
通过在源极/漏极外延结构139和内部间隔件126之间形成气隙136，可以减少掺杂剂从源极/漏极外延结构139向外扩散。可以改善短沟道效应并且可以增强迁移率。此外，由于气隙136的低k值，可以降低电容。可以改善器件诸如速度和功耗的性能。第一外延层结构134可以彼此分离并且气隙136可以由第二外延层结构138密封。气隙136可以大于如图2H所示的实施例中的气隙136。
可以对本发明的实施例进行许多变化和/或修改。预层结构132可以具有圆形的侧壁，而第一外延层结构134仍然具有菱形形状。图4A至图4D是根据本发明的一些实施例的形成半导体器件结构10c的各个阶段的截面图。
在一些实施例中，在每个循环中，蚀刻持续时间在约20秒至约30秒的范围内。沉积和蚀刻温度在约600℃至约700℃的范围内。在一些实施例中，因为形成预层结构132的蚀刻持续时间较短且蚀刻温度较低，预层结构132可以具有圆形的侧壁。例如，循环沉积和蚀刻工艺的横向蚀刻小于前述实施例中的横向蚀刻。因此，预层结构132的侧壁处可以不存在尖角，并且预层结构132可以具有U形的侧壁。采用具有圆形的侧壁的预层结构132，随后形成的第一外延层结构134可以更早地合并，并且可以更容易形成气隙136。可以存在更少缺陷并且可以改善良率。
之后，根据一些实施例，如图4B所示，在具有圆形的侧壁的预层结构132的侧壁上方形成第一外延层结构134。生长的第一外延层结构134的外延生长速率在垂直方向和水平方向上可以不同，并且第一外延层结构134可以具有菱形的形状。在一些实施例中，相邻的第一外延层结构134可以合并，并且在内部间隔件126和第一外延层结构134之间形成气隙136。
接下来，根据一些实施例，如图4C所示，在第一外延层结构134的顶表面和侧壁上方形成第二外延层结构138。形成第二外延层结构138的工艺和材料可以与前述实施例中用于形成第二外延层结构138的工艺和材料相同或类似。为简洁起见，在此不再重复这些工艺的描述。
接下来，根据一些实施例，如图4D所示，围绕纳米结构106形成包括界面层141、高k介电层142和功函数层144的栅极结构140。可以在源极/漏极外延结构139上方形成接触件结构146。形成栅极结构140和接触件结构146的工艺和材料可以与前述实施例中用于形成栅极结构140和接触件结构146的工艺和材料相同或类似。为简洁起见，在此不再重复这些工艺的描述。
通过在源极/漏极外延结构139和内部间隔件126之间形成气隙136，可以减少掺杂剂从源极/漏极外延结构139向外扩散。可以改善短沟道效应并且可以增强迁移率。此外，由于气隙136的低k值，可以降低电容。可以改善器件诸如速度和功耗的性能。预层结构132可以具有圆形的侧壁，而第一外延层结构134具有菱形的形状。气隙136可以小于图2H所示的实施例中的气隙136。使用具有圆形的侧壁的预层结构132可以更容易形成气隙136。可以存在更少缺陷并且可以改善良率。
可以对本发明的实施例进行许多变化和/或修改。内部间隔件126可以具有凸起的侧壁。图5A至图5B是根据本发明的一些实施例的形成半导体器件结构10d的各个阶段的截面图。
在一些实施例中，由于内部间隔件126被部分地修整，所以内部间隔件126可以具有凸起的侧壁。气隙136形成在内部间隔件126和源极/漏极外延结构139之间。气隙136可以有助于减少从源极/漏极外延结构139向外扩散的掺杂剂的量。
接下来，根据一些实施例，如图5B所示，围绕纳米结构106形成包括界面层141、高k介电层142和功函数层144的栅极结构140。可以在源极/漏极外延结构139上方形成接触件结构146。形成栅极结构140和接触件结构146的工艺和材料可以与前述实施例中用于形成栅极结构140和接触件结构146的工艺和材料相同或类似。为简洁起见，在此不再重复这些工艺的描述。
通过在源极/漏极外延结构139和内部间隔件126之间形成气隙136，可以减少掺杂剂从源极/漏极外延结构139向外扩散。可以改善短沟道效应并且可以增强迁移率。此外，由于气隙136的低k值，可以降低电容。可以改善器件诸如速度和功耗的性能。可以通过内部间隔件126的修整工艺来改变气隙136的尺寸，从而使得电容可以满足设计需求。
可以对本发明的实施例进行许多变化和/或修改。可以部分地修整内部间隔件126并且内部间隔件126具有与纳米结构106的侧壁对准的平坦侧壁。图6A至图6B是根据本发明的一些实施例的形成半导体器件结构10e的各个阶段的截面图。
在一些实施例中，由于内部间隔件126被部分地修整，内部间隔件126的侧壁与纳米结构106的侧壁垂直对准，并且气隙136形成在内部间隔件126和源极/漏极外延结构139之间。气隙136可以有助于减少掺杂剂从源极/漏极外延结构139向外扩散。
接下来，根据一些实施例，如图6B所示，围绕纳米结构106形成包括界面层141、高k介电层142和功函数层144的栅极结构140。可以在源极/漏极外延结构139上方形成接触件结构146。形成栅极结构140和接触件结构146的工艺和材料可以与前述实施例中用于形成栅极结构140和接触件结构146的工艺和材料相同或类似。为简洁起见，在此不再重复这些工艺的描述。
通过在源极/漏极外延结构139和内部间隔件126之间形成气隙136，可以减少掺杂剂从源极/漏极外延结构139向外扩散。可以改善短沟道效应并且可以增强迁移率。此外，由于气隙136的低k值，可以降低电容。可以改善器件诸如速度和功耗的性能。可以部分修整内部间隔件126并且内部间隔件126具有与纳米结构106的侧壁垂直对准的基本上平坦的侧壁。可以通过内部间隔件126的修整工艺来改变气隙136的尺寸，使得电容可以满足设计需求。
如前面所述，气隙136形成在内部间隔件126和源极/漏极外延结构139之间。通过在纳米结构106的侧壁上方形成预层结构132，可以合并具有菱形形状的相邻的第一外延层结构134，并且可以在内部间隔件126和第一外延层结构134之间形成气隙136。在如图3A所示的一些实施例中，不合并相邻的第一外延层结构134，并且气隙136由第二外延层结构138密封。在如图4A所示的一些实施例中，预层结构132具有圆形的侧壁。在如图5A所示的一些实施例中，内部间隔件126具有凸起的侧壁。在如图6A所示的一些实施例中，内部间隔件126被部分修整并且具有平坦的侧壁表面。
提供了半导体器件结构及其形成方法的实施例。形成半导体器件结构的方法可以包括在内部间隔件和源极/漏极外延结构之间形成气隙。通过气隙，可以改善器件性能和功耗。
在一些实施例中，提供了半导体器件结构。半导体器件结构包括形成在衬底上方的纳米结构。半导体器件结构还包括围绕纳米结构的栅极结构。导体器件结构还包括形成在栅极结构的相对侧上方的内部间隔件。半导体器件结构还包括形成在纳米结构的相对侧上方源极/漏极外延结构。在内部间隔件与源极/漏极外延结构之间形成气隙。
在一些实施例中，提供了半导体器件结构。半导体器件结构包括形成在衬底上方的鳍结构。半导体器件结构还包括形成在鳍结构上方的纳米结构。半导体器件结构还包括包裹在纳米结构周围的栅极结构。半导体器件结构还包括夹在纳米结构之间的内部间隔件。半导体器件结构还包括形成在纳米结构的侧壁上方的预层结构。半导体器件结构还包括覆盖预层结构的侧壁的第一外延层结构。在相邻的预层结构之间形成气隙。
在一些实施例中，提供了形成半导体器件结构的方法。形成半导体器件结构的方法包括在衬底上方形成具有交替堆叠的第一半导体层和第二半导体层的鳍结构。形成半导体器件结构的方法还包括形成跨鳍结构的伪栅极结构。形成半导体器件结构的方法还包括在伪栅结构旁边的鳍结构中形成源极/漏极开口。形成半导体器件结构的方法还包括从源极/漏极开口横向地蚀刻第一半导体层。形成半导体器件结构的方法还包括在第一半导体层的侧壁上方沉积内部间隔件。形成半导体器件结构的方法还包括在第二半导体层的侧壁上方形成预层结构。形成半导体器件结构的方法还包括在预层结构的侧壁上方形成第一外延层结构。形成半导体器件结构的方法还包括在源极/漏极开口中形成第二外延层结构。形成半导体器件结构的方法还包括去除伪栅极结构和第一半导体层以在第二半导体层之间形成栅极开口。形成半导体器件结构的方法还包括在栅极开口中形成围绕第二半导体层的栅极结构。形成第一外延层结构的横向外延速率大于形成第一外延层结构的垂直外延速率。
本发明的一些实施例提供了一种半导体器件结构，包括：纳米结构，形成在衬底上方；栅极结构，围绕每个纳米结构；内部间隔件，与栅极结构相邻并与纳米结构交错；以及源极/漏极外延结构，与纳米结构的侧壁直接接触，其中，在内部间隔件中的一个和源极/漏极外延结构之间形成气隙。在一些实施例中，源极/漏极外延结构包括：外延部件，每个外延部件与纳米结构中的一个的侧壁直接接触；以及第一外延层，设置在外延部件上方，其中，每个外延部件具有菱形形状。在一些实施例中，其中，外延部件和第一外延层包括掺杂剂，其中，第一外延层的掺杂剂浓度大于外延部件的掺杂剂浓度，其中，外延部件彼此分离。在一些实施例中，内部间隔件具有凸起的侧壁。在一些实施例中，源极/漏极外延结构包括：第一外延层结构，设置在纳米结构的侧壁上方；以及第二外延层结构，沿着第一外延层结构的侧壁设置，其中，第二外延层结构与内部间隔件间隔开。在一些实施例中，半导体器件结构还包括：底部外延部件，设置在源极/漏极外延结构和衬底之间，其中，底部外延部件是基本上未掺杂的。在一些实施例中，底部外延部件与衬底直接接触。
本发明的另一些实施例提供了一种半导体器件结构，包括：鳍结构，设置在衬底上方；纳米结构，设置在鳍结构上方；栅极结构，包裹在每个纳米结构周围；内部间隔件，与纳米结构交错；预层结构，与纳米结构的侧壁直接接触；以及第一外延层，设置在预层结构上方并且通过预层结构与纳米结构的侧壁间隔开，其中，预层结构中的两个相邻的预层结构之间垂直设置有气隙。在一些实施例中，第一外延层具有菱形形状。在一些实施例中，第一外延层在气隙上方合并。在一些实施例中，半导体器件结构还包括：未掺杂的外延层结构，设置在鳍结构旁边的衬底上方，其中，第一外延层的部分通过未掺杂的外延层结构与衬底间隔开。在一些实施例中，其中，第一外延层和预层结构包括掺杂剂，其中，第一外延层的掺杂剂浓度大于预层结构的掺杂剂浓度。在一些实施例中，半导体器件结构还包括：第二外延层，设置在第一外延层上方，其中，第二外延层通过第一外延层与预层结构间隔开。在一些实施例中，第一外延层的部分暴露在气隙中。
本发明的又一些实施例提供了一种形成半导体器件结构的方法，包括：在衬底上方形成具有交替堆叠的第一半导体层和第二半导体层的鳍结构；在鳍结构中形成源极/漏极开口，以暴露第一半导体层和第二半导体层的侧壁；横向蚀刻第一半导体层以形成内部间隔件开口；在内部间隔件开口中形成内部间隔件；在第二半导体层的侧壁上方形成预层结构；以及在预层结构的侧壁上方形成第一外延层，其中，预层结构的形成包括多个沉积循环和多个蚀刻循环，使得每个预层结构与相邻的一个预层结构通过沿垂直方向的气隙间隔开。在一些实施例中，第一外延层在气隙上方合并，使得第一外延层通过气隙与内部间隔件中的一个内部间隔件间隔开。在一些实施例中，第一外延层的部分暴露在气隙中。在一些实施例中，第一外延层的沉积不包括任何蚀刻循环。在一些实施例中，形成半导体器件结构的方法还包括：在形成预层结构之前，在源极/漏极开口中的衬底上方沉积底部外延层，其中，底部外延层基本上没有掺杂剂。在一些实施例中，第一外延层和预层结构包括掺杂剂，其中，第一外延层的掺杂剂浓度大于预层结构的掺杂剂浓度。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件结构，包括：
纳米结构，形成在衬底上方；
栅极结构，围绕每个所述纳米结构；
内部间隔件，与所述栅极结构相邻并与所述纳米结构交错；以及
源极/漏极外延结构，与所述纳米结构的侧壁直接接触，
其中，在所述内部间隔件中的一个内部间隔件和所述源极/漏极外延结构之间形成气隙。
2.根据权利要求1所述的半导体器件结构，其中，所述源极/漏极外延结构包括：
外延部件，每个所述外延部件与所述纳米结构中的一个纳米结构的侧壁直接接触；以及
第一外延层，设置在所述外延部件上方，
其中，每个所述外延部件具有菱形形状。
3.根据权利要求2所述的半导体器件结构，
其中，所述外延部件和所述第一外延层包括掺杂剂，
其中，所述第一外延层的掺杂剂浓度大于所述外延部件的掺杂剂浓度，
其中，所述外延部件彼此分离。
4.根据权利要求1所述的半导体器件结构，其中，所述内部间隔件具有凸起的侧壁。
5.根据权利要求1所述的半导体器件结构，其中，所述源极/漏极外延结构包括：
第一外延层结构，设置在所述纳米结构的所述侧壁上方；以及
第二外延层结构，沿着所述第一外延层结构的侧壁设置，
其中，所述第二外延层结构与所述内部间隔件间隔开。
6.根据权利要求1所述的半导体器件结构，还包括：
底部外延部件，设置在所述源极/漏极外延结构和所述衬底之间，
其中，所述底部外延部件是基本上未掺杂的。
7.根据权利要求6所述的半导体器件结构，其中，所述底部外延部件与所述衬底直接接触。
8.一种半导体器件结构，包括：
鳍结构，设置在衬底上方；
纳米结构，设置在所述鳍结构上方；
栅极结构，包裹在每个所述纳米结构周围；
内部间隔件，与所述纳米结构交错；
预层结构，与所述纳米结构的侧壁直接接触；以及
第一外延层，设置在所述预层结构上方并且通过所述预层结构与所述纳米结构的所述侧壁间隔开，
其中，所述预层结构中的两个相邻的预层结构之间垂直设置有气隙。
9.根据权利要求8所述的半导体器件结构，其中，所述第一外延层具有菱形形状。
10.一种形成半导体器件结构的方法，包括：
在衬底上方形成具有交替堆叠的第一半导体层和第二半导体层的鳍结构；
在所述鳍结构中形成源极/漏极开口，以暴露所述第一半导体层和所述第二半导体层的侧壁；
横向蚀刻所述第一半导体层以形成内部间隔件开口；
在所述内部间隔件开口中形成内部间隔件；
在所述第二半导体层的侧壁上方形成预层结构；以及
在所述预层结构的侧壁上方形成第一外延层，
其中，所述预层结构的形成包括多个沉积循环和多个蚀刻循环，使得每个预层结构与相邻的一个所述预层结构通过沿垂直方向的气隙间隔开。
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